JP2976732B2 - 同期光多重化装置 - Google Patents
同期光多重化装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、装置内にＳＤＨ標準の
ＳＴＭ−ｍ低速電気信号インタフェースを有し、それを
多重化したＳＴＭ−ｎ（ｎ＝Ｎ×ｍ）光信号を伝送する
同期光多重化装置に関する。
ＳＴＭ−ｍ低速電気信号インタフェースを有し、それを
多重化したＳＴＭ−ｎ（ｎ＝Ｎ×ｍ）光信号を伝送する
同期光多重化装置に関する。
【０００２】
【従来の技術】従来、この種の同期光多重化装置の高速
信号インタフェ−ス部（図９）は、低速信号インタフェ
ース部からのＮ本のＳＴＭ−ｍ電気信号の位相を合わせ
ると共に、装置内クロック及びフレ−ムで読みだすバッ
ファメモリ部１０１と、バッファメモリ部出力のＮ本の
ＳＴＭ−ｍ電気信号をＳＤＨの多重化則に従ってＳＴＭ
−ｎ電気信号に多重化する多重化部１０２と、多重化部
出力ＳＴＭ−ｎ信号に対してオーバヘッドの挿入を行う
オーバヘッド挿入部１０３と、オーバヘッドの挿入され
たＳＴＭ−ｎ電気信号をＳＴＭ−ｎ光信号に変換し伝送
路に送出する光送信部１０４とからなる送信部１００
と、伝送路から入力したＳＴＭ−ｎ光信号をＳＴＭ−ｎ
電気信号に変換する光受信部２１０と、ＳＴＭ−ｎ電気
信号に対しフレ−ム同期をとるフレ−ム同期部２２０
と、フレ−ム同期のとられた該フレ−ム同期部出力につ
いてオーバヘッドの終端を行うオーバヘッド終端部２３
０と、オーバヘッド終端部出力信号をＮ本のＳＴＭ−ｍ
電気信号に分離する分離部２４０と、Ｎ本のＳＴＭ−ｍ
電気信号に対して伝送路クロック及びフレームから装置
内クロック及びフレ−ムに乗せ替えると共にＳＴＭ−ｍ
信号中の実質的なデータの始まり位置を示すポインタ情
報を、乗せ替えた装置内フレ−ムに合わせた値に付け替
えを行いＮ本のＳＴＭ−ｍ電気信号として装置内低速信
号インタフェース部に送出するポインタ処理部２５０と
からなる受信部２００とより構成されていた。
信号インタフェ−ス部（図９）は、低速信号インタフェ
ース部からのＮ本のＳＴＭ−ｍ電気信号の位相を合わせ
ると共に、装置内クロック及びフレ−ムで読みだすバッ
ファメモリ部１０１と、バッファメモリ部出力のＮ本の
ＳＴＭ−ｍ電気信号をＳＤＨの多重化則に従ってＳＴＭ
−ｎ電気信号に多重化する多重化部１０２と、多重化部
出力ＳＴＭ−ｎ信号に対してオーバヘッドの挿入を行う
オーバヘッド挿入部１０３と、オーバヘッドの挿入され
たＳＴＭ−ｎ電気信号をＳＴＭ−ｎ光信号に変換し伝送
路に送出する光送信部１０４とからなる送信部１００
と、伝送路から入力したＳＴＭ−ｎ光信号をＳＴＭ−ｎ
電気信号に変換する光受信部２１０と、ＳＴＭ−ｎ電気
信号に対しフレ−ム同期をとるフレ−ム同期部２２０
と、フレ−ム同期のとられた該フレ−ム同期部出力につ
いてオーバヘッドの終端を行うオーバヘッド終端部２３
０と、オーバヘッド終端部出力信号をＮ本のＳＴＭ−ｍ
電気信号に分離する分離部２４０と、Ｎ本のＳＴＭ−ｍ
電気信号に対して伝送路クロック及びフレームから装置
内クロック及びフレ−ムに乗せ替えると共にＳＴＭ−ｍ
信号中の実質的なデータの始まり位置を示すポインタ情
報を、乗せ替えた装置内フレ−ムに合わせた値に付け替
えを行いＮ本のＳＴＭ−ｍ電気信号として装置内低速信
号インタフェース部に送出するポインタ処理部２５０と
からなる受信部２００とより構成されていた。
【０００３】この為、送信部１００のバッファメモリ部
１０１ではメモリ容量を小さくするため、低速信号イン
タフェース部より入力されるＳＴＭ−ｍ信号のフレーム
位相に対応して、読みだしフレームとして使用するクロ
ック分配部２より入力されるフレームパルスに固定的に
遅延を与え、書き込みフレームと読みだしフレームの位
相を合わせるようにしている。又、受信部２００のポイ
ンタ処理部２５０での読みだしフレーム位相は、クロッ
ク分配部２より入力されるフレームを基に決まる為、固
定となってしまう。
１０１ではメモリ容量を小さくするため、低速信号イン
タフェース部より入力されるＳＴＭ−ｍ信号のフレーム
位相に対応して、読みだしフレームとして使用するクロ
ック分配部２より入力されるフレームパルスに固定的に
遅延を与え、書き込みフレームと読みだしフレームの位
相を合わせるようにしている。又、受信部２００のポイ
ンタ処理部２５０での読みだしフレーム位相は、クロッ
ク分配部２より入力されるフレームを基に決まる為、固
定となってしまう。
【０００４】
【発明が解決しようとする課題】ところで、装置内低速
側電気信号インタフェ−スをＳＤＨ標準ＳＴＭ−ｍとし
たのは、インタフェ−スの標準化により装置の拡張性を
良くするためである。しかし、高速信号インタフェ−ス
部から見た装置内低速側電気信号の入出力フレーム位相
は、装置の機能が変われば、すなわちバッファメモリ部
１０１の入力側とポインタ処理部２５０の出力側に接続
される装置が変わると、これに伴い変化することが考え
られる。
側電気信号インタフェ−スをＳＤＨ標準ＳＴＭ−ｍとし
たのは、インタフェ−スの標準化により装置の拡張性を
良くするためである。しかし、高速信号インタフェ−ス
部から見た装置内低速側電気信号の入出力フレーム位相
は、装置の機能が変われば、すなわちバッファメモリ部
１０１の入力側とポインタ処理部２５０の出力側に接続
される装置が変わると、これに伴い変化することが考え
られる。
【０００５】従って、バッファメモリ部の読みだしフレ
ーム位相及びポインタ処理部の読みだしフレーム位相が
固定であると、高速信号インタフェ−ス部は、機能が同
じであるにもかかわらず、汎用化できないという問題が
ある。本発明は、かかる問題点に鑑みて為されたもので
あり、高速信号インタフェース部送信側バッファメモリ
部の読みだしフレ−ム位相、及び受信側ポインタ処理部
の読みだしフレ−ム位相を可変にすることにより、上記
問題を解決するものである。
ーム位相及びポインタ処理部の読みだしフレーム位相が
固定であると、高速信号インタフェ−ス部は、機能が同
じであるにもかかわらず、汎用化できないという問題が
ある。本発明は、かかる問題点に鑑みて為されたもので
あり、高速信号インタフェース部送信側バッファメモリ
部の読みだしフレ−ム位相、及び受信側ポインタ処理部
の読みだしフレ−ム位相を可変にすることにより、上記
問題を解決するものである。
【０００６】
【課題を解決するための手段】本発明の同期光多重化装
置は、ＳＤＨ標準のＮ本のＳＴＭ−ｍ低速信号からＳＴ
Ｍ−ｎ（ｎ＝Ｎ×ｍ）高速信号への多重化を行う送信部
と、ＳＴＭ−ｎ高速信号からＮ本のＳＴＭ−ｍ低速信号
への分離を行う受信部と、システムの基準クロックから
装置内クロック及びフレ−ムパルスを生成し、装置内に
分配するクロック分配部とを具備する同期光多重化装置
であって、前記送信部は、低速信号インタフェース部か
らのＮ本のＳＴＭ−ｍ電気信号の位相を合わせると共
に、装置内クロック及びフレ−ムで読みだすバッファメ
モリ部と、低速信号インタフェース部より入力されるＳ
ＴＭ−ｍ電気信号のフレ−ム位相に合わせ、バッファメ
モリ部の読みだしフレ−ム位相を外部からの設定により
１フレーム分任意に可変できる第１の可変遅延部と、バ
ッファメモリ部出力のＮ本のＳＴＭ−ｍ電気信号をＳＤ
Ｈの多重化則に従ってＳＴＭ−ｎ電気信号に多重化する
多重化部と、多重化部出力ＳＴＭ−ｎ信号に対してオー
バヘッドの挿入を行うオーバヘッド挿入部と、オーバヘ
ッドの挿入されたＳＴＭ−ｎ電気信号をＳＴＭ−ｎ光信
号に変換し、伝送路に送出する光送信部とを含み、前記
受信部は、伝送路から入力したＳＴＭ−ｎ光信号をＳＴ
Ｍ−ｎ電気信号に変換する光受信部と、ＳＴＭ−ｎ電気
信号に対しフレ−ム同期をとるフレ−ム同期部と、フレ
−ム同期のとられた該フレ−ム同期部出力についてオー
バヘッドの終端を行うオーバヘッド終端部と、オーバヘ
ッド終端部出力信号をＮ本のＳＴＭ−ｍ電気信号に分離
する分離部と、Ｎ本のＳＴＭ−ｍ電気信号に対して伝送
路クロック及びフレームから装置内クロック及びフレ−
ムに乗せ替えると共に、ＳＴＭ−ｍ信号中の実質的なデ
ータの始まり位置を示すポインタ情報を乗せ替えた装置
内フレ−ムに合わせた値に付け替えを行い、Ｎ本のＳＴ
Ｍ−ｍ電気信号として装置内低速信号インタフェース部
に送出するポインタ処理部と、ポインタ処理部でのクロ
ック及びフレーム乗せ替えの際のフレ−ム位相を外部か
らの設定により１フレーム分任意に可変できる第２の可
変遅延部とを含むことを特徴とする同期光多重化装置で
ある。
置は、ＳＤＨ標準のＮ本のＳＴＭ−ｍ低速信号からＳＴ
Ｍ−ｎ（ｎ＝Ｎ×ｍ）高速信号への多重化を行う送信部
と、ＳＴＭ−ｎ高速信号からＮ本のＳＴＭ−ｍ低速信号
への分離を行う受信部と、システムの基準クロックから
装置内クロック及びフレ−ムパルスを生成し、装置内に
分配するクロック分配部とを具備する同期光多重化装置
であって、前記送信部は、低速信号インタフェース部か
らのＮ本のＳＴＭ−ｍ電気信号の位相を合わせると共
に、装置内クロック及びフレ−ムで読みだすバッファメ
モリ部と、低速信号インタフェース部より入力されるＳ
ＴＭ−ｍ電気信号のフレ−ム位相に合わせ、バッファメ
モリ部の読みだしフレ−ム位相を外部からの設定により
１フレーム分任意に可変できる第１の可変遅延部と、バ
ッファメモリ部出力のＮ本のＳＴＭ−ｍ電気信号をＳＤ
Ｈの多重化則に従ってＳＴＭ−ｎ電気信号に多重化する
多重化部と、多重化部出力ＳＴＭ−ｎ信号に対してオー
バヘッドの挿入を行うオーバヘッド挿入部と、オーバヘ
ッドの挿入されたＳＴＭ−ｎ電気信号をＳＴＭ−ｎ光信
号に変換し、伝送路に送出する光送信部とを含み、前記
受信部は、伝送路から入力したＳＴＭ−ｎ光信号をＳＴ
Ｍ−ｎ電気信号に変換する光受信部と、ＳＴＭ−ｎ電気
信号に対しフレ−ム同期をとるフレ−ム同期部と、フレ
−ム同期のとられた該フレ−ム同期部出力についてオー
バヘッドの終端を行うオーバヘッド終端部と、オーバヘ
ッド終端部出力信号をＮ本のＳＴＭ−ｍ電気信号に分離
する分離部と、Ｎ本のＳＴＭ−ｍ電気信号に対して伝送
路クロック及びフレームから装置内クロック及びフレ−
ムに乗せ替えると共に、ＳＴＭ−ｍ信号中の実質的なデ
ータの始まり位置を示すポインタ情報を乗せ替えた装置
内フレ−ムに合わせた値に付け替えを行い、Ｎ本のＳＴ
Ｍ−ｍ電気信号として装置内低速信号インタフェース部
に送出するポインタ処理部と、ポインタ処理部でのクロ
ック及びフレーム乗せ替えの際のフレ−ム位相を外部か
らの設定により１フレーム分任意に可変できる第２の可
変遅延部とを含むことを特徴とする同期光多重化装置で
ある。
【０００７】なお、第１の可変遅延部及び第２の可変遅
延部は制御インタフェースを介して外部から制御信号を
受けることにより、遅延量が設定されるものが好まし
い。また、第１の可変遅延部及び第２の可変遅延部は、
低速信号インタフェース部によりＳＴＭ−ｍ低速信号に
識別信号を挿入し、これを高速信号インタフェース部に
おいて検出、識別することにより遅延量が設定されるも
のが好ましい。
延部は制御インタフェースを介して外部から制御信号を
受けることにより、遅延量が設定されるものが好まし
い。また、第１の可変遅延部及び第２の可変遅延部は、
低速信号インタフェース部によりＳＴＭ−ｍ低速信号に
識別信号を挿入し、これを高速信号インタフェース部に
おいて検出、識別することにより遅延量が設定されるも
のが好ましい。
【０００８】また、ポインタ処理部は、ポインタ解釈部
とメモリ部とポインタ演算部とポインタ挿入部を具備す
るものが好ましい。
とメモリ部とポインタ演算部とポインタ挿入部を具備す
るものが好ましい。
【０００９】
【実施例】図１〜図８は本発明の同期光多重化装置に係
る実施例を示すもので、図１は同期光多重化装置の要部
のブロック図、図２はＳＴＭ−１信号のフレームフォー
マット図、図３はポインタ変換部の中のポインタ解釈部
とメモリ回路とポインタ演算部とポインタ挿入部とを示
す図、図４はポインタ変換部の動作を示すタイミングチ
ャート図、図５はポインタ変換部の動作を示すタイミン
グチャート図、図６はポインタ変換部の動作を示すタイ
ミングチャート図、図７は可変遅延部の制御を外部より
行う場合のブロック図、図８は可変遅延部の制御を内部
で自動的に行う場合のブロック図である。
る実施例を示すもので、図１は同期光多重化装置の要部
のブロック図、図２はＳＴＭ−１信号のフレームフォー
マット図、図３はポインタ変換部の中のポインタ解釈部
とメモリ回路とポインタ演算部とポインタ挿入部とを示
す図、図４はポインタ変換部の動作を示すタイミングチ
ャート図、図５はポインタ変換部の動作を示すタイミン
グチャート図、図６はポインタ変換部の動作を示すタイ
ミングチャート図、図７は可変遅延部の制御を外部より
行う場合のブロック図、図８は可変遅延部の制御を内部
で自動的に行う場合のブロック図である。
【００１０】本発明の同期光多重化装置は、バッファメ
モリ部１０１と、多重化部１０２と、オーバヘッド挿入
部１０３と、光送信部１０４と、第１の可変遅延部１０
５とから成る送信部１００と、光受信部２１０と、フレ
ーム同期部２２０と、オーバヘッド終端部２３０と、分
離部２４０と、ポインタ処理部２５０と、第２の可変遅
延部２６０とからなる受信部２００とにより構成される
高速信号インタフェース部１と、装置内基準クロック及
びフレームパルスを装置内に分配するクロック分配部２
とを含む。
モリ部１０１と、多重化部１０２と、オーバヘッド挿入
部１０３と、光送信部１０４と、第１の可変遅延部１０
５とから成る送信部１００と、光受信部２１０と、フレ
ーム同期部２２０と、オーバヘッド終端部２３０と、分
離部２４０と、ポインタ処理部２５０と、第２の可変遅
延部２６０とからなる受信部２００とにより構成される
高速信号インタフェース部１と、装置内基準クロック及
びフレームパルスを装置内に分配するクロック分配部２
とを含む。
【００１１】送信部１００では、バッファメモリ部１０
１にて入力されたＮ本のＳＴＭ−１低速電気信号間の位
相合わせを行った後、多重化部１０２にてＣＣＩＴＴ勧
告Ｇ．７０８の多重化則に従ってＮ本のＳＴＭ−１信号
をＳＴＭ−ｎ信号に多重化し、オーバヘッド挿入部１０
３にてオ−バヘッドの挿入を行った後光送信部１０４に
てＳＴＭ−ｎ光信号に変換して伝送路に送出する。低速
電気信号はＳＴＭ−１以外でもよいが、ここではＳＴＭ
−１と仮定して説明する。バッファメモリ部１０１の読
みだしクロック及びフレームとしては、クロック分配部
２より入力された装置内基準クロック及びフレームを、
第１の可変遅延部１０５により、入力されたＳＴＭ−１
低速電気信号のフレーム位相に合わせて、外部からの設
定により任意に遅延させたものを使用することにより、
バッファメモリ部１０１のメモリ容量を小さくするよう
にしている。
１にて入力されたＮ本のＳＴＭ−１低速電気信号間の位
相合わせを行った後、多重化部１０２にてＣＣＩＴＴ勧
告Ｇ．７０８の多重化則に従ってＮ本のＳＴＭ−１信号
をＳＴＭ−ｎ信号に多重化し、オーバヘッド挿入部１０
３にてオ−バヘッドの挿入を行った後光送信部１０４に
てＳＴＭ−ｎ光信号に変換して伝送路に送出する。低速
電気信号はＳＴＭ−１以外でもよいが、ここではＳＴＭ
−１と仮定して説明する。バッファメモリ部１０１の読
みだしクロック及びフレームとしては、クロック分配部
２より入力された装置内基準クロック及びフレームを、
第１の可変遅延部１０５により、入力されたＳＴＭ−１
低速電気信号のフレーム位相に合わせて、外部からの設
定により任意に遅延させたものを使用することにより、
バッファメモリ部１０１のメモリ容量を小さくするよう
にしている。
【００１２】受信部２００では、伝送路より入力された
ＳＴＭ−ｎ光信号を光受信部２１０にてＳＴＭ−ｎ電気
信号に変換した後、フレーム同期部２２０にてフレーム
同期をとり、オ−バヘッド終端部２３０にてＳＴＭ−ｎ
電気信号中のオーバヘッドの終端を行う。分離部２４０
ではＳＴＭ−ｎ電気信号をＣＣＩＴＴ勧告Ｇ．７０８の
多重化則に従いＮ本のＳＴＭ−１信号に分離し、ポイン
タ処理部２５０に送出する。ポインタ処理部２５０はポ
インタ解釈部２５１−１〜２５１−Ｎと、メモリ部２５
２−１〜２５２−Ｎと、ポインタ演算部２５３−１〜２
５３−Ｎと、ポインタ挿入部２５４−１〜２５４−Ｎと
を含み、分離部２４０からＮ本のＳＴＭ−１信号を並列
入力し、各ＳＴＭ−１信号毎に同じ構成の回路を有す
る。ポインタ処理部２５０のメモリ部２５２−１〜２５
２−Ｎの読みだしクロック及びフレームは、クロック分
配部２から入力された装置内基準クロック及びフレーム
を第２の可変遅延部２６０によって、ＳＴＭ−１電気信
号を任意の位相で高速信号インタフェース部より出力す
る事ができるようになっている。なお、ＳＴＭ−１電気
信号の位相は、外部から任意の位相を設定し、使用す
る。
ＳＴＭ−ｎ光信号を光受信部２１０にてＳＴＭ−ｎ電気
信号に変換した後、フレーム同期部２２０にてフレーム
同期をとり、オ−バヘッド終端部２３０にてＳＴＭ−ｎ
電気信号中のオーバヘッドの終端を行う。分離部２４０
ではＳＴＭ−ｎ電気信号をＣＣＩＴＴ勧告Ｇ．７０８の
多重化則に従いＮ本のＳＴＭ−１信号に分離し、ポイン
タ処理部２５０に送出する。ポインタ処理部２５０はポ
インタ解釈部２５１−１〜２５１−Ｎと、メモリ部２５
２−１〜２５２−Ｎと、ポインタ演算部２５３−１〜２
５３−Ｎと、ポインタ挿入部２５４−１〜２５４−Ｎと
を含み、分離部２４０からＮ本のＳＴＭ−１信号を並列
入力し、各ＳＴＭ−１信号毎に同じ構成の回路を有す
る。ポインタ処理部２５０のメモリ部２５２−１〜２５
２−Ｎの読みだしクロック及びフレームは、クロック分
配部２から入力された装置内基準クロック及びフレーム
を第２の可変遅延部２６０によって、ＳＴＭ−１電気信
号を任意の位相で高速信号インタフェース部より出力す
る事ができるようになっている。なお、ＳＴＭ−１電気
信号の位相は、外部から任意の位相を設定し、使用す
る。
【００１３】ところで、ＳＴＭ−１信号の信号レートは
１５５．５２Mb/S、１フレーム長は１９４４０ビット
（２４３０ｂｙｔｏ）である。１フレームは９バイトの
オーバヘッドとペイロード（Ｐａｙｒｏａｄ：端局から
の送信情報を有するフレーム化されたデータ列）の周期
Ｔを９回繰り返している。１フレーム信号列の先頭のオ
ーバヘッドには６バイトのフレーム同期信号（Ａ１，Ａ
１，Ａ１，Ａ２，Ａ２，Ａ２）があり、その他の９バイ
トのオーバヘッドにもＣＣＩＴＴ勧告Ｇ．７０８で規定
された情報が入る。また、３つ目の周期Ｔのオーバヘッ
ドにはポインタ（Ｈ１，Ｈ２，Ｈ３それぞれ３バイトず
つ）が挿入されている。このポインタの内容はポインタ
バイトの最後のビット終了直後からペイロード中のデー
タ列のフレーム先頭位置までのデータビット数を示して
おり、受信側はポインタの解釈によってペイロードの中
のフレーム先頭位置を検出するようになる。図２のよう
にポインタの最終ビットの後にすぐにペイロードが続く
場合、ポインタの値はペイロードの先頭ビットからデー
タ列のフレーム先頭位置までのビット数を示す。
１５５．５２Mb/S、１フレーム長は１９４４０ビット
（２４３０ｂｙｔｏ）である。１フレームは９バイトの
オーバヘッドとペイロード（Ｐａｙｒｏａｄ：端局から
の送信情報を有するフレーム化されたデータ列）の周期
Ｔを９回繰り返している。１フレーム信号列の先頭のオ
ーバヘッドには６バイトのフレーム同期信号（Ａ１，Ａ
１，Ａ１，Ａ２，Ａ２，Ａ２）があり、その他の９バイ
トのオーバヘッドにもＣＣＩＴＴ勧告Ｇ．７０８で規定
された情報が入る。また、３つ目の周期Ｔのオーバヘッ
ドにはポインタ（Ｈ１，Ｈ２，Ｈ３それぞれ３バイトず
つ）が挿入されている。このポインタの内容はポインタ
バイトの最後のビット終了直後からペイロード中のデー
タ列のフレーム先頭位置までのデータビット数を示して
おり、受信側はポインタの解釈によってペイロードの中
のフレーム先頭位置を検出するようになる。図２のよう
にポインタの最終ビットの後にすぐにペイロードが続く
場合、ポインタの値はペイロードの先頭ビットからデー
タ列のフレーム先頭位置までのビット数を示す。
【００１４】図３において、分離回路２４０からのＳＴ
Ｍ−１信号とクロック信号とフレーム同期パルスはシリ
アル／パラレル変換（Ｓ／Ｐ）回路２５１で２４並列信
号に変換される。このとき、各並列信号のビットレート
は、１５５．５２Mb/S÷２４＝６．４８Mb/Sの速度に落
される。図４はＳ／Ｐ回路２５０の入力と出力信号を示
す。直並列変換はフレーム同期パルス入力時から開始さ
れる。
Ｍ−１信号とクロック信号とフレーム同期パルスはシリ
アル／パラレル変換（Ｓ／Ｐ）回路２５１で２４並列信
号に変換される。このとき、各並列信号のビットレート
は、１５５．５２Mb/S÷２４＝６．４８Mb/Sの速度に落
される。図４はＳ／Ｐ回路２５０の入力と出力信号を示
す。直並列変換はフレーム同期パルス入力時から開始さ
れる。
【００１５】ポインタ解釈回路（ＰＴＲ ＩＮＴ）２５
２は、ＳＴＭ−１信号の並列信号からポインタＨ１，Ｈ
２，Ｈ３の位置を検出する。ＳＴＭ−１信号ではポイン
タの位置がフレーム同期パルスＡ１〜Ａ３から何ビット
目にあるかが予め決められているので、ポインタ位置は
容易に検出できる。フレームヘッダ生成回路（ＦＨＧＥ
Ｎ）２５３は、ポインタ位置でのポインタ情報に基づい
てポインタオーバヘッドのＨ３の後のペイロードの中の
データ列のフレーム先頭位置を検出し、そのタイムスロ
ットにフレームヘッダパルスＦＨを発生する。フレーム
ヘッダパルスＦＨはメモリＭＥＭで記憶された直後の読
出しクロックによって読出される。
２は、ＳＴＭ−１信号の並列信号からポインタＨ１，Ｈ
２，Ｈ３の位置を検出する。ＳＴＭ−１信号ではポイン
タの位置がフレーム同期パルスＡ１〜Ａ３から何ビット
目にあるかが予め決められているので、ポインタ位置は
容易に検出できる。フレームヘッダ生成回路（ＦＨＧＥ
Ｎ）２５３は、ポインタ位置でのポインタ情報に基づい
てポインタオーバヘッドのＨ３の後のペイロードの中の
データ列のフレーム先頭位置を検出し、そのタイムスロ
ットにフレームヘッダパルスＦＨを発生する。フレーム
ヘッダパルスＦＨはメモリＭＥＭで記憶された直後の読
出しクロックによって読出される。
【００１６】メモリＭＥＭは２４個の８ｂｉｔ並列入力
並列出力ＦＩＦＯメモリを有し、図５に示す書込みクロ
ックＷＬＰＳ１〜８によってＳ／Ｐ回路２５０からの２
４並列信号をそれぞれの８ｂｉｔ並列入出力メモリに一
時蓄積する。図５のメモリ入力は２４並列信号のうちの
１つの入力だけを示しているが、２４並列信号は書込み
クロック発生回路（ＷＣＬＫ ＧＥＮ）２６１からの書
込みクロックＷＬＰＳ１〜８によって２４２の８ｂｉｔ
並列入出力メモリに書込まれることになる。書込みクロ
ックＷＬＰＳ１〜８はオーバヘッド（ＯＨ）の期間は発
生が停止し、ペイロード期間になると再び繰り返し発生
する。書込みクロックＷＬＰＳ１〜８それぞれの１周期
は８ｂｉｔ分で、１ビットずつずれて発生する。メモリ
ＭＥＭはＷＬＰＳ１〜８の立上がり毎に新たなデータを
書込む。
並列出力ＦＩＦＯメモリを有し、図５に示す書込みクロ
ックＷＬＰＳ１〜８によってＳ／Ｐ回路２５０からの２
４並列信号をそれぞれの８ｂｉｔ並列入出力メモリに一
時蓄積する。図５のメモリ入力は２４並列信号のうちの
１つの入力だけを示しているが、２４並列信号は書込み
クロック発生回路（ＷＣＬＫ ＧＥＮ）２６１からの書
込みクロックＷＬＰＳ１〜８によって２４２の８ｂｉｔ
並列入出力メモリに書込まれることになる。書込みクロ
ックＷＬＰＳ１〜８はオーバヘッド（ＯＨ）の期間は発
生が停止し、ペイロード期間になると再び繰り返し発生
する。書込みクロックＷＬＰＳ１〜８それぞれの１周期
は８ｂｉｔ分で、１ビットずつずれて発生する。メモリ
ＭＥＭはＷＬＰＳ１〜８の立上がり毎に新たなデータを
書込む。
【００１７】メモリＭＥＭの読出しは、読出しクロック
発生回路（ＲＣＬＫ ＧＥＮ）２６２からの読出しクロ
ックＲＰＬＳ１〜ＲＰＬＳ８がローレベルのときに行わ
れる。読出しクロックＲＰＬＳ１〜ＲＰＬＳ８は第２の
可変遅延ユニット２６０からのクロック信号に同期して
発生する。また、オーバヘッドＯＨの期間では読出しク
ロックの発生が停止し、この期間での読出しはオーバヘ
ッドの分長くなる。
発生回路（ＲＣＬＫ ＧＥＮ）２６２からの読出しクロ
ックＲＰＬＳ１〜ＲＰＬＳ８がローレベルのときに行わ
れる。読出しクロックＲＰＬＳ１〜ＲＰＬＳ８は第２の
可変遅延ユニット２６０からのクロック信号に同期して
発生する。また、オーバヘッドＯＨの期間では読出しク
ロックの発生が停止し、この期間での読出しはオーバヘ
ッドの分長くなる。
【００１８】ポインタ演算部（ＰＴＲ ＰＲＯＣ）２５
３−１は読出しフレーム（可変遅延ユニット２６０から
のフレーム同期パルス）をもとに、１フレーム上のポイ
ンタオーバヘッドの３つ目のＨ３の位置を求め、その直
後で０にリッセットされるカウンタを有している（図６
参照）。フレームヘッダパルスＦＨがメモリＭＥＭから
供給されると、図６の場合、フレームヘッダパルスＦＨ
に応答して、前のフレームのＨ３の位置に対するペイロ
ードのフレーム先頭を示す値としてカウンタの出力値７
７８がポインタ挿入部（ＰＴＲ ＩＮＣ）２５４−１に
よって新しいフレームのポインタ位置に挿入される。ポ
インタ挿入部２５４−１の出力データ列中のオーバヘッ
ドはポインタ以外にはないが、他のオーバヘッドを挿入
する位置は、図５のメモリ出力に示すように確保されて
いる。２５４−１の出力側の図示しないオーバヘッド挿
入回路は、その確保した位置にオーバヘッドを挿入して
多重化する。
３−１は読出しフレーム（可変遅延ユニット２６０から
のフレーム同期パルス）をもとに、１フレーム上のポイ
ンタオーバヘッドの３つ目のＨ３の位置を求め、その直
後で０にリッセットされるカウンタを有している（図６
参照）。フレームヘッダパルスＦＨがメモリＭＥＭから
供給されると、図６の場合、フレームヘッダパルスＦＨ
に応答して、前のフレームのＨ３の位置に対するペイロ
ードのフレーム先頭を示す値としてカウンタの出力値７
７８がポインタ挿入部（ＰＴＲ ＩＮＣ）２５４−１に
よって新しいフレームのポインタ位置に挿入される。ポ
インタ挿入部２５４−１の出力データ列中のオーバヘッ
ドはポインタ以外にはないが、他のオーバヘッドを挿入
する位置は、図５のメモリ出力に示すように確保されて
いる。２５４−１の出力側の図示しないオーバヘッド挿
入回路は、その確保した位置にオーバヘッドを挿入して
多重化する。
【００１９】図１にある第１の可変遅延部１０５及び第
２の可変遅延部２６０での遅延量の設定方法としては、
装置外部より設定する方法と、装置内部で自動的に設定
する方法の二通りがある。装置外部より遅延量を設定す
る例を図７に示す。設定は装置外部に接続された端末等
により行われ、端末等からの制御信号を制御インタフェ
−ス部３で受信し、制御信号に従って制御インタフェ−
ス部３より第１の可変遅延部１０５及び第２の可変遅延
部２６０への遅延量の設定を行う。
２の可変遅延部２６０での遅延量の設定方法としては、
装置外部より設定する方法と、装置内部で自動的に設定
する方法の二通りがある。装置外部より遅延量を設定す
る例を図７に示す。設定は装置外部に接続された端末等
により行われ、端末等からの制御信号を制御インタフェ
−ス部３で受信し、制御信号に従って制御インタフェ−
ス部３より第１の可変遅延部１０５及び第２の可変遅延
部２６０への遅延量の設定を行う。
【００２０】装置内部で自動的に遅延量を設定する例を
図８に示す。この装置は、現用高速信号インタフェ−ス
部１−１と予備用高速インタフェ−ス部１−２と分配部
４とＮ個の低速信号インタフェ−ス部３−１〜３−Ｎか
ら構成されている。高速信号インタフェ−ス部１−１〜
１−２は、以下に述べる識別情報検出部１０６を除い
て、図１のユニット１と同じ構造をしている。低速信号
インタフェ−ス部３−１〜３−Ｎは、各々ＳＴＭ−１低
チャネルの終端を行うターミナルである。
図８に示す。この装置は、現用高速信号インタフェ−ス
部１−１と予備用高速インタフェ−ス部１−２と分配部
４とＮ個の低速信号インタフェ−ス部３−１〜３−Ｎか
ら構成されている。高速信号インタフェ−ス部１−１〜
１−２は、以下に述べる識別情報検出部１０６を除い
て、図１のユニット１と同じ構造をしている。低速信号
インタフェ−ス部３−１〜３−Ｎは、各々ＳＴＭ−１低
チャネルの終端を行うターミナルである。
【００２１】分配部４は、分配部４０１、選択部４０
２、バッファメモリ部４０３、識別信号挿入部４０４を
含んでいる。分配部４０１は、識別信号挿入部４０４の
出力を現用高速信号インタフェ−ス部１−１及び予備用
高速インタフェ−ス部１−２に出力する。現用高速信号
インタフェ−ス部１−１がダウン（故障）した場合、選
択部４０２は予備用高速インタフェ−ス部１−２の出力
を選択する。バッファメモリ部４０３は、選択部４０２
の出力をクロック分配部２から供給されるクロック信号
に同期させる。
２、バッファメモリ部４０３、識別信号挿入部４０４を
含んでいる。分配部４０１は、識別信号挿入部４０４の
出力を現用高速信号インタフェ−ス部１−１及び予備用
高速インタフェ−ス部１−２に出力する。現用高速信号
インタフェ−ス部１−１がダウン（故障）した場合、選
択部４０２は予備用高速インタフェ−ス部１−２の出力
を選択する。バッファメモリ部４０３は、選択部４０２
の出力をクロック分配部２から供給されるクロック信号
に同期させる。
【００２２】識別信号挿入部４０４は、低速信号インタ
フェ−ス部３−１〜３−Ｎの出力であるＳＴＭ−１信号
のオーバヘッドに識別情報を挿入する。高速信号インタ
フェース部１では、識別情報検出部１０６にて入力した
装置内ＳＴＭ−１低速信号中の識別情報を検出し、検出
した識別情報に基づき第１の可変遅延部１０５及び第２
の可変遅延部２６０への遅延量の設定を自動的に行う。
フェ−ス部３−１〜３−Ｎの出力であるＳＴＭ−１信号
のオーバヘッドに識別情報を挿入する。高速信号インタ
フェース部１では、識別情報検出部１０６にて入力した
装置内ＳＴＭ−１低速信号中の識別情報を検出し、検出
した識別情報に基づき第１の可変遅延部１０５及び第２
の可変遅延部２６０への遅延量の設定を自動的に行う。
【００２３】
【効果】本発明は、高速信号インタフェース部送信側の
Ｎ本の入力装置内低速信号の位相合わせ用バッファメモ
リ部の読みだしフレーム位相及び受信側ポインタ処理部
の読みだしフレーム位相を可変遅延部の遅延量の設定に
より任意に決定できるようにしたので、装置構成の違い
により高速信号インタフェ−ス部の低速ＳＴＭ−ｍ電気
信号入出力フレーム位相が異なる場合でも同一の高速信
号インタフェ−ス部を使用する事が可能となり、高速信
号インタフェ−ス部の汎用化をはかる事ができる。
Ｎ本の入力装置内低速信号の位相合わせ用バッファメモ
リ部の読みだしフレーム位相及び受信側ポインタ処理部
の読みだしフレーム位相を可変遅延部の遅延量の設定に
より任意に決定できるようにしたので、装置構成の違い
により高速信号インタフェ−ス部の低速ＳＴＭ−ｍ電気
信号入出力フレーム位相が異なる場合でも同一の高速信
号インタフェ−ス部を使用する事が可能となり、高速信
号インタフェ−ス部の汎用化をはかる事ができる。
【図１】本発明の同期光多重化装置の要部のブロック図
【図２】ＳＴＭ−１信号のフレームフォーマット図
【図３】ポインタ変換部の中のポインタ解釈部とメモリ
回路とポインタ演算部とポインタ挿入部とを示す図
回路とポインタ演算部とポインタ挿入部とを示す図
【図４】ポインタ変換部の動作を示すタイミングチャー
ト図
ト図
【図５】ポインタ変換部の動作を示すタイミングチャー
ト図
ト図
【図６】ポインタ変換部の動作を示すタイミングチャー
ト図
ト図
【図７】可変遅延部の制御を外部より行う場合のブロッ
ク図
ク図
【図８】可変遅延部の制御を内部で自動的に行う場合の
ブロック図
ブロック図
【図９】従来装置の一実施例のブロック図
１００ 送信部 １０１ バッファメモリ部 １０２ 多重化部 １０３ オーバヘッド挿入部 １０４ 光送信部 １０５ 第１の可変遅延部 ２００ 受信部 ２１０ 光受信部 ２２０ フレーム同期部 ２３０ オーバヘッド終端部 ２４０ 分離部 ２５０ ポインタ処理部 ２６０ 第２の可変遅延部
Claims (4)
- 【請求項１】 ＳＤＨ標準のＮ本のＳＴＭ−ｍ低速信号
からＳＴＭ−ｎ（ｎ＝Ｎ×ｍ）高速信号への多重化を行
う送信部と、ＳＴＭ−ｎ高速信号からＮ本のＳＴＭ−ｍ
低速信号への分離を行う受信部と、システムの基準クロ
ックから装置内クロック及びフレ−ムパルスを生成し、
装置内に分配するクロック分配部とを具備する同期光多
重化装置であって、 前記送信部は、 低速信号インタフェース部からのＮ本のＳＴＭ−ｍ電気
信号の位相を合わせると共に、装置内クロック及びフレ
−ムで読みだすバッファメモリ部と、 低速信号インタフェース部より入力されるＳＴＭ−ｍ電
気信号のフレ−ム位相に合わせ、バッファメモリ部の読
みだしフレ−ム位相を外部からの設定により１フレーム
分任意に可変できる第１の可変遅延部と、 バッファメモリ部出力のＮ本のＳＴＭ−ｍ電気信号をＳ
ＤＨの多重化則に従ってＳＴＭ−ｎ電気信号に多重化す
る多重化部と、 多重化部出力ＳＴＭ−ｎ信号に対してオーバヘッドの挿
入を行うオーバヘッド挿入部と、 オーバヘッドの挿入されたＳＴＭ−ｎ電気信号をＳＴＭ
−ｎ光信号に変換し、伝送路に送出する光送信部とを含
み、 前記受信部は、 伝送路から入力したＳＴＭ−ｎ光信号をＳＴＭ−ｎ電気
信号に変換する光受信部と、 ＳＴＭ−ｎ電気信号に対しフレ−ム同期をとるフレ−ム
同期部と、 フレ−ム同期のとられた該フレ−ム同期部出力について
オーバヘッドの終端を行うオーバヘッド終端部と、 オーバヘッド終端部出力信号をＮ本のＳＴＭ−ｍ電気信
号に分離する分離部と、 Ｎ本のＳＴＭ−ｍ電気信号に対して伝送路クロック及び
フレームから装置内クロック及びフレ−ムに乗せ替える
と共に、ＳＴＭ−ｍ信号中の実質的なデータの始まり位
置を示すポインタ情報を乗せ替えた装置内フレ−ムに合
わせた値に付け替えを行い、Ｎ本のＳＴＭ−ｍ電気信号
として装置内低速信号インタフェース部に送出するポイ
ンタ処理部と、 ポインタ処理部でのクロック及びフレーム乗せ替えの際
のフレ−ム位相を外部からの設定により１フレーム分任
意に可変できる第２の可変遅延部とを含むことを特徴と
する同期光多重化装置。 - 【請求項２】 第１の可変遅延部及び第２の可変遅延部
は、制御インタフェースを介して、外部から制御信号を
受けることにより、遅延量が設定されることを特徴とす
る請求項１記載の同期光多重化装置。 - 【請求項３】 第１の可変遅延部及び第２の可変遅延部
は、低速信号インタフェース部によりＳＴＭ−ｍ低速信
号に識別信号を挿入し、これを高速信号インタフェース
部において検出、識別することにより遅延量が設定され
ることを特徴とする請求項１記載の同期光多重化装置。 - 【請求項４】 ポインタ処理部は、ポインタ解釈部と、
メモリ部と、ポインタ演算部と、ポインタ挿入部とを具
備することを特徴とする請求項１記載の同期光多重化装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310515A JP2976732B2 (ja) | 1991-11-20 | 1992-11-19 | 同期光多重化装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30462091 | 1991-11-20 | ||
| JP3-304620 | 1991-11-20 | ||
| JP4310515A JP2976732B2 (ja) | 1991-11-20 | 1992-11-19 | 同期光多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646021A JPH0646021A (ja) | 1994-02-18 |
| JP2976732B2 true JP2976732B2 (ja) | 1999-11-10 |
Family
ID=26563972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4310515A Expired - Lifetime JP2976732B2 (ja) | 1991-11-20 | 1992-11-19 | 同期光多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976732B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100358274C (zh) * | 2002-10-11 | 2007-12-26 | 华为技术有限公司 | 基于波分复用的同步网定时信号传送方法 |
-
1992
- 1992-11-19 JP JP4310515A patent/JP2976732B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646021A (ja) | 1994-02-18 |
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