JP2948464B2 - 非同期転送モード（ａｔｍ）ペイロード同期装置 - Google Patents
非同期転送モード（ａｔｍ）ペイロード同期装置Info
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- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- Computer Networks & Wireless Communication (AREA)
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- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル伝送システム
に関し、特に、ＡＴＭペイロードを同期デジタル信号か
らいわゆるＳＤＨベースＡＴＭ信号に変換するＡＴＭペ
イロード同期装置に関する。
に関し、特に、ＡＴＭペイロードを同期デジタル信号か
らいわゆるＳＤＨベースＡＴＭ信号に変換するＡＴＭペ
イロード同期装置に関する。
【０００２】
【従来の技術】例えば、ＳＤＨ信号またはＳＯＮＥＴ信
号を使用する同期デジタル伝送システムによれば、通
常、ペイロードデータを得る必要がある（一般的には、
いわゆる「ペイロードクロック」の使用を必要とす
る）。
号を使用する同期デジタル伝送システムによれば、通
常、ペイロードデータを得る必要がある（一般的には、
いわゆる「ペイロードクロック」の使用を必要とす
る）。
【０００３】
【発明が解決しようとする課題】上記ペイロードクロッ
クは、大部分のデジタル伝送機器において得られないの
で、別体のクロック装置を使用して発生させなければな
らないことになる。これは、複雑となり高価となるの
で、望ましくない。
クは、大部分のデジタル伝送機器において得られないの
で、別体のクロック装置を使用して発生させなければな
らないことになる。これは、複雑となり高価となるの
で、望ましくない。
【０００４】ＡＴＭデータ伝送は、所定数のバイトから
なる固定長パケット（セル）を用いて情報を転送する方
式である。したがって、ＡＴＭの文章では、セルとパケ
ットとは、同義語である。
なる固定長パケット（セル）を用いて情報を転送する方
式である。したがって、ＡＴＭの文章では、セルとパケ
ットとは、同義語である。
【０００５】
【課題を解決するための手段】本発明は、ＳＤＨ信号、
ＳＯＮＥＴ信号またはその他類似のデジタル信号のよう
な同期デジタル信号が供給され、所定のクロック速度を
有し、セルを搬送するＡＴＭペイロード同期装置におい
て、出力されるべき入力セルを記憶し、各セルが所定数
のバイトを有する記憶手段と、内部セルを形成する出力
されるべき入力セル内のバイト数を増加する増加手段
と、上記入力ＳＤＨ信号のクロックと等しいクロック速
度が上記内部セルを出力するための読出クロックの速度
として使用されうるように、出力されるべき追加内部セ
ルを発生させ挿入する発生・挿入手段とからなる。
ＳＯＮＥＴ信号またはその他類似のデジタル信号のよう
な同期デジタル信号が供給され、所定のクロック速度を
有し、セルを搬送するＡＴＭペイロード同期装置におい
て、出力されるべき入力セルを記憶し、各セルが所定数
のバイトを有する記憶手段と、内部セルを形成する出力
されるべき入力セル内のバイト数を増加する増加手段
と、上記入力ＳＤＨ信号のクロックと等しいクロック速
度が上記内部セルを出力するための読出クロックの速度
として使用されうるように、出力されるべき追加内部セ
ルを発生させ挿入する発生・挿入手段とからなる。
【０００６】非同期転送モードシステム内の別体のペイ
ロードクロックは、入力ＳＤＨクロック速度、入力ＳＯ
ＮＥＴ速度、または、その他類似の入力クロック速度と
等しいクロック速度が読出クロックとして使用されうる
ように、非同期転送モードセル内のバイトの数を増加す
ること、および、セルストリーム内に制御しながら空セ
ルを発生させ挿入することにより、不要となる。
ロードクロックは、入力ＳＤＨクロック速度、入力ＳＯ
ＮＥＴ速度、または、その他類似の入力クロック速度と
等しいクロック速度が読出クロックとして使用されうる
ように、非同期転送モードセル内のバイトの数を増加す
ること、および、セルストリーム内に制御しながら空セ
ルを発生させ挿入することにより、不要となる。
【０００７】本発明の一実現例によれば、所定時間間隔
（例えば、１２５マイクロ秒）内のセルの数は、空セル
を挿入することにより所定の整数に調整される。これに
よりＳＤＨのＳＴＭ−１や８ＫＨｚフレーム等の、入手
可能な「標準」クロックを使用してセル境界を識別しう
る。
（例えば、１２５マイクロ秒）内のセルの数は、空セル
を挿入することにより所定の整数に調整される。これに
よりＳＤＨのＳＴＭ−１や８ＫＨｚフレーム等の、入手
可能な「標準」クロックを使用してセル境界を識別しう
る。
【０００８】
【実施例】図１は、本発明の一実施例にかかるデジタル
ＡＴＭペイロード同期装置１００を示す。詳しく言え
ば、局所出力クロック信号に同期されるべきデジタル伝
送信号は、入力信号源１０１からクロック抽出回路１０
２、フレーム指示回路１０３および直並列変換（Ｓ／
Ｐ）器１０６へ供給される。
ＡＴＭペイロード同期装置１００を示す。詳しく言え
ば、局所出力クロック信号に同期されるべきデジタル伝
送信号は、入力信号源１０１からクロック抽出回路１０
２、フレーム指示回路１０３および直並列変換（Ｓ／
Ｐ）器１０６へ供給される。
【０００９】入力デジタル信号は、そのペイロード内の
非同期転送モードセルを搬送するデジタル伝送信号のう
ちのひとつであってもよい。例えば、デジタル伝送信号
は、ＳＤＨ信号またはＳＯＮＥＴ信号であってもよい。
本実施例によれば、非同期転送モードセルは、１５５．
５２メガビット／秒の回線速度を有するＳＴＭ−１の同
期デジタル階層信号内で搬送されていると仮定する。本
実施例によれば、ＡＴＭデータセルは、バイト展開され
てエラスティックストア１０７に書込まれ、エラスティ
ックストア１０７から読出される。したがって、書込ア
ドレス発生器１０８は、入力クロック速度の約数で書込
アドレスを発生することになる。
非同期転送モードセルを搬送するデジタル伝送信号のう
ちのひとつであってもよい。例えば、デジタル伝送信号
は、ＳＤＨ信号またはＳＯＮＥＴ信号であってもよい。
本実施例によれば、非同期転送モードセルは、１５５．
５２メガビット／秒の回線速度を有するＳＴＭ−１の同
期デジタル階層信号内で搬送されていると仮定する。本
実施例によれば、ＡＴＭデータセルは、バイト展開され
てエラスティックストア１０７に書込まれ、エラスティ
ックストア１０７から読出される。したがって、書込ア
ドレス発生器１０８は、入力クロック速度の約数で書込
アドレスを発生することになる。
【００１０】クロック抽出回路１０２は、公知の方法で
入力信号からＳＴＭ−１クロック速度を抽出する。抽出
されたクロックは、フレーム指示回路１０３および直並
列変換器１０６に供給される。
入力信号からＳＴＭ−１クロック速度を抽出する。抽出
されたクロックは、フレーム指示回路１０３および直並
列変換器１０６に供給される。
【００１１】フレーム指示回路１０３は、抽出されたク
ロックと入力信号とに応答する。フレーム指示回路１０
３は、周知の方法でバイト境界とＳＴＭ−１セクション
オーバヘッド（ＳＯＨ）バイトの場所とを識別する。フ
レーム指示回路１０３は、正しいバイト境界を有する時
に、バイト毎にエラスティックストア１０７、ポインタ
処理回路１０４、セル同期回路１０５および空セル検出
器１１８にデータを送給するように、直並列変換器１０
６を制御する。また、フレーム指示回路１０３は、抽出
されたＳＴＭ−１クロック速度の１／８で「バイトクロ
ック」をポインタ処理回路１０４、セル同期回路１０
５、書込アドレス発生器１０８および空セル検出器１１
８に供給する。また、フレーム指示回路１０３は、ポイ
ンタ処理回路１０４にセクションオーバヘットバイト、
および、ポインタバイト（すなわち、Ｈバイト）の場所
を指示する制御信号を供給する。
ロックと入力信号とに応答する。フレーム指示回路１０
３は、周知の方法でバイト境界とＳＴＭ−１セクション
オーバヘッド（ＳＯＨ）バイトの場所とを識別する。フ
レーム指示回路１０３は、正しいバイト境界を有する時
に、バイト毎にエラスティックストア１０７、ポインタ
処理回路１０４、セル同期回路１０５および空セル検出
器１１８にデータを送給するように、直並列変換器１０
６を制御する。また、フレーム指示回路１０３は、抽出
されたＳＴＭ−１クロック速度の１／８で「バイトクロ
ック」をポインタ処理回路１０４、セル同期回路１０
５、書込アドレス発生器１０８および空セル検出器１１
８に供給する。また、フレーム指示回路１０３は、ポイ
ンタ処理回路１０４にセクションオーバヘットバイト、
および、ポインタバイト（すなわち、Ｈバイト）の場所
を指示する制御信号を供給する。
【００１２】ポインタ処理回路１０４の動作は、国際電
信電話諮問委員会（ＣＣＩＴＴ）勧告Ｇ７０９に定義さ
れている。ポインタ処理回路１０４は、ＳＴＭ−１ペイ
ロード内のパスオーバヘッド（ＰＯＨ）の場所を指示す
る。ＳＴＭ−１ペイロード内のパスオーバヘッドの場所
はフレームの先頭（ＳＯＨ）の場所に対して固定してい
ない。
信電話諮問委員会（ＣＣＩＴＴ）勧告Ｇ７０９に定義さ
れている。ポインタ処理回路１０４は、ＳＴＭ−１ペイ
ロード内のパスオーバヘッド（ＰＯＨ）の場所を指示す
る。ＳＴＭ−１ペイロード内のパスオーバヘッドの場所
はフレームの先頭（ＳＯＨ）の場所に対して固定してい
ない。
【００１３】ポインタ処理回路１０４は、セル同期回路
１０５に直並列変換器１０６の現出力バイトがペイロー
ドバイト（すなわち、ＡＴＭセルから出力されたバイ
ト）か否かについての標識を供給する。ネガティブスタ
ッフは、有効データを有しているので、ペイロードバイ
トとみなされる。
１０５に直並列変換器１０６の現出力バイトがペイロー
ドバイト（すなわち、ＡＴＭセルから出力されたバイ
ト）か否かについての標識を供給する。ネガティブスタ
ッフは、有効データを有しているので、ペイロードバイ
トとみなされる。
【００１４】セル同期回路１０５は、ＳＴＭ−１ペイロ
ード内のセル境界を特定するように動作する。標準化さ
れたＡＴＭセルは、国際電信電話諮問委員会勧告Ｉ．３
６１に定義されている。
ード内のセル境界を特定するように動作する。標準化さ
れたＡＴＭセルは、国際電信電話諮問委員会勧告Ｉ．３
６１に定義されている。
【００１５】セル同期は、各非同期転送モードセルヘッ
ダ内のヘッダ誤り制御（ＨＥＣ）フィールドを使用する
ことにより実現される。ヘッダ誤り制御フィールドは、
所定の生成多項式（Ｘ8 ＋Ｘ2 ＋Ｘ＋１）を含む短縮巡
回符号を使用することにより生成された８ビット検査符
号を転送する。ついで、セル同期は、誤り制御されるべ
きＡＴＭセルのヘッダビット（３２ビット）とヘッダ誤
り制御フィールド内の注目された制御ビットとの相関を
使用して行われる。
ダ内のヘッダ誤り制御（ＨＥＣ）フィールドを使用する
ことにより実現される。ヘッダ誤り制御フィールドは、
所定の生成多項式（Ｘ8 ＋Ｘ2 ＋Ｘ＋１）を含む短縮巡
回符号を使用することにより生成された８ビット検査符
号を転送する。ついで、セル同期は、誤り制御されるべ
きＡＴＭセルのヘッダビット（３２ビット）とヘッダ誤
り制御フィールド内の注目された制御ビットとの相関を
使用して行われる。
【００１６】図３は、ヘッダ誤り制御によるセル同期方
法の状態線図である。この同期も、セル毎方式で行われ
る。図３の状態線図の詳細は、以下の通りである。 １． ハンチング（ＨＵＮＴ）状態３０１によれば、同
期過程は、ヘッダ誤り制御符号化演算が仮定したヘッダ
フィールドに対してなされている（すなわち、シンドロ
ーム＝０）かをチェックすることにより行われる。この
ような一致が見出だされたときは、一つのヘッダが見出
され、同期過程がプレ同期（ＰＲＥＳＹＮＣＨ）状態３
０２に入ったと仮定される。 ２． プレ同期状態は、ヘッダ誤り制御符号化演算がδ
セル連で続なされていることが検出されるまで続く。 ３． ヘッダ誤り制御符号化演算がδセル連続でなされ
ていることが確認されたとき、同期過程は、同期（ＳＹ
ＮＣＨ）状態３０３に入る。同期状態３０３によれば、
セル同期は、ヘッダ誤り制御符号化演算と受信セルのＨ
ＥＣが連続α回と不一致のとき、同期はずれと判定され
る。
法の状態線図である。この同期も、セル毎方式で行われ
る。図３の状態線図の詳細は、以下の通りである。 １． ハンチング（ＨＵＮＴ）状態３０１によれば、同
期過程は、ヘッダ誤り制御符号化演算が仮定したヘッダ
フィールドに対してなされている（すなわち、シンドロ
ーム＝０）かをチェックすることにより行われる。この
ような一致が見出だされたときは、一つのヘッダが見出
され、同期過程がプレ同期（ＰＲＥＳＹＮＣＨ）状態３
０２に入ったと仮定される。 ２． プレ同期状態は、ヘッダ誤り制御符号化演算がδ
セル連で続なされていることが検出されるまで続く。 ３． ヘッダ誤り制御符号化演算がδセル連続でなされ
ていることが確認されたとき、同期過程は、同期（ＳＹ
ＮＣＨ）状態３０３に入る。同期状態３０３によれば、
セル同期は、ヘッダ誤り制御符号化演算と受信セルのＨ
ＥＣが連続α回と不一致のとき、同期はずれと判定され
る。
【００１７】パラメタαおよびδは、セル同期過程をで
きるかぎり健全で確実とするように、また、本発明の実
施者に委ねられた所定性能パラメタを満たすように選定
される必要がある。一の実施例によれば、αとして７が
選定され、δとして６が選定される。
きるかぎり健全で確実とするように、また、本発明の実
施者に委ねられた所定性能パラメタを満たすように選定
される必要がある。一の実施例によれば、αとして７が
選定され、δとして６が選定される。
【００１８】セル同期回路１０５は、各受信セルの始ま
りを示す信号を発生し、その標識を書込アドレス発生器
１０８に供給する。セル同期回路１０５は、ポジティブ
スタッフバイトと同様に、ＳＴＭ−１セクションオーバ
ヘッドとパスオーバヘッドとがエラスティックストア１
０７に書込まれないように、書込アドレス発生器１０８
を制御するように動作する。セル同期回路１０５の細部
と動作とは、国際電信電話諮問委員会勧告Ｉ．４３２に
記載されている。
りを示す信号を発生し、その標識を書込アドレス発生器
１０８に供給する。セル同期回路１０５は、ポジティブ
スタッフバイトと同様に、ＳＴＭ−１セクションオーバ
ヘッドとパスオーバヘッドとがエラスティックストア１
０７に書込まれないように、書込アドレス発生器１０８
を制御するように動作する。セル同期回路１０５の細部
と動作とは、国際電信電話諮問委員会勧告Ｉ．４３２に
記載されている。
【００１９】本実施例によれば、エラスティックストア
１０７は、少なくとも２個のＡＴＭセル分の記憶容量を
有する。しかし、他のＳＤＨ信号またはＳＯＮＥＴ信号
が採用されたときは、エラスティックストア１０７の記
憶容量がこれに対応して調整されなければならないこと
は、本発明の実施者には当然のことである。
１０７は、少なくとも２個のＡＴＭセル分の記憶容量を
有する。しかし、他のＳＤＨ信号またはＳＯＮＥＴ信号
が採用されたときは、エラスティックストア１０７の記
憶容量がこれに対応して調整されなければならないこと
は、本発明の実施者には当然のことである。
【００２０】ＡＴＭセルは、固定長パケットを転送する
ために５３バイトを含む。上記の通り、ＡＴＭセルデー
タは、バイト展開でエラスティックストア１０７に書込
まれる。また、エラスティックストア１０７の書込アド
レス（ＷＡＤＤＲ）入力端に供給された書込アドレス
は、複数の既知固定場所の一つへのＡＴＭセルの第１バ
イトの書込みを制御するものであり、ＡＴＭセルの残り
のバイトは、第１バイトが書込まれた場所に対して連続
した場所内に存在する。ＡＴＭセルの全バイトがエラス
ティックストア１０７から読出されている時、ＡＴＭセ
ルのどのバイトがメモリ記憶場所のアドレスによって読
出されているかが分かるように、ＡＴＭセルの第１バイ
トのために既知の特定固定場所を採用することは、重要
である。
ために５３バイトを含む。上記の通り、ＡＴＭセルデー
タは、バイト展開でエラスティックストア１０７に書込
まれる。また、エラスティックストア１０７の書込アド
レス（ＷＡＤＤＲ）入力端に供給された書込アドレス
は、複数の既知固定場所の一つへのＡＴＭセルの第１バ
イトの書込みを制御するものであり、ＡＴＭセルの残り
のバイトは、第１バイトが書込まれた場所に対して連続
した場所内に存在する。ＡＴＭセルの全バイトがエラス
ティックストア１０７から読出されている時、ＡＴＭセ
ルのどのバイトがメモリ記憶場所のアドレスによって読
出されているかが分かるように、ＡＴＭセルの第１バイ
トのために既知の特定固定場所を採用することは、重要
である。
【００２１】上記の通り、本発明の諸原理に従って、入
力ＳＴＭ−１デジタル信号のクロック速度と同一のいわ
ゆるＳＤＨベースＡＴＭ速度の局所クロックを採用し
て、エラスティックストア１０７からセルのバイトを読
出すことが望ましい。これにより、ＳＴＭ−１ペイロー
ド内のセルを読出すために、標準でないペイロードクロ
ックを発生する必要がなくなる。
力ＳＴＭ−１デジタル信号のクロック速度と同一のいわ
ゆるＳＤＨベースＡＴＭ速度の局所クロックを採用し
て、エラスティックストア１０７からセルのバイトを読
出すことが望ましい。これにより、ＳＴＭ−１ペイロー
ド内のセルを読出すために、標準でないペイロードクロ
ックを発生する必要がなくなる。
【００２２】この目的のため、局所タイミング源１０９
は、読出クロック発生器１１０と制御回路１１１とに所
定標準クロック信号を供給する。これにより、書込クロ
ック発生器１１０は、本実施例によれば、１５５．５２
メガビット／秒のＳＴＭ−１速度を有するいわゆるＳＤ
ＨベースＡＴＭ書込クロックを発生する。セルデータ
は、バイト展開でエラスティックストア１０７から読出
されるので、実読出クロックは、ＳＴＭ−１クロックの
約数（すなわち１／８）である。
は、読出クロック発生器１１０と制御回路１１１とに所
定標準クロック信号を供給する。これにより、書込クロ
ック発生器１１０は、本実施例によれば、１５５．５２
メガビット／秒のＳＴＭ−１速度を有するいわゆるＳＤ
ＨベースＡＴＭ書込クロックを発生する。セルデータ
は、バイト展開でエラスティックストア１０７から読出
されるので、実読出クロックは、ＳＴＭ−１クロックの
約数（すなわち１／８）である。
【００２３】本実施例によれば、書込クロックは、５４
バイト内部セル書式のセル境界の基準として採用された
標準８ｋＨｚクロックに応答して生成される。５４バイ
ト内部セルフォーマットは、図２に示されており、以下
に説明される。この結果、標準でないセル境界基準は、
不要である。書込クロック発生器１１０から出力された
書込クロックは、制御回路１１１、読出アドレス発生器
１１２、パリティ発生器１１３、空セル発生器１１４お
よびフラグ発生器１１５に供給される。書込クロック
は、また、ライン１１７を介して出力としても供給され
る。
バイト内部セル書式のセル境界の基準として採用された
標準８ｋＨｚクロックに応答して生成される。５４バイ
ト内部セルフォーマットは、図２に示されており、以下
に説明される。この結果、標準でないセル境界基準は、
不要である。書込クロック発生器１１０から出力された
書込クロックは、制御回路１１１、読出アドレス発生器
１１２、パリティ発生器１１３、空セル発生器１１４お
よびフラグ発生器１１５に供給される。書込クロック
は、また、ライン１１７を介して出力としても供給され
る。
【００２４】制御信号は、制御回路から読出アドレス発
生器１１２、パリティ発生器１１３、空セル発生器１１
４、フラグ発生器１１５および多重化装置（ＭＵＸ）１
１６に供給される。
生器１１２、パリティ発生器１１３、空セル発生器１１
４、フラグ発生器１１５および多重化装置（ＭＵＸ）１
１６に供給される。
【００２５】読出アドレス発生器１１２は、書込クロッ
ク発生器１１０の出力および制御回路１１１から出力さ
れた制御信号に応答して、書込アドレス（ＲＡＤＤＲ）
を発生する。書込アドレスは、エラスティックストア１
０７およびセル場所比較器１１９に供給される。
ク発生器１１０の出力および制御回路１１１から出力さ
れた制御信号に応答して、書込アドレス（ＲＡＤＤＲ）
を発生する。書込アドレスは、エラスティックストア１
０７およびセル場所比較器１１９に供給される。
【００２６】空セル検出器１１８は、空セルがエラステ
ィックストア１０７に書込まれた時に、この空セルを検
出するのに使用され、検出された空セルの標識を制御回
路１１１に供給する。
ィックストア１０７に書込まれた時に、この空セルを検
出するのに使用され、検出された空セルの標識を制御回
路１１１に供給する。
【００２７】上記目的のため、空セル検出器１１８は、
各セルのヘッダの内容に基づいて、各セルが空セルか否
かを決定する。これは、入力されたセルヘッダを空セル
パターンと比較することにより公知の方法で達成され
る。例えば、ＡＴＭ空セルは、国際電信電話諮問委員会
勧告Ｉ．３６１、表題「Ｂ−ＩＳＤＮＡＴＭレイヤ仕
様」に定義されたヘッダパターンを有する。したがっ
て、空セル検出器１１８は、エラスティックストア１０
７に記憶されたセルが空セルか否かについての標識を制
御回路１１１に供給する。この標識は、以下に述べる目
的のため使用される。
各セルのヘッダの内容に基づいて、各セルが空セルか否
かを決定する。これは、入力されたセルヘッダを空セル
パターンと比較することにより公知の方法で達成され
る。例えば、ＡＴＭ空セルは、国際電信電話諮問委員会
勧告Ｉ．３６１、表題「Ｂ−ＩＳＤＮＡＴＭレイヤ仕
様」に定義されたヘッダパターンを有する。したがっ
て、空セル検出器１１８は、エラスティックストア１０
７に記憶されたセルが空セルか否かについての標識を制
御回路１１１に供給する。この標識は、以下に述べる目
的のため使用される。
【００２８】セル場所比較器１１９は、書込アドレス発
生器１０８から書込アドレスを介して書込まれている現
書込場所と読出アドレス発生器１１２から読出アドレス
を介して読出されている現読出場所とを比較して、いわ
ゆる「全セル記憶標識」を発生する。この全セル記憶標
識は、制御回路１１１に供給される。これは、全セル
（５３バイト）がエラスティックストア１０７から読出
されている現セルに対して次のセル記憶場所に記憶され
るか否かを決定することにより実現される。
生器１０８から書込アドレスを介して書込まれている現
書込場所と読出アドレス発生器１１２から読出アドレス
を介して読出されている現読出場所とを比較して、いわ
ゆる「全セル記憶標識」を発生する。この全セル記憶標
識は、制御回路１１１に供給される。これは、全セル
（５３バイト）がエラスティックストア１０７から読出
されている現セルに対して次のセル記憶場所に記憶され
るか否かを決定することにより実現される。
【００２９】本発明によれば、パリティ発生器１１３
は、制御回路１１１から出力された制御信号に応答して
動作し、多重化装置１１６からの出力として供給されて
いる５４バイト内部セル書式全体のパリティを発生す
る。また、パリティ発生器１１３は、５４番目のバイト
からなる第２ニブルをエラスティックストア１０７から
読出されている各５４バイトセル、または、空セル発生
器１１４から読出されている内部空セルに付加するよう
に動作する。
は、制御回路１１１から出力された制御信号に応答して
動作し、多重化装置１１６からの出力として供給されて
いる５４バイト内部セル書式全体のパリティを発生す
る。また、パリティ発生器１１３は、５４番目のバイト
からなる第２ニブルをエラスティックストア１０７から
読出されている各５４バイトセル、または、空セル発生
器１１４から読出されている内部空セルに付加するよう
に動作する。
【００３０】上記目的のため、４ビット（すなわち、第
２ニブル）がエラスティックストア１０７から読出され
ている標準５３バイトセル、または、空セル発生器１１
４から読出されている内部空セルの終りに付加される。
後述するように、フラグ発生器１１５は、４ビット（す
なわち、第１ニブル）を各５３バイト非同期転送モード
セルの始まりに付加する。
２ニブル）がエラスティックストア１０７から読出され
ている標準５３バイトセル、または、空セル発生器１１
４から読出されている内部空セルの終りに付加される。
後述するように、フラグ発生器１１５は、４ビット（す
なわち、第１ニブル）を各５３バイト非同期転送モード
セルの始まりに付加する。
【００３１】５３バイト非同期転送モードセルの始まり
に付加された第１ニブルは、４ビットのうち２ビットを
占める１個のセル型式標示と将来の使用のために予約さ
れた（ＲＳＲＶ）他の２ビットとを含む。５３バイト非
同期転送モードセルの終りに付加された第２ニブルは、
パリィティ検査ビット位置と将来の使用のために予約さ
れた３個の追加ビット位置とを含む。エラスティックス
トア１０７または空セル発生器１１４から読出されてい
る現セルと出力されるべき次のセル上の第１ニブルと
は、１個のバイトを形成する。
に付加された第１ニブルは、４ビットのうち２ビットを
占める１個のセル型式標示と将来の使用のために予約さ
れた（ＲＳＲＶ）他の２ビットとを含む。５３バイト非
同期転送モードセルの終りに付加された第２ニブルは、
パリィティ検査ビット位置と将来の使用のために予約さ
れた３個の追加ビット位置とを含む。エラスティックス
トア１０７または空セル発生器１１４から読出されてい
る現セルと出力されるべき次のセル上の第１ニブルと
は、１個のバイトを形成する。
【００３２】パリティは、パリティビットを含む多重化
装置１１６の出力として供給されている全５４バイトセ
ル内のビット全体について生成される。本実施例によれ
ば、奇数パリティが採用される。しかし、偶数パリティ
も同様に採用することができ、これは、本発明の実施者
に委ねられる。第１および第２ニブルは、制御回路１１
１の制御に基づいて、多重化装置１１６を介して、エラ
スティックストア１０７または空セル発生器１１４から
読出されているセルに付加される。多重化装置１１６の
出力として供給されているセルは、図２に示された５４
バイトセルである。
装置１１６の出力として供給されている全５４バイトセ
ル内のビット全体について生成される。本実施例によれ
ば、奇数パリティが採用される。しかし、偶数パリティ
も同様に採用することができ、これは、本発明の実施者
に委ねられる。第１および第２ニブルは、制御回路１１
１の制御に基づいて、多重化装置１１６を介して、エラ
スティックストア１０７または空セル発生器１１４から
読出されているセルに付加される。多重化装置１１６の
出力として供給されているセルは、図２に示された５４
バイトセルである。
【００３３】空セル発生器１１４は、上記の通り、第１
および第２ニブルが制御回路１１１の制御に基づいて付
加される内部５３バイト空セルを発生する。
および第２ニブルが制御回路１１１の制御に基づいて付
加される内部５３バイト空セルを発生する。
【００３４】制御回路１１１に制御されるフラグ発生器
１１５は、第１ニブルを５３バイト非同期転送モードセ
ルの始まりに付加し、さらに、図２に示された５４バイ
ト内部非同期転送モードセル書式で第１ニブル内の型式
ビット位置（Ｔ１およびＴ２）内に挿入されるべき情報
を発生する。Ｔ１は、セルが空セルか否かを示す。本実
施例によれば、Ｔ１＝１は、空セルでないことを示し、
Ｔ１＝０は、空セルであることを示す。Ｔ０は、セルの
発生点を示す。本実施例によれば、Ｔ０＝１は、外部で
発生したセルを示し、Ｔ０＝０は、内部で発生したセル
を示す。本発明によれば、型式ビットの使用は、内部Ａ
ＴＭセルフォーマット内で空セルの検出を極めて簡単化
する。
１１５は、第１ニブルを５３バイト非同期転送モードセ
ルの始まりに付加し、さらに、図２に示された５４バイ
ト内部非同期転送モードセル書式で第１ニブル内の型式
ビット位置（Ｔ１およびＴ２）内に挿入されるべき情報
を発生する。Ｔ１は、セルが空セルか否かを示す。本実
施例によれば、Ｔ１＝１は、空セルでないことを示し、
Ｔ１＝０は、空セルであることを示す。Ｔ０は、セルの
発生点を示す。本実施例によれば、Ｔ０＝１は、外部で
発生したセルを示し、Ｔ０＝０は、内部で発生したセル
を示す。本発明によれば、型式ビットの使用は、内部Ａ
ＴＭセルフォーマット内で空セルの検出を極めて簡単化
する。
【００３５】制御回路１１１は、所定時間間隔（例え
ば、１２５マイクロ秒の時間間隔）毎に所定整数個のセ
ル間隔を発生するように動作する。したがって、本実施
例によれば、５４バイト内部ＡＴＭセル数は、適切な段
階で５４バイト内部ＡＴＭ空セルを付加することによ
り、１２５マイクロ秒毎に４５まで増加される。１２５
マイクロ秒内に５４バイトセル数を所定の整数まで増大
するとともに非同期転送モードセルサイズを５４バイト
まで増大することにより、書込クロック速度を所望の１
５５．５２メガビット／秒まで増大させる。１２５マイ
クロ秒毎にセル数を４５まで増加させるために、５２バ
イト非同期転送モードセルおよび５４バイト非同期転送
モードセルが出力された後で、制御回路１１１の制御に
基づいて内部空セルが生成され、多重化装置１１６を介
して平均して挿入される。
ば、１２５マイクロ秒の時間間隔）毎に所定整数個のセ
ル間隔を発生するように動作する。したがって、本実施
例によれば、５４バイト内部ＡＴＭセル数は、適切な段
階で５４バイト内部ＡＴＭ空セルを付加することによ
り、１２５マイクロ秒毎に４５まで増加される。１２５
マイクロ秒内に５４バイトセル数を所定の整数まで増大
するとともに非同期転送モードセルサイズを５４バイト
まで増大することにより、書込クロック速度を所望の１
５５．５２メガビット／秒まで増大させる。１２５マイ
クロ秒毎にセル数を４５まで増加させるために、５２バ
イト非同期転送モードセルおよび５４バイト非同期転送
モードセルが出力された後で、制御回路１１１の制御に
基づいて内部空セルが生成され、多重化装置１１６を介
して平均して挿入される。
【００３６】これにより、制御回路１１１は、各先行セ
ル時間間隔の終りに、エラスティックストア１０７から
ＡＴＭセルのバイトを出力させるために多重化装置１１
６を制御するか否かを決定し、読出されている５３バイ
トセルの始まりに第１ニブルを付加し、読出されている
５３バイトセルの終りに第２ニブルを付加し、第１ニブ
ルの適切なビット内にフラグ発生器１１５を介してセル
の型式情報を挿入し、パリティ発生器１１３をしてエラ
スティックストア１０７から読出されている次のセルに
ついてパリティを発生させ始め、エラスティックストア
１０７から読出されている５３バイト非同期転送モード
セルに付加されている第２ニブルの最後尾ビット位置に
パリティ検査ビットを付加する。
ル時間間隔の終りに、エラスティックストア１０７から
ＡＴＭセルのバイトを出力させるために多重化装置１１
６を制御するか否かを決定し、読出されている５３バイ
トセルの始まりに第１ニブルを付加し、読出されている
５３バイトセルの終りに第２ニブルを付加し、第１ニブ
ルの適切なビット内にフラグ発生器１１５を介してセル
の型式情報を挿入し、パリティ発生器１１３をしてエラ
スティックストア１０７から読出されている次のセルに
ついてパリティを発生させ始め、エラスティックストア
１０７から読出されている５３バイト非同期転送モード
セルに付加されている第２ニブルの最後尾ビット位置に
パリティ検査ビットを付加する。
【００３７】空セル発生器１１４、パリティ発生器１１
３、フラグ発生器１１５および多重化装置１１６を介し
ての５４バイトＡＴＭ空セルの挿入は、読出されている
現セルの記憶場所内に全セルが記憶されているか否か
の、セル場所比較器１１９から出力された標示に応答し
て、制御回路１１１の制御に基づいて行われる。
３、フラグ発生器１１５および多重化装置１１６を介し
ての５４バイトＡＴＭ空セルの挿入は、読出されている
現セルの記憶場所内に全セルが記憶されているか否か
の、セル場所比較器１１９から出力された標示に応答し
て、制御回路１１１の制御に基づいて行われる。
【００３８】制御回路１１１の動作は、図４のフローチ
ャートに要約されている。詳しく言えば、手順は、ステ
ップ４０１を経て開始される。ついで、ステップ４０２
は、全セルがエラスティックストア１０７内に存在する
か否かを判定する。
ャートに要約されている。詳しく言えば、手順は、ステ
ップ４０１を経て開始される。ついで、ステップ４０２
は、全セルがエラスティックストア１０７内に存在する
か否かを判定する。
【００３９】ステップ４０２でのテスト結果がＹＥＳで
あれば、ステップ４０３は、出力されるべき次のセルの
第１ニブルとともに出力されている現セルの第２ニブル
を含めることにより次のバイトに関する情報を多重化装
置１１６を介して出力せしめ、多重化装置１１６を介し
て形成されたバイトを出力せしめる。第２ニブルは、上
記の通り、パリティ発生器１１３により生成され、第１
ニブルは、上記の通り、フラッグ発生器１１５を介して
生成される。型式ビットＴ１は、空セル検出器１１８か
ら得られ、型式ビットＴ０は、外部セルを示す１に設定
される。
あれば、ステップ４０３は、出力されるべき次のセルの
第１ニブルとともに出力されている現セルの第２ニブル
を含めることにより次のバイトに関する情報を多重化装
置１１６を介して出力せしめ、多重化装置１１６を介し
て形成されたバイトを出力せしめる。第２ニブルは、上
記の通り、パリティ発生器１１３により生成され、第１
ニブルは、上記の通り、フラッグ発生器１１５を介して
生成される。型式ビットＴ１は、空セル検出器１１８か
ら得られ、型式ビットＴ０は、外部セルを示す１に設定
される。
【００４０】ついで、ステップ４０４は、次の５３バイ
トをエラスティックストア１０７から読出させる。その
後、制御は、ステップ４０２に渡される。
トをエラスティックストア１０７から読出させる。その
後、制御は、ステップ４０２に渡される。
【００４１】ステップ４０２でのテスト結果がＮＯのと
きは、ステップ４０５は、出力されるべき次のセルの第
１ニブルとともに出力されている現セルの第２ニブルを
含めることにより次のバイトに関する情報を多重化装置
１１６を介して出力せしめ、多重化装置１１６を介して
形成されたバイトを出力せしめる。第２ニブルは、上記
の通り、パリティ発生器１１３により生成され、第１ニ
ブルは、上記の通り、フラグ発生器１１５を介して生成
される。型式ビットＴ１は、０に設定され、型式ビット
Ｔ０は、内部空セルを示す１に設定される。ついで、ス
テップ４０６は、次の５３バイトを空セル発生器１１４
から読出させる。その後、制御は、ステップ４０２に渡
される。
きは、ステップ４０５は、出力されるべき次のセルの第
１ニブルとともに出力されている現セルの第２ニブルを
含めることにより次のバイトに関する情報を多重化装置
１１６を介して出力せしめ、多重化装置１１６を介して
形成されたバイトを出力せしめる。第２ニブルは、上記
の通り、パリティ発生器１１３により生成され、第１ニ
ブルは、上記の通り、フラグ発生器１１５を介して生成
される。型式ビットＴ１は、０に設定され、型式ビット
Ｔ０は、内部空セルを示す１に設定される。ついで、ス
テップ４０６は、次の５３バイトを空セル発生器１１４
から読出させる。その後、制御は、ステップ４０２に渡
される。
【００４２】
【発明の効果】本発明によれば、標準でないペイロード
クロック、および、標準でないセル境界基準を使用する
必要がない。したがって、別体のクロック装置を使用し
ないので、ＡＴＭペイロード同期装置が構成において簡
単化され、安価となる。
クロック、および、標準でないセル境界基準を使用する
必要がない。したがって、別体のクロック装置を使用し
ないので、ＡＴＭペイロード同期装置が構成において簡
単化され、安価となる。
【図１】本発明の一実施例にかかるＡＴＭペイロード同
期装置の概略ブロック線図である。
期装置の概略ブロック線図である。
【図２】本発明を説明するのに有用な内部セルフォーマ
ットの説明図である。
ットの説明図である。
【図３】図１に示されたセル同期回路の動作説明図であ
る。
る。
【図４】図１に示された制御回路の動作を説明するフロ
ーチャートである。
ーチャートである。
１００ デジタルＡＴＭペイロード同期装置 １０１ 入力信号源 １０２ クロック抽出回路 １０３ フレーム指示回路 １０４ ポインタ処理回路 １０５ セル同期回路 １０６ 直並列変換回路 １０７ エラスティックストア １０８ 書込アドレス発生器 １０９ 局部タイミング源 １１０ 書込クロック発生器 １１１ 制御回路 １１２ 読出アドレス発生器 １１３ パリティ発生器 １１４ 空セル発生器 １１５ フラグ発生器 １１６ 多重化装置 １１８ 空セル検出器 １１９ セル場所比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 裕巳 日本 神奈川県 横浜市 港南区 上永 谷 ４丁目 ３−３−604 (56)参考文献 特開 平５−7219（ＪＰ，Ａ) 特開 平４−177944（ＪＰ，Ａ) 特開 平４−242346（ＪＰ，Ａ) 特開 平３−250828（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04J 3/00 H04L 7/00
Claims (5)
- 【請求項１】 ＳＤＨ信号、ＳＯＮＥＴ信号またはその
他類似のデジタル信号のような同期デジタル信号が供給
され、所定のクロック速度を有し、ＡＴＭセルを搬送す
るＡＴＭペイロード同期装置において、該装置は、 出力として供給されるべき入力ＡＴＭセルを記憶し、各
ＡＴＭセルが所定数のバイトを有する記憶手段と、 内部ＡＴＭセルを形成する出力として供給されるべき入
力ＡＴＭセル内のバイト数を増加する増加手段と、 入力同期デジタル信号のクロックと等しいクロック速度
が前記内部ＡＴＭセルを出力するための読出クロックの
速度として使用されうるように、出力として供給される
べき追加内部ＡＴＭセルを発生させ挿入する発生・挿入
手段とからなり、 前記増加手段は、バイト数を１つ増加することにより、
前記内部ＡＴＭセルを形成し、 １つ増加されるバイトは、４ビツトを含む第１ニブル
と、４ビツトを含む第２ニブルとからなり、 前記増加手段は、各入力ＡＴＭセルの始まりに前記第１
ニブルを挿入し、各入力ＡＴＭセルの終りに前記第２ニ
ブルを挿入する挿入手段を含むことを特徴とするＡＴＭ
ペイロード同期装置。 - 【請求項２】 前記発生・挿入手段は、整数個の内部Ａ
ＴＭセルが所定時間間隔内に出力されるように、複数個
の追加内部ＡＴＭセルを発生させ挿入することを特徴と
する請求項１に記載の装置。 - 【請求項３】 前記所定時間間隔は、１２５マイクロ秒
であり、前記追加内部ＡＴＭセルの個数は、４５である
ことを特徴とする請求項２に記載の装置。 - 【請求項４】 前記第１ニブルは、ＡＴＭセルが内部Ａ
ＴＭセルか、入力ＡＴＭセルか、空ＡＴＭセルか、また
は、これらのいずれでもないかを示す少なくとも２個の
型式ビットを含むことを特徴とする請求項１に記載の装
置。 - 【請求項５】 入力クロック速度は、１５５．５２Ｍｂ
／ｓのＳＴＭ−１速度であることを特徴とする請求項１
に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/002,576 US5384774A (en) | 1993-01-11 | 1993-01-11 | Asynchronous transfer mode (ATM) payload synchronizer |
| US002576 | 1993-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183894A JPH07183894A (ja) | 1995-07-21 |
| JP2948464B2 true JP2948464B2 (ja) | 1999-09-13 |
Family
ID=21701425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1135994A Expired - Lifetime JP2948464B2 (ja) | 1993-01-11 | 1994-01-07 | 非同期転送モード（ａｔｍ）ペイロード同期装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5384774A (ja) |
| EP (1) | EP0607672A3 (ja) |
| JP (1) | JP2948464B2 (ja) |
| CA (1) | CA2103129A1 (ja) |
Families Citing this family (26)
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|---|---|---|---|---|
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