JPH07202835A - 通信ネットワーク・ノード - Google Patents

通信ネットワーク・ノード

Info

Publication number
JPH07202835A
JPH07202835A JP6224645A JP22464594A JPH07202835A JP H07202835 A JPH07202835 A JP H07202835A JP 6224645 A JP6224645 A JP 6224645A JP 22464594 A JP22464594 A JP 22464594A JP H07202835 A JPH07202835 A JP H07202835A
Authority
JP
Japan
Prior art keywords
node
clock signal
delay
data stream
data unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6224645A
Other languages
English (en)
Inventor
Tetering Johannes A M Van
ヨハネス・アントニウス・マリア・ファン・テテリンク
Marc R A G Delvaux
マルク・ラウール・オーギュスト・チスラン・デルボー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel Lucent NV
Original Assignee
Alcatel NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel NV filed Critical Alcatel NV
Publication of JPH07202835A publication Critical patent/JPH07202835A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5614—User Network Interface
    • H04L2012/5616—Terminal equipment, e.g. codecs, synch.
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
    • H04L2012/5681—Buffer or queue management

Abstract

(57)【要約】 【目的】 本発明は、受信クロックと同期する入力デー
タ流INからデータユニットMSC を発生する入力インター
フェイスと、それらMSC を記憶するバッファBMと、バッ
ファBMからMSC を読取って送信クロックと同期する出力
データ流OUT を生成する出力インターフェイスOIM とを
備え、バッファBMが読取り速度を定める適切な尺度を使
用する通信ネットワークノードを提供することを目的と
する。 【構成】 入力インターフェイスIIM はデータユニット
MSC が発生するときにノードクロックNSC の実際の値NC
SVを示す時間ラベルTLをデータユニットの各セットに関
係させ、出力インターフェイスOIM は時間ラベルと前記
クロック信号に基づいて各セットに対してノード遅延を
設定する比較手段TLC と、測定された遅延が予め定めら
れた範囲内に留まる速度でデータユニットを読み取る読
取り手段RUとを具備していることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、受信クロック信号と同
期する少なくとも１つの入力データ流から連続したデー
タユニットを発生させる入力インターフェイス手段と、
前記データユニットを記憶するバッファ手段と、前記バ
ッファ手段から前記データユニットを読取り、それによ
って送信クロック信号と同期する少なくとも１つの出力
データ流を生じさせる出力インターフェイス手段とを具
備している通信ネットワーク・ノードに関する。
【０００２】
【従来の技術】このような通信ネットワーク・ノードは
従来技術（例えば M.Sexton による1992年度Artech Hou
se出版の本“Transmission networking: SONET and the
Synchronous Digital Hierarchy”のセクション7.3.1
の“Adaptation between Section and HO Path Layers
”）において既に知られている。その図7.26と7.27に
詳細に示されているこの既知のノードは同期デジタル階
級ＳＤＨに従って入力データ流と出力データ流を処理す
る。
【０００３】
【発明が解決しようとする課題】上述のノードは、上述
の型のネットワーク・ノードのための基本的な要求を強
調するために選ばれたものであり、すなわち、入力デー
タ流を分解した後に、連続したデータユニットによって
表わされるそのペイロードは送信クロック信号と同期す
る出力フレームフォーマットにおいて再整列される必要
がある。
【０００４】上述の既知のノードでは、入力データ流に
おいてポインタを正当化する効果と、送信クロック信号
と受信クロック信号の間の位相およびまたは周波数にお
ける差の効果とをバッファ手段に吸収させることによっ
てこの再整列が満足される。上記の効果の結果として変
化する速度でバッファ手段を読取ることによってこれら
は出力データ流においてポインタを正当化して説明され
る。このバッファ手段の読取りポインタ値と書込みポイ
ンタ値の間の差によって表わされているバッファ手段の
充満レベルの関数において必要な可変速度は既知のネッ
トワーク・ノードによって決定される。したがって出力
インターフェイス手段はポインタを正当化する度にバッ
ファ充満レベルが高過ぎるか低すぎるかを調べ、そうで
あれば、正または負のポインタをそれぞれ正当化するた
めにバッファ手段を読取る速度を一時的に増加または減
少させる。
【０００５】この既知のネットワーク・ノードの欠点
は、バッファ手段の充満レベルが上述の可変速度に変換
される効果を測る良い目安になる訳ではないということ
である。実際に、連続したデータユニットがバッファ手
段に書き込まれる前に可変の遅延を受けた場合、後者の
可変の遅延はバッファ充満レベルにおける大部分の変動
の原因であり、したがって、上述の効果とは関係なく望
ましくないポインタの正当化が生じる。また、この可変
の遅延が、連続したデータユニットがバッファ手段にお
いてシーケンスの通りに到達しないようなものである場
合、バッファ手段の充満レベルを計算するのが難しいば
かりでなく、変化する速度を決定するためにそのような
充満レベルを使用するのは現実的ではない。本発明の目
的は、バッファ手段が読取られる速度を決定するより適
切な尺度を使用する上述の型の通信ネットワーク・ノー
ドを提供することである。
【０００６】
【課題を解決するための手段】この目的は、前記入力イ
ンターフェイス手段が前記データユニットが発生すると
きにノードクロック信号の実際の値を表わす時間ラベル
を前記データユニットの各セットに関連させ、前記出力
インターフェイス手段が前記時間ラベルと前記ノードク
ロック信号とに基づいてノード遅延を前記各セットに対
して決定する比較手段と、測定された遅延が予め定めら
れた範囲内に留まるような速度で前記データユニットを
読取る読取り手段とを具備しているという事実によって
達成される。
【０００７】上述の時間ラベルを使用することによっ
て、入力データ流におけるポインタの正当化の効果とク
ロック信号の差の効果は出力インターフェイス手段によ
って自動的に考慮に入れられる。実際に、上述の効果は
入力データ流のペイロードデータ転送速度において変化
し、その後、バッファ手段の特定の読出し速度のノード
遅延を増加または減少させ、後者の速度は出力データ流
におけるペイロードデータ転送速度を決定する。したが
って、上述の方法において出力データ流のペイロードデ
ータ転送速度は本発明のネットワーク・ノードに必要な
入力データ流のペイロードデータ転送速度を追跡するこ
とがわかる。
【０００８】上述の型のあらゆるネットワーク・ノード
のバッファ手段に先立ってノード遅延の下限が最大の遅
延より大きいものでなくてはならないために、ノードに
おける可変の処理遅延によって影響を受けていない一般
的な解決法を使用することになる。したがって、出力イ
ンターフェイス手段がデータユニットを読取ろうとする
際にバッファ手段においてデータユニットが使用できる
ことが保証されている場合に、この可変の処理遅延の正
確な値は上述の方法で時間ラベルを使用して積分され
る。ノード遅延を使用する際に、この遅延の構成部分が
ノードの識別部分、バッファ手段に先立つ処理部分およ
びバッファ手段そのものにどのように分配されるかは重
要ではない。
【０００９】本発明の特徴は、前記読取り手段は、前記
測定されたノード遅延がしきい値の上限よりも高い場合
には前記速度を増加させ、前記測定されたノード遅延が
しきい値の下限よりも低い場合には前記速度を減少させ
るということと、第１の前記データユニットはそのノー
ド遅延が前記しきい値の上限と下限の間に含まれるとき
に読取られることである。
【００１０】本発明の重要な特徴は、前記速度が前記送
信クロック信号に関して固定されており、前記速度の増
加または減少は前記送信クロック信号の周波数における
増加または減少に対応し、前記出力データ流はプレシオ
クロノス（plesiochronous）デジタル階級データ流であ
ることである。
【００１１】今までＳＤＨの専門用語を使用してネット
ワーク・ノードを説明してきたが、ビット・スタッフが
ポインタの正当化に類似しているプレシオクロノスデジ
タル階級ＰＤＨの環境においては類似したネットワーク
・ノードが必要とされる。しかしながら、上述の特徴に
したがって、ビット・スタッフの複雑なメカニズムは、
ＰＤＨに固有の特徴（つまり、出力データ流と同期する
周波数はＳＤＨに関して比較的広い範囲で変化するとい
うこと）を使用して出力データ流に関して緩和される。
したがって、送信クロック信号がノード遅延によって直
接に決定される場合、ビット・スタッフ構造を使用する
必要なく出力データ流を得ることが可能となる。
【００１２】上述の特徴を得る上述の方法を使用できな
い場合（例えば設計の許容範囲等のため）には、前記送
信クロック信号が前記ノードクロック信号に等しく、前
記速度は前記増加または減少がない場合に前記送信クロ
ック信号に関して公称値を有しており、前記増加または
減少はビット・スタッフによって調整され、そして前記
出力データ流はプレシオクロノスデジタル階級データ流
であること別の発明の特徴となる。
【００１３】本発明のさらなる特徴は、前記ノードが前
記入力インターフェイス手段と前記バッファ手段の間に
結合されている処理手段を具備しており、前記処理手段
によって前記データユニットは可変の処理遅延を受ける
ことである。
【００１４】通信ネットワーク・ノードは明らかに出力
データ流の再構成とは別にデータユニットの処理に関し
て他の機能を実行しなければならず、これらの機能は処
理手段によって実行される。既知のノードと両立しない
可変の処理遅延を生じさせるのはこの処理手段である。
【００１５】これらの可変の処理遅延は例えばノードが
ＳＤＨとＰＤＨのデータ流の交差接続およびまたはスイ
ッチングを行った場合、もしくは後者が例えば文献
（“Application of the multipath self-routing swit
ch in a combined STM/ATM cross-connect system ”,b
y B.Pauwels et al.,ISS, October 1992, Yokohama, Vo
l.1, pp. 324-328）に記載されているような非同期転送
モードまたはＡＴＭスイッチングネットワークによって
達成された場合に生じる。後者の文献では、データ流の
全ての型は同じ型のスイッチを使用してスイッチングさ
れるため、また、後者はこれらのＡＴＭスイッチの初期
の発展を容易にし、その結果広帯域のＩＳＤＮネットワ
ークを全体的に適用できるため、上述の機能は現在の通
信の状況内で特に重要であるということが記載されてい
る。
【００１６】したがって本発明の非常に重要な特徴は、
前記処理手段が非同期転送モード・マルチパス・スイッ
チング・ネットワークであり、前記入力インターフェイ
ス手段はシーケンス番号を前記連続した各データユニッ
トのそれぞれに関連させ、前記データユニットが前記シ
ーケンス番号に関連される保留された位置にある前記バ
ッファ手段に記憶されることである。
【００１７】上述の方法において、“同期”ＳＤＨデー
タ流とＰＤＨデータ流はそのユニバーサルな使用に対す
る支障を排除する簡単な方法で非同期スイッチング・ネ
ットワークによって処理されている。
【００１８】本発明の上述の特徴および別の目的や特徴
は本発明にしたがって通信ネットワーク・ノードを示し
ている添付された図面に関連した実施例の以下の説明に
よってより明確になり、発明そのものもより理解される
であろう。
【００１９】
【実施例】このノードは複数の同期デジタル階級すなわ
ちＳＤＨのデータ流に交差接続するように構成されてい
る。これらのデータ流からは入力データ流ＩＮとそれに
対応する出力データ流ＯＵＴのみ示されており、データ
流は両方ともＳＤＨ基準中で特定されているＳＴＭ−１
型のフレームから構成されている。以下の説明からＩＮ
やＯＵＴのような別のデータ流がネットワーク・ノード
によってどのように処理されるかは当業者に明らかにな
る。
【００２０】このネットワーク・ノードは入力データ流
ＩＮが供給される入力インターフェイスＩＩＭを具備し
ており、この入力インターフェイスから、後に説明され
る方法において、図で記号ＭＳＣで示されている型の複
数の連続したマルチ・スロット・セルＭＳＣＩが得られ
る。これらのセルＭＳＣＩは上述のB.Pauwels の文献に
その詳細が記載されている非同期転送モードすなわちＡ
ＴＭトラフィックを切換えるように構成されているマル
チパス自己経路設定スイッチングネットワークＭＰＳＲ
の入力ポートに供給される。特にＭＰＳＲはセルＭＳＣ
Ｉをその出力ポートＭＳＣＯへ切換え、セルＭＳＣＩは
そこからバッファＢＭに書き込まれる。最後に、記憶さ
れたセルは出力インターフェイスＯＩＭによってバッフ
ァＢＭから読取られ、それによって出力データ流ＯＵＴ
が生成される。
【００２１】さらに通信ネットワーク・ノードはノード
クロック信号ＮＳＣのクロックパルスをカウントするノ
ードクロック信号カウンタＮＣＳＣを具備し、それによ
って以下に説明されるノード内で時間基準として使用さ
れるノードクロック信号値ＮＳＣＶを生じる。後者の目
的でノードクロック信号値ＮＣＳＶは入力インターフェ
イスＩＩＭと出力インターフェイスＯＩＭにそれぞれ送
られる。注意すべきことは、ノードクロック信号ＮＣＳ
は図面には示されていないネットワーク・ノードの他の
素子の操作を制御するためにも使用される。
【００２２】以後、ネットワーク・ノードの操作と共
に、ネットワーク・ノードのビルディング・ブロックが
詳細に説明される。しかしながら、そのかなりの部分は
上述の従来技術（例えばスイッチングネットワークＭＰ
ＳＲを交差接続ＳＤＨとして使用することが記載されて
いるM.Sextonによる文献やB.Pauwels による論文等）か
ら既に知られている。次に述べるものの全体を通して、
インターフェイスＩＩＭとＯＩＭの既知のアスペクトと
スイッチＭＰＳＲは簡単に触れられているだけだが、ネ
ットワーク・ノードの新しい特徴は強調されており、言
及された文書は参考文献として考慮されている。
【００２３】入力インターフェイスＩＩＭは入力データ
流ＩＮからＶＣ−４型の実質上のコンテナのペイロード
を取り出すＳＤＨリンク終端モジュールＳＤＨＴを第１
の素子として具備している。ＳＤＨＴはこのペイロード
を入力インターフェイスＩＩＭの第２の素子すなわち複
数の連続したマルチスロットセルＭＳＣにペイロードを
配列するマルチスロットセル誘導モジュールＭＳＣＤへ
送信する。図面に示されているＭＳＣで表わされている
ように、これらのマルチスロットセルＭＳＣのそれぞれ
は後に考慮される時間ラベルＴＬと自己経路設定タグＲ
Ｔとシーケンス番号ＳＮとペイロードの各部分ＰＬを含
んでいる。B.Pauwels の文献によると、自己経路設定タ
グＲＴは、マルチスロットセルＭＳＣの一部分が出力ポ
ートＭＳＣＯへ切換えられなければならないことをスイ
ッチングネットワークＭＰＳＲに指示し、一方、シーケ
ンス番号ＳＮはＶＣ−４型のコンテナ内のマルチスロッ
トセルＭＳＣのペイロードＰＬの相対位置を指示し、こ
れによってＭＰＳＲの出力においてセルＭＳＣの正確な
シーケンスの再構成が可能になる。
【００２４】ＭＳＣＤに関してさらに説明される必要が
あるＭＳＣＤの唯一のすぐれた特徴は時間ラベルＴＬを
セルＭＳＣ中に挿入することである。この時間ラベルＴ
Ｌは上述のノードクロック信号値ＮＳＣＶから誘導さ
れ、特に、上述のペイロードの部分ＰＬがマルチスロッ
トセルＭＳＣに挿入された瞬間にＮＳＣＶの値と等しく
なる。
【００２５】上述の方法で動作することによって、ＭＳ
ＣＤは入力データ流ＩＮの連続した実質上のコンテナＶ
Ｃ−４から誘導された連続したマルチスロットセルを構
成しているマルチスロットセルＭＳＣＩのセル流を発生
する。既に触れたように、このセル流ＭＳＣＩはスイッ
チングネットワークＭＰＳＲの同じ名称の入力ポートＭ
ＳＣＩ等に送られる。これらのセルＭＳＣＩの自己経路
設定タグＲＴの制御の下で、ＭＰＳＲはこのセル流ＭＳ
ＣＩを出力ポートＭＳＣＯへ切換える。B.Pauwels の論
文に説明されているように、これらのセルはＭＳＣＩか
ら複数の通路を通ってＭＳＣＯへ移動する際にスイッチ
ング・ネットワークＭＰＳＲにおいて可変の遅延を受
け、したがって、セルはＭＳＣＩにおけるシーケンスと
は異なるシーケンスで出力ポートＭＳＣＯに到達する。
【００２６】ＭＳＣＯに現れるマルチスロットセルのセ
ル流は最初にバッファＢＭに含まれているタイムアウト
回路（図には示されていない）を通り抜け、それを設け
た理由はそれがB.Pauwels の論文において論じられてい
る理由と同じである。このタイムアウト回路は、スイッ
チング・ネットワークＭＰＳＲにおいて各マルチスロッ
トセルＭＳＣによって受ける遅延が予め定められた遅延
より大きいものでないかどうかを検査して、タイムアウ
ト回路により対応するセルの損失の確率は非常に小さく
なり、機能の特定の質が保証されるように選択される。
【００２７】セルの大部分は明らかにタイムアウト回路
を通り抜け、バッファＢＭに記憶される。このバッファ
ＢＭは特定のシーケンス番号ＳＮによって特徴づけられ
たセルＭＳＣのために保留された各メモリ位置０,..,
８,.. を有する通常のＲＡＭによって構成されている。
保留された位置においてセルＭＳＣをバッファＢＭに書
込むことによって、その本来のシーケンスすなわちＭＳ
ＣＩで供給されたシーケンスは自動的に復元される。バ
ッファＢＭは予め定められた遅延に対応する数のシーケ
ンス番号に適合するような大きさであり、したがって、
タイムアウト回路は後から来るセルのために保留されて
いる位置にセルが記憶されるのを阻止する。
【００２８】出力インターフェイスＯＩＭはＢＭからマ
ルチスロットセルＭＳＣを読取る読取りユニットＲＵを
具備し、第１の出力においてセルＭＳＣのペイロード部
分ＰＬを、第２の出力においてこのセルの時間ラベルＴ
Ｌを出力する。前者の第１の出力を通ってペイロード部
分ＰＬはＳＤＨのフレーム開始モジュールＳＤＨＩへ供
給される。後者は実質上のコンテナＶＣ−４内のこのペ
イロード部分ＰＬを出力データ流ＯＵＴ内の適確な位置
に送る。他方、読取りユニットＲＵの後者の第２の出力
を通って、時間ラベルＴＬは時間ラベル比較器ＴＬＣの
入力に供給され、そのＴＬＣの別の入力にはノードクロ
ック信号値ＮＳＣＶが供給される。
【００２９】時間ラベル比較器ＴＬＣは、その時間ラベ
ルＴＬが比較器に挿入された瞬間と、実際のノードクロ
ック信号値ＮＳＣＶからこの時間ラベルＴＬを減算する
ことによって比較器ＴＬＣへ供給される瞬間との間にこ
のセルによって受けた遅延に等しい各セルのノード遅延
を計算する。さらにＴＬＣはその結果を２ビットの読取
り可能な信号ＲＥに変換する。特に、出力データ流ＯＵ
Ｔにおいて正または負のポインタの正当化が認められた
瞬間に、計算されたノード遅延がしきい値の上限または
下限より高いまたは低い場合にこれらの第１または第２
のビットを設定することによって信号ＲＥへの変換が行
われる。注意すべきことは、上述の通常の変換動作は別
として、ＴＬＣは初期化の期間中すなわち第１のセルが
バッファＢＭから読取られＳＤＨＩに送られる前に両方
のビットＲＥを設定することと、ＴＬＣが両方のビット
ＲＥをリセットし、その結果、後に説明するように出力
データ流ＯＵＴの送信の開始を承認した場合に、入力デ
ータ流ＩＮの第１のセルＭＳＣの時間ラベルがしきい値
の下限より大きくなるまでＲＥの後者の状態は存続する
ことである。
【００３０】したがってＴＬＣは送信が開始される瞬間
を知り、ＳＤＨＩに送られたセルの数をカウントするの
で、いつ出力データ流ＯＵＴの新しいＶＣ−４コンテナ
が充満するかを決定し、それによってポインタの正当さ
が定められる瞬間がわかる。この点において注意すべき
ことは、時間ラベルコンパレータＴＬＣは出力インター
フェイスＯＩＭによって複数のセルＭＳＣが出力インタ
ーフェイスＯＩＭによって処理される間の期間に異なっ
たポイントでポインタを正当化することが上記の結果導
かれるので、必ずしも時間ラベルＴＬを各マルチスロッ
トセルＭＳＣに挿入する必要はないということである。
したがって、異なったポインタの正当さの承認間の時間
差に対応する数のセルで間隔のセルＭＳＣのみに時間ラ
ベルを挿入することで十分である。事実、時間ラベルＴ
Ｌが挿入されるセルＭＳＣの数は、ＲＵとＴＬＣによっ
て構成された制御ループ上の効果によって不十分な作用
が生じない場合にはかなり少なくなる。
【００３１】以下、上述の出力インターフェイスＯＩＭ
の構造に関して出力データ流ＯＵＴの再構成が詳細に説
明される。設定状態において２ビットのＲＥによって制
御されているときに、読取りユニットＲＵはバッファＢ
Ｍから第１の連続したセルＭＳＣを読取り、その時間ラ
ベルＴＬを上述の比較を実行するＴＬＣへ送る。既に触
れたように、この過程は、ＴＬＣが両方のビットＲＥを
リセットする瞬間に測定されたノード遅延がしきい値の
下限よりも大きくなるまで出力データ流ＯＵＴの送信を
開始せずに進行する。この方法では、ＢＭにおいてバッ
ファされる入力データ流から誘出された第１のセルのた
めに十分な時間が取られ、この時間は上述の予め定めら
れた遅延よりも大きい。
【００３２】ビットＲＥをリセットすると、読取りユニ
ットＲＵは第１のセルＭＳＣをＳＤＨＩに送り、それに
よって既知の原理にしたがって出力データ流ＯＵＴの送
信が始まる。その後、読取りユニットＲＵはそのシーケ
ンス番号によって決定されたシーケンス（各シーケンス
番号は固定されたメモリ位置に割り当てられているので
バッファＢＭは固定されたシーケンスで読取られる）
で、また、前述のＳＴＭ−１フレームで構成された出力
データ流のペイロードのデータ転送速度に等しい公称速
度で、バッファＢＭからセルの読取りを続行する。上述
の通り、ＳＴＭ−１フレームのような実質上のコンテナ
ＶＣ−４の１つが充満される度に、ＴＬＣはポインタが
正当であることを知り、最後に測定されたノード遅延に
応じてビットＲＥのひとつをセットする。読取りユニッ
トＲＵはこれらのビットＲＥの第１または２のものが設
定されるならば、対応する正または負ポインタを正当化
するためにＳＤＨＩによって必要とされたペイロードの
データ転送速度の増加または減少を行わせるために、バ
ッファＢＭを読取る速度を一時的に上下する。
【００３３】上述の動作で、ノード遅延がしきい値の上
限と下限が決定される予め定められた範囲内に留まるこ
とが確実となる。したがって設定された下限は、読取り
ユニットが特定のセルを読み取ろうとするときにこのセ
ルがすでにバッファにあるということが常に確実である
ように、すなわち必要なサービスの質によって決められ
る確率により、前述の予め定められた遅延よりも大きく
なければならない。しきい値の上限は、M.Sextonの文献
にその詳細が記載されている通り、しきい値に十分なス
ペースを提供するために選択されなければならず、さら
に、それによって、最悪の場合の全般的な遅延がバッフ
ァのサイズと共に決定されるので、バッファのしきい値
のスペースが最小であることから生じる制限を考慮して
できるかぎり小さいものが選択される。
【００３４】上述のネットワーク・ノードはＭＳＣＩ以
外の入力ポートに供給され、ＭＳＣＯ以外の出力ポート
へ向かう複数のＡＴＭのデータ流とＰＤＨのデータ流を
同時に切換えるために使用される。この場合、上述の入
力インターフェイスと出力インターフェイスとは別に、
ＩＩＭとＯＩＭがそれぞれ供給される必要がある。しか
しながら、上述の説明を考慮して、そのようなインター
フェイスの構造は当業者に実現することができる。同じ
設計のノードにおいて、ＳＴＭ−４フレームから構成さ
れている入力データ流ＩＮはインターリーブから戻さ
れ、また、各ＶＣ−４はスイッチングネットワークの出
力ポートを分離するために切換えられ、ＳＴＭ−４フォ
ーマットの出力データ流において他の入力データ流から
のＶＣ−４で組立てられる。
【００３５】本発明の原理は特定の装置に関連して説明
されているが、この説明は１つの例としてあげられてい
るものであり、本発明の技術的範囲を制限するものでは
ないことは明確に理解されるべきである。
【図面の簡単な説明】
【図１】本発明の１実施例の通信ネットワーク・ノード
のブロック図。
フロントページの続き (72)発明者 マルク・ラウール・オーギュスト・チスラ ン・デルボー ベルギー国、ビー − 2018 アントワー ペン、クライネ・ベールストラート 46

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 受信クロック信号と同期する少なくとも
    １つの入力データ流（ＩＮ）から連続したデータユニッ
    ト（ＭＳＣ）を発生する入力インターフェイス手段と、
    前記データユニットを記憶するバッファ手段（ＢＭ）
    と、そのバッファ手段から前記データユニットを読取
    り、それによって送信クロック信号と同期する少なくと
    も１つの出力データ流（ＯＵＴ）を生成する出力インタ
    ーフェイス手段（ＯＩＭ）とを具備している通信ネット
    ワーク・ノードにおいて、 前記入力インターフェイス手段（ＩＩＭ）は前記データ
    ユニット（ＭＳＣ）が発生するときにノードクロック信
    号（ＮＳＣ）の実際の値（ＮＣＳＶ）を示す時間ラベル
    （ＴＬ）を前記データユニットの各セットに関係させ、
    前記出力インターフェイス手段（ＯＩＭ）は前記時間ラ
    ベルと前記クロック信号に基づいて前記各セットに対し
    てノード遅延を設定する比較手段（ＴＬＣ）と、測定さ
    れた遅延が予め定められた範囲内に留まる速度で前記デ
    ータユニットを読み取る読取り手段（ＲＵ）とを具備し
    ていることを特徴とする通信ネットワーク・ノード。
  2. 【請求項２】 前記読取り手段（ＲＵ）は、前記測定さ
    れたノード遅延がしきい値の上限よりも高い場合には速
    度を増加し、前記測定されたノード遅延がしきい値の下
    限よりも低い場合には速度を減少し、前記第１のデータ
    ユニット（ＭＳＣ）はそのノード遅延が前記しきい値の
    上限と下限の間に含まれているときに読み取られること
    を特徴とする請求項１記載の通信ネットワーク・ノー
    ド。
  3. 【請求項３】 前記速度は前記送信クロック信号に関し
    て固定され、前記速度の増加または減少は前記送信クロ
    ック信号の周波数における増加または減少に対応し、前
    記出力データ流（ＯＵＴ）はプレシオクロノスデジタル
    階級データ流であることを特徴とする請求項２記載の通
    信ネットワーク・ノード。
  4. 【請求項４】 前記送信クロック信号は前記ノードクロ
    ック信号（ＮＳＣ）と等しく、前記速度は前記増加また
    は減少がないときには前記送信クロック信号に関して公
    称値を有し、前記増加または減少はビット・スタッフに
    よって調整され、前記出力データ流（ＯＵＴ）はプレシ
    オクロノスデジタル階級データ流であることを特徴とす
    る請求項２記載の通信ネットワーク・ノード。
  5. 【請求項５】 前記送信クロック信号は前記ノードクロ
    ック信号（ＮＣＳ）と等しく、前記速度は前記増加また
    は減少がないときには前記送信クロック信号に関して公
    称値を有し、前記増加または減少はポインタの正当化に
    よって調節され、前記出力データ流（ＯＵＴ）は同期デ
    ジタル階級データ流であることを特徴とする請求項２記
    載の通信ネットワーク・ノード。
  6. 【請求項６】 前記ノードはさらに前記入力インターフ
    ェイス手段（ＩＩＭ）と前記バッファ手段（ＢＭ）の間
    に接続されている処理手段（ＭＰＳＲ）を含むことを特
    徴としている請求項１記載の通信ネットワーク・ノー
    ド。
  7. 【請求項７】 前記処理手段（ＭＰＳＲ）によって前記
    データユニット（ＭＳＣ）は可変の処理遅延を受けるこ
    とを特徴とする請求項６記載の通信ネットワーク・ノー
    ド。
  8. 【請求項８】 前記処理手段は非同期転送モード・マル
    チパス・スイッチング・ネットワーク（ＭＰＳＲ）であ
    り、前記入力インターフェイス手段（ＩＩＭ）はシーケ
    ンス番号（ＳＮ）を前記連続したデータユニット（ＭＳ
    Ｃ）のそれぞれと結び付け、前記データユニットは前記
    シーケンス番号に対して保留された位置（1, 2,..,
    8,..）で前記バッファ手段（ＢＭ）に記憶されることを
    特徴とする請求項７記載の通信ネットワーク・ノード。
JP6224645A 1993-09-20 1994-09-20 通信ネットワーク・ノード Pending JPH07202835A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
BE93202721.2 1993-09-20
EP93202721A EP0645914A1 (en) 1993-09-20 1993-09-20 Telecommunication network node

Publications (1)

Publication Number Publication Date
JPH07202835A true JPH07202835A (ja) 1995-08-04

Family

ID=8214108

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6224645A Pending JPH07202835A (ja) 1993-09-20 1994-09-20 通信ネットワーク・ノード

Country Status (7)

Country Link
US (1) US5563877A (ja)
EP (1) EP0645914A1 (ja)
JP (1) JPH07202835A (ja)
CN (1) CN1108833A (ja)
AU (1) AU677354B2 (ja)
CA (1) CA2132390A1 (ja)
NZ (1) NZ264345A (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4437136A1 (de) * 1994-10-18 1996-04-25 Philips Patentverwaltung Übertragungssystem mit einem Regelkreis
GB9509216D0 (en) * 1995-05-05 1995-06-28 Plessey Telecomm Retiming arrangement for SDH data transmission system
US5577039A (en) * 1995-06-07 1996-11-19 Samsung Electronics, Inc. System and method of signal transmission within a plesiochronous digital hierarchy unit using ATM adaptation layers
DE19634492B4 (de) * 1996-08-26 2004-10-14 Siemens Ag Verfahren zum optimierten Übertragen von ATM-Zellen über Verbindungsabschnitte
US6134238A (en) * 1997-05-06 2000-10-17 Lucent Technologies Inc. Layered bandwidth management in ATM/SDH (SONET) networks
US6111878A (en) * 1997-11-04 2000-08-29 Alcatel Low jitter timing recovery technique and device for asynchronous transfer mode (ATM) constant bit rate (CBR) payloads
JP2001513301A (ja) * 1997-12-16 2001-08-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Ｓｔｍ伝送システムによるａｔｍにおける同期
EP0935362A3 (de) * 1998-02-06 2005-02-02 Alcatel Synchronisiereinrichtung für ein synchrones digitales Nachrichtenübertragungssystem und Verfahren zum Erzeugen eines synchronen Ausgangssignales
EP1051057A3 (de) * 1999-04-29 2004-07-28 Alcatel Transport von verknüpften Containern in einem synchronen Nachrichtenübertragungsnetz
US6775305B1 (en) 1999-10-21 2004-08-10 Globespanvirata, Inc. System and method for combining multiple physical layer transport links
CA2293066A1 (en) 1999-12-20 2001-06-20 Nortel Networks Corporation Method and apparatus for cross-connecting data streams with efficient memory utilization and transparent protocol conversion
US6751238B1 (en) * 2000-04-20 2004-06-15 Aztech Partners, Inc. Phase re-alignment of SONET/SDH network switch without pointer manipulation
US6480491B1 (en) * 2000-11-02 2002-11-12 Intel Corporation Latency management for a network
US7133410B2 (en) * 2001-02-12 2006-11-07 Tellabs Operations, Inc. Method and system for designing ring-based telecommunications networks
US8463947B2 (en) * 2002-08-28 2013-06-11 Tellabs Operations, Inc. Method of finding rings for optimal routing of digital information
US7346709B2 (en) * 2002-08-28 2008-03-18 Tellabs Operations, Inc. Methods for assigning rings in a network
CN1859063A (zh) * 2005-08-29 2006-11-08 华为技术有限公司 业务数据传送方法及装置
US20100217888A1 (en) * 2008-07-17 2010-08-26 Panasonic Corporation Transmission device, reception device, rate control device, transmission method, and reception method
CN101945069B (zh) * 2009-07-08 2014-02-26 电信科学技术研究院 一种调整数字预失真反馈延时的方法和装置
DE102011015484A1 (de) * 2011-03-29 2012-10-04 Robert Bosch Gmbh Verfahren zur synchronen Ansteuerung wenigstens eines untergeordneten Netwerkteilnehmers durch eine übergeordnete Steuereinheit über ein asynchron arbeitendes Netzwerksegment
TW201329670A (zh) * 2012-01-04 2013-07-16 C Media Electronics Inc 時脈速度控制器及其方法與其電子裝置
CN103905322B (zh) * 2012-12-26 2017-06-23 上海贝尔股份有限公司 一种用于经由ptn实现数据传输的方法和设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4894823A (en) * 1986-02-28 1990-01-16 American Telephone And Telegraph Company Time stamping for packet system nodes
BE1000415A7 (nl) * 1987-03-18 1988-11-22 Bell Telephone Mfg Asynchroon op basis van tijdsverdeling werkend communicatiesysteem.
DE3733475A1 (de) * 1987-09-30 1989-04-20 Thomson Brandt Gmbh Empfangsgeraet fuer farbfernsehsignale
US4802000A (en) * 1987-12-22 1989-01-31 Rca Licensing Corporation Video switching apparatus having interference prevention feature
DE68920748T2 (de) * 1989-08-09 1995-06-29 Alcatel Nv Sequentielle rückordnung für einen vermittlungsknoten.
US5007070A (en) * 1989-10-31 1991-04-09 Bell Communications Research, Inc. Service clock recovery circuit
DE3942977A1 (de) * 1989-12-23 1991-06-27 Standard Elektrik Lorenz Ag Verfahren zum wiederherstellen der richtigen zellfolge, insbesondere in einer atm-vermittlungsstelle, sowie ausgangseinheit hierfuer
US5207351A (en) * 1990-01-30 1993-05-04 Weiler And Company, Inc. Tray dispensing apparatus and method
GB9012436D0 (en) * 1990-06-04 1990-07-25 Plessey Telecomm Sdh rejustification
JPH05244187A (ja) * 1992-02-14 1993-09-21 Nippon Telegr & Teleph Corp <Ntt> 装置内監視方法
EP0602282B1 (fr) * 1992-11-30 2002-01-23 Alcatel Dispositif de reséquencement pour un noeud d'un système de commutation de cellules

Also Published As

Publication number Publication date
AU7155494A (en) 1995-03-30
EP0645914A1 (en) 1995-03-29
US5563877A (en) 1996-10-08
AU677354B2 (en) 1997-04-17
CN1108833A (zh) 1995-09-20
CA2132390A1 (en) 1995-03-21
NZ264345A (en) 1996-09-25

Similar Documents

Publication Publication Date Title
JPH07202835A (ja) 通信ネットワーク・ノード
EP0876016B1 (en) Adaptive digital clock recovery
US7957429B2 (en) Transmission system
CA2244287A1 (en) Method for transmitting data packets and network element for carrying out the method
EP1183835A1 (en) Architecture for a hybrid stm/atm add-drop multiplexer
WO2000076260A1 (en) Sonet syncronous payload envelope pointer control system
US6272138B1 (en) Method and apparatus for reducing jitter or wander on internetworking between ATM network and PDH network
US6628659B1 (en) ATM cell switching system
JP3245333B2 (ja) Ｃｂｒ信号の位相跳躍防止方式
WO2004105274A1 (fr) Appareil de reprise de compensation de retard de concatenation virtuelle
US5859850A (en) Elastic store circuit for composite cells switched through an ATM network
US7139293B1 (en) Method and apparatus for changing the data rate of a data signal
IL145877A (en) System for accessing a synchronous network comprising a transmitter equipment and a receiver equipment
JP2580412B2 (ja) 多重ｓｔｍ／ａｔｍ変換方式
JP2690627B2 (ja) 非同期データ伝送方式
JPH08223130A (ja) 無瞬断切替方式
KR100271311B1 (ko) 광가입자 전송장치에서의 관리단위신호에 대한 관리단위 포인터및 계위단위 포인터 처리장치
JP2706199B2 (ja) Ｓｄｈインタフェース回路
KR0169906B1 (ko) Atm망에서 셀 분해기의 다중 프레임 판독방법
JPH08191284A (ja) Ａｔｍ／ｓｔｍ変換方法及び装置
JPH05260076A (ja) Ａｔｍ／ｓｔｍインターフェイス回路
JPH0758753A (ja) インタフェース回路
KR100399413B1 (ko) 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치
JPH0522404A (ja) Ｓｔｍ−ａｔｍ相互変換制御方式
JPH11243391A (ja) Ａｔｍセルデータ送受信システム