JPH0522404A

JPH0522404A - Ｓｔｍ−ａｔｍ相互変換制御方式

Info

Publication number: JPH0522404A
Application number: JP3174045A
Authority: JP
Inventors: Seiichi Nakajima; 誠一中島; Yonosuke Harada; 要之助原田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1991-07-15
Filing date: 1991-07-15
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】ＡＴＭの特徴を生かした経済的な網構成が可
能となるＳＴＭ−ＡＴＭ相互変換制御方式を提供する。【構成】ＡＴＭのセルのＶＰＩおよびＶＣＩを含むヘ
ッダの値を記憶するメモリ５９を書き替え可能なメモリ
とし、タイミング回路６０と空きセルパターン発生回路
６９を含み、ＳＴＭの最小パス単位とＡＴＭのＶＰＩお
よびＶＣＩの対応付けを、制御線１５６を介しての図外
の中央処理装置の制御により、変換すべき最小パス単位
の個数に応じて可変にし、未使用の最小パス単位には空
きセルを対応付ける構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期転送モード（ＳＴ
Ｍ）のパスを非同期転送モード（ＡＴＭ）の仮想パスで
転送する際のＳＴＭ情報とＡＴＭ情報との相互変換を行
うＳＴＭ−ＡＴＭ相互変換制御方式に利用され、特に、
ＡＴＭの特徴を生かした経済的な網構成が可能となるＳ
ＴＭ−ＡＴＭ相互変換方式に関する。

【０００２】

【従来の技術】通信チャネルを構成する回線は、通常、
物理的な伝送路（伝送路媒体）に多重されるが、ディジ
タル伝送では時分割多重方式が一般的に用いられる。時
分割多重方式には、時間軸上の位置の識別によって多重
する方式とラベルの識別によって多重する方式とがあ
る。時間軸上の位置の識別によって多重する方式は時間
位置多重、あるいは同期転送モード（Ｓｙｎｃｈｒｏｎ
ｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ、以下ＳＴＭとい
う。）とも呼ばれ、周知のようにフレーム内の時間位置
（タイムスロット）にチャネルを割り当て、タイムスロ
ットの入れ換えにより交換サービスを実現している。一
方、ラベル多重方式としては従来、情報フィールドの長
さを可変として多重するパケット方式があるが、最近、
固定長のパケット（セルと呼ばれる）を用いて多重する
方式（非同期転送モード（Ａｓｙｎｃｈｒｏｎｏｕｓ
ＴｒａｎｓｆｅｒＭｏｄｅ、以下、ＡＴＭという。）
が提案されている（ＣＣＩＴＴ（国際電信電話諮問委員
会）勧告Ｉ．３１１等参照）。ＡＴＭでは情報転送の要
求時のみ情報が送出されるので、その頻度に応じて間欠
的または連続的な通信が可能になり、低速から高速まで
の任意の転送速度に対応することができ、かつ、情報が
ない場合には空きセルが挿入されるため、決まったタイ
ミングでセルが出現し、セルの先頭の識別と交換とをハ
ードウェアにより高速に行うことができる特徴があり、
今後の広帯域通信網における転送モードとして有望な方
式と考えられている。

【０００３】図５は国際標準のＡＴＭセル構造を示すも
ので、１１はセル、１２はヘッダ、１３は情報、１４は
仮想パス識別（以下、ＶＰＩという。）、１５は仮想回
線識別（以下、ＶＣＩという。）、１６は誤り訂正符号
等の制御情報、１７はシーケンス番号、１８はシーケン
ス番号保護、および１９はユーザ情報である。ヘッダ１
２には多重、セル交換、トラヒック制御等に必要な制御
情報が含まれている。ＶＰＩおよびＶＣＩが前記で述べ
たラベルに相当し、ＶＰＩおよびＶＣＩによりセルを識
別することができる。

【０００４】ノードにおいて、通常、ハードウェアによ
りヘッダ１２が分析されて多重、セル交換、トラヒック
制御が高速に行われる。ここで、ＶＰＩ＋ＶＣＩで識別
されるチャネル（セル）を仮想回線（以下、ＶＣとい
う。）、ＶＣＩは参照せずにＶＰＩのみで識別されるチ
ャネル（セル）を仮想パス（以下、ＶＰという。）と呼
ぶ。すなわち、ＳＴＭとの対応で考えて見れば、ＶＣは
一つ一つの回線であり、ＶＰは回線を束ねたパス（例え
ば、１．５Ｍｂｐｓの２４回線）である。この様子を図
６に示す。図６において、２１はＶＣ、２２はＶＰおよ
び２３は伝送路（伝送媒体）である。また、情報１３は
サービスクラスにより四つのクラスに分かれており、本
発明に関するサービスはクラス１が用いられる。クラス
１ではシーケンス番号１７、シーケンス番号保護１８お
よびユーザ情報１９の三つから構成される。シーケンス
番号１７は４ビット構成でユーザ情報１９のシーケンス
をサイクリックな番号で表わすものであり、シーケンス
番号保護１８は４ビットでシーケンス番号１７の誤り検
出符号である。なお、シーケンス番号１７、シーケンス
番号保護１８はＡＴＭアダプテーションレイヤ（ＡＡ
Ｌ）制御情報と呼ばれるものであり、ユーザからの情報
はユーザ情報１９として転送される。

【０００５】ＡＴＭ網内のノードにはＳＴＭと同様に２
種類の交換（切り替え）機能が存在する。すなわち、Ｓ
ＴＭ網においては回線単位で交換する交換機と、パスの
単位で交換（切り替え）するパス切り替え装置（別名ク
ロスコネクタ）とがあり、それらに相当するものとし
て、ＡＴＭ網ではＶＰＩ＋ＶＣＩを識別してＶＣ単位に
交換するＡＴＭ交換機と、ＶＰＩのみを識別してＶＰ単
位で交換（切り替え）するＶＰハンドラ（以下、ＶＰＨ
という。）が存在する。ＳＴＭ交換機は呼の生起、消滅
に伴い回線を交換接続するように、ＡＴＭ交換機も呼の
生起、消滅に従いＶＣの交換接続を行う。ＳＴＭのパス
切り替え装置は呼毎には切り替えず、接続パターンが変
更されない限りその接続状態は変わらないことと同様に
ＶＰＨでも接続パターンが変更されない限りその接続状
態は変わらない。すなわち、ＡＴＭ交換機は呼の生起、
消滅に従って接続状態が変更になるが、ＶＰＨでは網設
計等で決められたパターンに従って接続を行うもので、
通常の運用方法では高々時間のオーダでしか接続の変更
は生じない。また、ＳＴＭ交換機と同様にＡＴＭ交換機
にはサービス制御機能、課金機能等の高機能が付与され
るが、ＶＰＨにはこれらの機能は付与されない。

【０００６】通信網全体がＡＴＭになった時代には加入
者からの情報もセルの形態で送受できるようになるが、
加入者までふくめた全ＡＴＭへの移行過程においてはＳ
ＴＭ網とＡＴＭ網が混在し、それら網を相互に接続する
必要があり、ＳＴＭ情報とＡＴＭ情報との相互変換が必
要になる。本発明はＳＴＭのパスをＡＴＭのＶＰを利用
して転送する形態に関するものである。

【０００７】図４はＳＴＭ網とＡＴＭ網の接続形態の例
であって、４０１および４０２はＳＴＭ網、４０３はＡ
ＴＭ網、４１１はＳＴＭ交換機、１５２はＳＴＭの時分
割スイッチ、１５３は中央処理装置、１５４はＳＴＭ−
ＡＴＭ変換装置、４１２、４１３および４１４はＳＴＭ
交換機、４２１、４２２および４２３はＶＰＨ、４３
１、４３２、４３３、４３４、４３５および４３６は伝
送路で、ＡＴＭ交換機については本発明には関係しない
ため図示を省略してある。また、図の簡略化のため、Ｓ
ＴＭ交換機４１２、４１３および４１４の内部は図示を
省略するが、ＳＴＭ交換機４１１と同様の構成とする。

【０００８】時分割スイッチ１５２からの情報はＳＴＭ
ハイウエイ１５７の特定のタイムスロットにのり、ＳＴ
Ｍ−ＡＴＭ変換装置１５４でパス単位、例えば６チャネ
ル単位が一つの情報としてセル化される。このとき、Ａ
ＡＬ制御情報やヘッダにはＶＰＩとＶＣＩが付加され
る。一方、ＡＴＭ網経由してきたセルはＳＴＭ−ＡＴＭ
変換装置１５４でヘッダやＡＡＬが取り除かれ、ＳＴＭ
ハイウエイ１５７の特定タイムスロット群にＳＴＭのパ
ス情報が出力される。ＳＴＭ交換機４１１とＳＴＭ交換
機４１３との交流トラヒックのために、ＳＴＭ交換機４
１１とＳＴＭ交換機４１３の間に一定数の通信チャネル
を設定する必要がある。このため、従来、常時、固定的
にＳＴＭハイウエイ１５７上のパスのＳＴＭ情報をＡＴ
Ｍ情報に変換するように一般的に構成されることが考え
られていた。

【０００９】

【発明が解決しようとする課題】しかし、前記のように
単にＳＴＭ情報を固定的にＡＴＭ情報に変換すると、Ａ
ＴＭ特徴を十分生かすことができない課題がある。

【００１０】本発明の目的は、前記の課題を解消するこ
とによりＡＴＭの特徴を生かした経済的な網構成が可能
となるＳＴＭ−ＡＴＭの相互変換制御方式を提供するこ
とにある。

【００１１】

【課題を解決するための手段】本発明は、ＳＴＭの一定
数のタイムスロットから構成された最小パス単位とＡＴ
Ｍのセルの仮想パス識別および仮想回線識別との対応を
とりＳＴＭ情報とＡＴＭ情報との相互変換を行う変換手
段を備えたＳＴＭ−ＡＴＭ相互変換制御方式において、
前記変換手段は、最小パス単位と仮想パス識別および仮
想回線識別との対応を変換すべき最小パス単位の個数に
対応して可変にし、未使用の最小パス単位には空きセル
を対応付ける可変対応付け手段を含むことを特徴とす
る。

【００１２】また、本発明は、前記可変対応付け手段
は、変換対象の最小パス単位の個数の最大数ｎをあらか
じめ定め、時間に応じて使用可能な最小パス単位の個数
をｍ（ｎ≧ｍ）とし、（ｎ−ｍ）個の未使用の最小パス
単位に対しては空きセルを対応させる手段とすることが
できる。

【００１３】

【作用】可変対応付け手段は、ＳＴＭのパス上の情報を
ＡＴＭのセルに変換する過程において、最小パス単位と
ＶＰＩおよびＶＣＩとの対応付けを動的に行えるように
構成し、また、最小パス単位の容量を変更して空きのパ
スとする場合には、空きとしたパスの部分を空きセルに
対応させる。

【００１４】従って、最小パス単位と、ＶＰＩおよびＶ
ＣＩとの割り付けが動的に制御されるため、トラヒック
変動等に対して柔軟な網運用が可能になり、通信網の総
合的な経済化が可能となる。

【００１５】また、昼間と夜間のように変換対象の最小
パス単位の個数が時間によって異なる場合は、変換対象
の最小パス単位の最大数ｎをあらかじめ定めておき、時
間に応じて使用可能な最小パス単位の数をｍ（ｎ≧ｍ）
とし、（ｎ−ｍ）個の未使用の最小パス単位に対しては
空きセルを対応させることができる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は本発明の一実施例としてのＳＴＭ−
ＡＴＭ変換装置のＳＴＭ情報からＡＴＭ情報への変換部
を示すブロック構成図である。

【００１８】図１において、１５７はＳＴＭハイウエ
イ、５２はフレーム同期回路、５３はカウンタ、５４は
デコーダ、５５および５６はアンド回路、５７および５
８はファーストインファーストアウト（ＦＩＦＯ）形式
のメモリ、５９はヘッダの値を記憶するメモリ、６０は
タイミング回路、６１、６２および６３はアンド回路、
６４はオア回路、６５はＡＴＭハイウエイ、６６および
６７はシーケンス番号付加回路であってシーケンス番号
とシーケンス番号保護を作成してそれをユーザ情報に付
加する回路、６８はアンド回路、６９は空きセルパタン
発生回路、７０はＳＤＨ（同期ディジタルハイアラキー
ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒ
ｃｈｙ）作成回路（特集「新しい同期インタフェース」
ＮＴＴＲ＆Ｄ．Ｖｏｌ．３９，ＮＯ．４，１９９０参
照）、７１はＳＤＨインタフェース、７３は伝送路終端
回路、７４は中央制御装置とのインタフェース回路、１
５６は中央処理装置１５３との制御線、４３１は伝送
路、１０１から１２４は情報線である。

【００１９】ここで、ＳＴＭハイウエイ１５７には情報
がバイト多重され、最小パスの単位を連続したｍタイム
スロットとし、これを最小パス単位とここでいう。な
お、簡単なために、以降、最小パス単位をｍ＝６チャネ
ルとする。最小パス単位番号とタイムスロットとの関係
は、最小パス単位内ではタイムスロットは連続するが、
最小パス単位番号とタイムスロットとの関係に制限はな
い。ここでは簡単なために最小パス単位＃１がタイムス
ロット＃１から＃６に、最小パス単位＃２はタイムスロ
ット＃１３から＃２４、以降同様、と仮定する。

【００２０】フレーム同期回路５２は、ＳＴＭハイウエ
イ１５７から情報線１０１を介してＳＴＭ信号を入力
し、周知の技術によりＳＴＭのフレーム同期を取り、情
報線１０２を介してカウンタ５３をフレーム位置でリセ
ットする。カウンタ５３の値は情報線１０３を介してデ
コーダ５４に入力され、カウンタ値がデコードされて最
小パス単位毎にタイミングパルスが情報線１０４および
１０５に出力され、アンド回路５５および５６を介して
ＳＴＭ情報がその最小パス単位に相当するメモリ５７お
よび５８に選択入力される。従って、図１では省略して
あるが、通常はメモリ５７等はＳＴＭの最小パス単位の
必要個数であるｎ個が用意される。ここでは、メモリ５
７を最小パス単位＃１、メモリ５８を最小パス単位＃ｎ
に対応するものと仮定する。以降、同様に周期的にメモ
リ５７および５８に各最小パス単位の情報が書き込まれ
る。メモリ５７および５８はＳＴＭの各最小パス単位の
情報が蓄積され、通常、４７バイト蓄積されるとＡＴＭ
ハイウエイ６５に読み出される。

【００２１】メモリ５９はヘッダを記憶するメモリで、
例えばその番地は最小パス単位番号に対応し、最小パス
単位番号に対応する番地にはＶＣＩ、ＶＰＩ、その他の
制御情報が中央処理装置１５３から制御線１５６、イン
タフェース回路７４および情報線１１８を介して既に書
き込まれている。タイミング回路６０は、シーケンス番
号付加回路６６および６７ならびにメモリ５９の内容を
ＡＴＭハイウエイ６５に読み出してセルを構成するため
のタイミングパルスを発生する回路である。例えば、最
小パス単位＃１の情報をセル化するタイミングになる
と、最小パス単位＃１である情報を情報線１１７に与
え、メモリ５９は最小パス単位＃１に対応する１番地に
書かれているヘッダを情報線１１０に読み出す。この情
報は情報線１１３に出力されるタイミングパルスとアン
ド回路６３で論理積がとられ、オア回路６４を介してＡ
ＴＭハイウエイ６５に出力される。次に、情報線１１１
にタイミングパルスが出力され、メモリ５７の４７バイ
トの情報が情報線１０８に読み出され、シーケンス番号
付加回路６６に入力され、シーケンス番号付加回路６６
においてＡＡＬ制御情報であるシーケンス番号とシーケ
ンス番号保護が付加されて４８バイトの情報に組み立て
られ、情報線１１９、アンド回路６１およびオア回路６
４を介してＡＴＭハイウエイ６５に出力される。前記の
動作により、ヘッダ５バイトと情報４８バイト（ＡＡＬ
制御情報としてのシーケンス番号、シーケンス番号保護
を含む）が合成され、一つのセルが構成されたことにな
る。同様に最小パス単位＃ｎの情報をセル化するタイミ
ングになると、情報線１１７に最小パス単位＃ｎの情報
が与えられ、情報線１１３および１１２にタイミングパ
ルスが続いて出力されて、最小パス単位＃ｎの５バイト
のヘッダと４８バイトの情報がセル化される。

【００２２】ＡＴＭハイウエイ６５の速度は、ＳＴＭハ
イウエイ１５７の速度の少なくとも５３／４７倍以上が
必要であることは勿論であるが、標準化されたＳＤＨイ
ンタフェース７１の速度に依存する。例えば、ＳＤＨイ
ンタフェース７１の速度がＳＴＭ−１と呼ばれる１５
５．５２Ｍｂｐｓの場合には、ＳＴＭ−１で運ばれる情
報領域のペイロード速度は１５０．３３６Ｍｂｐｓにな
る。ＡＴＭハイウエイ６５に有効なセルがない場合には
空きセルを挿入する必要があり、ＳＴＭ情報セルを送出
しない時間には情報線１２２に空きセルを送出するタイ
ミングパルスが発生し、空きセルパターン発生回路６９
からの空きセルをアンド回路６８およびオア回路６４を
介してＡＴＭハイウエイ６５に送出する。なお、空きセ
ルは特定のＶＰＩおよびＶＣＩの値によって表わされ、
例えば、ＶＰＩおよびＶＣＩが全て０の場合をここでは
空きセルと定義する。従って、空きセルパターン発生回
路６９はＶＰＩおよびＶＣＩが全ての０のパターンを発
生する。なお、ＶＰＩおよびＶＣＩが全て０であれば、
他の情報１３（図５参照）が何であっても空きセルと判
断される。このようにして、ＡＴＭハイウエイ６５は隙
間なくセルで満たされることになる。タイミング回路６
０からのタイミングパルスの発生パターンは、制御線１
５６、インタフェース回路７４および情報線１２１を介
して中央処理装置１５３からあらかじめ設定される。

【００２３】ＡＴＭハイウエイ６５上のＡＴＭ情報はＳ
ＤＨ作成回路７０に入力され、ここでＳＯＨ（Ｓｅｃｔ
ｉｏｎＯｖｅｒｈｅａｄ）が付加されてＳＤＨに変換
され、ＳＤＨインタフェース７１に出力される。なお、
ペイロード情報にＳＯＨを付加してＳＤＨに構成するＳ
ＤＨ作成回路７０に関しては周知の技術であるので説明
は省略する（特集「新しい同期インタフェース」ＮＴＴ
Ｒ＆ＤＶｏｌ．３９，ＮＯ．４，１９９０参照）。
ＳＤＨインタフェース７１上のＡＴＭ情報は伝送路終端
回路７３を介して伝送路４３１に送出される。

【００２４】図２は本発明の一実施例としてのＳＴＭ−
ＡＴＭ変換装置のＡＴＭ情報からＳＴＭ情報への変換部
を示すブロック構成図である。

【００２５】図２において、２０１はＡＴＭハイウエ
イ、２０２はセル同期回路、２０３はＶＰＩおよびＶＣ
Ｉと最小パス単位番号を変換するメモリ、２０４はデコ
ーダ、２０５および２０６はアンド回路、２０７、２０
８、２０９および２１０はＦＩＦＯ形式のメモリ、２１
１、２１２および２１３はアンド回路、２１４はオア回
路、２１６はフレームパターン回路、２１７はタイミン
グ回路、２１８はセル分析回路、２１９はアンド回路、
２２０および２２１はシーケンス番号検査回路、２２２
はエラー監視回路、２２３はＳＤＨ分解回路、２２４は
ＳＤＨインタフェース、２２５は伝送路終端回路、１５
７はＳＴＭハイウエイ、４３１は伝送路、７４はインタ
フェース回路、１５６は制御線、３０１〜３２９は情報
線である。

【００２６】ここで、メモリ２０７および２０９ならび
にシーケンス番号検査回路２２０は最小パス単位＃１に
対応し、メモリ２０８および２１０ならびにシーケンス
番号検査回路２２１は最小パス単位＃ｎに対応するもの
とする。従って、図示は省略されているが、メモリ２０
７および２０９ならびにシーケンス番号検査回路２２０
等は必要とする最小パス単位個数分のｎ個が用意される
ことになる。

【００２７】伝送路４３１は伝送路終端装置２２５で終
端され、ＳＤＨインタフェース２２４からの情報はＳＤ
Ｈ分解回路２２３でＳＯＨが除かれ、ペイロードにあた
るＡＴＭ情報がＡＴＭハイウエイ２０１に出力される。
ちなみに、ＳＤＨインタフェース２２４の速度をＳＴＭ
−１（１５５．５２０Ｍｂｐｓ）とすればＡＴＭハイウ
エイ２０１の速度は１５０．３３６Ｍｂｐｓとなる。Ａ
ＴＭハイウエイ２０１からのセル情報は情報線３０１を
介してセル同期回路２０２に入力され、セル同期回路２
０２は情報線３０２にタイミングパルスを発生し、アン
ド回路２１９を介してヘッダがセル分析回路２１８に入
力される。セル分析回路２１８は、ヘッダを分析して、
ヘッダのエラーチェックおよび空きセルの検出等を行
い、有効なＶＰＩおよびＶＣＩを抽出して情報線３０４
に出力する。

【００２８】メモリ２０３はＶＰＩおよびＶＣＩと最小
パス単位番号との関係を記憶するメモリであり、例え
ば、ＶＰＩおよびＶＣＩを番地とし、当該アドレスには
最小パス単位番号が書かれている。メモリ２０３に記憶
する最小パス単位番号は、通常、呼の接続毎に中央処理
装置１５３（図４参照）から制御線１５６、インタフェ
ース回路７４および情報線３２６を介して書き替えられ
る。例えば、到着したセルが最小パス単位＃１に対応す
る情報と仮定すると、メモリ２０３はＶＰＩおよびＶＣ
Ｉを番地として読み出すと最小パス単位の番号として１
番が読み出され、デコーダ２０４に情報線３０５を介し
て最小パス単位＃１が入力される。デコーダ２０４は最
小パス単位＃１をデコードし、情報線３０６にタイミン
グパルスを出力して、セルの情報部分４８バイトをアン
ド回路２０５を介してシーケンス番号検査回路２２０に
入力する。

【００２９】シーケンス番号検査回路２２０は４８バイ
トの情報を受信し、ＡＡＬ制御情報であるシーケンス番
号を検査し、その結果を情報線３１２を介してエラー監
視回路２２２に報告する。エラー監視回路２２２は各最
小パス単位のエラー状況を管理しており、情報線３２
５、インタフェース回路７４および制御線１５６を介し
て中央処理装置１５３で読み取ることが可能である。シ
ーケンス番号検査回路２２０に入力された４８バイトの
情報からシーケンス番号とシーケンス番号保護の情報
（ＡＡＬ制御情報）を除いた４７バイトの情報が情報線
３１０を介してメモリ２０７に入力される。メモリ２０
７は１語が４７バイトからなるＦＩＦＯ形式のメモリで
あり、セルの到着時間変動を吸収するためのメモリで、
これによりＳＴＭ情報に変換したときに情報の抜けおよ
び重複を防止するものである。なお、メモリ２０３で定
義されていないＶＰＩおよびＣＶＩをもつセル、例えば
迷走したセルや空きセル等の場合、メモリ２０３のそれ
らＶＰＩおよびＶＣＩに対応する番地には最小パス単位
番号が例えば０になっており、デコーダ２０４の情報線
にはタイミングパルスが発生しないため、そのセルの情
報は無視され、他に悪影響を与えることはない。

【００３０】タイミング回路２１７は、ＳＴＭハイウエ
イ１５７にＳＴＭ情報を出力するためのタイミングパル
スを発生する回路である。メモリ２０７から周期的に４
７バイトの情報を読み出すタイミングパルスが情報線３
２７に発生すると、メモリ２０７のファーストアウトの
４７バイト情報がメモリ２０９に入力される。最小パス
単位＃１を送出するタイミングになると（通常はＳＴＭ
ハイウエイ１５７のタイムスロット＃１から＃６の時
点）、情報線３１９にタイミングパルスが発生され、１
最小パス単位（この例で６タイムスロット）分の情報が
アンド回路２１１およびオア回路２１４を介してＳＴＭ
ハイウエイ１５７に出力される。従って、１最小パス単
位内の情報は連続したタイムスロットに展開されること
になる。ここで、情報線３１９に発生するタイミングパ
ルスと情報線３２７に発生するタイミングパルスの発生
間隔は１：４７の関係になり、メモリ２０９の４７バイ
トの情報の転送が終了すると、情報線３２７にタイミン
グパルスが発生され、メモリ２０７のファーストアウト
の情報がメモリ２０９に転送される構成になっている。
フレームタイミングの時点では、情報線３２１にタイミ
ングパルスが発生されて、１バイトのフレームパターン
がアンド回路２１３およびオア回路２１４を介してＳＴ
Ｍハイウエイ１５７に出力される。

【００３１】以上の動作により、ＡＴＭ情報がＳＴＭ情
報に変換されることになる。なお、最小パス単位番号と
ＳＴＭハイウエイ１５７上のタイムスロットとの対応
は、前記のように、簡単なために最小パス単位＃１はタ
イムスロット＃１から＃６に対応させたが、これに限ら
ず、任意の対応が可能であり、これはタイミング回路２
１７の制御で可能である。タイミング回路２１７のタイ
ミングパルスのパターンは、制御線１５６、インタフェ
ース回路７４および情報線３２９を介してあらかじめ中
央処理装置１５３から書き込まれている。

【００３２】図３はヘッダを記憶するメモリ５９ならび
にＶＰＩおよびＶＣＩと最小パス単位番号との関係を記
憶するメモリ２０３の構成を示す説明図である。図３に
おいて、８１はメモリ５９の番地、８２はＶＰＩ、８３
はＶＣＩ、８４はヘッダの誤り符号等の制御情報、２４
１はメモリ２０３の番地、および２４２は最小パス単位
番号である。メモリ５９の番地８１は最小パス単位番号
に対応し、その対応した番地８１にヘッダが書き込ま
れ、また、メモリ２０３の番地２４１はＶＰＩおよびＶ
ＣＩに対応し、その対応した番地２４１には最小パス単
位番号が書かれている。これらの番地にはあらかじめ値
が中央処理装置１５３から制御線１５６、インタフェー
ス回路７４、ならびに情報線１１８および３２６を介し
て書き込まれる。

【００３３】前記例ではメモリ５９とメモリ２０３とを
個別に設置したが、最小パス単位番号とＶＰＩおよびＶ
ＣＩとの対応がとれればよいので、その対を記憶する一
つのメモリに併合することも可能である。この場合に
は、最小パス単位番号からＶＣＩおよびＶＰＩを求める
には、当該メモリ内の最小パス単位番号フィールドをサ
ーチし、一致した最小パス単位番号の番地のＶＣＩおよ
びＶＰＩを求めればよいが、図３の構成に比べてサーチ
時間が必要になるため高速なメモリが必要になる。

【００３４】本発明の特徴は、最小パス単位とＶＰＩお
よびＶＰＣとの対応を変換すべき最小パス単位の個数に
対応して可変にし、未使用の最小パス単位の個数に対応
して可変にし、未使用の最小パス単位には空きセルを対
応付ける可変対応付け手段として、図１のＳＴＭ−ＡＴ
Ｍ変換部では、書き替え可能なメモリ５９、タイミング
回路６０、空セルパターン発生回路６９、アンド回路６
１〜６３、オア回路６４、およびインタフェース回路７
４を設け、図２のＡＴＭ−ＳＴＭ変換部では、書き替え
可能なメモリ２０３、タイミング発生回路２１７、アン
ド回路２１１〜２１３、オア回路２１４、およびインタ
フェース回路７４を設け、中央処理装置１５３により制
御できるようにしたことにある。

【００３５】次に、図４を参照してパスの設定法の例を
説明する。例えば、最小パス単位を６タイムスロット
（６回線）とし、ＳＴＭ交換機４１１とＳＴＭ交換機４
１３との間に例えば２４タイムスロット、すなわち四つ
の最小パス単位を必要とし、ＳＴＭハイウエイ１５７の
タイムスロット＃１から＃２４、すなわち、最小パス単
位＃１から＃４を使用するものと仮定する。中央処理装
置１５３はメモリ５９の最小パス単位＃１から＃４に対
応する番地にＶＰＩおよびＶＣＩを制御線１５６、イン
タフェース回路７４および情報線１１８を介して、最小
パス単位番号ＶＰＩおよびＶＣＩとの対応を表１に基づ
いて書き込む。

【００３６】

【表１】なお、伝送路４３１上のＶＰＩ＃３をもつセルは周知の
技術によりＶＰＨ４２１、４２２および４２３を経由し
てＳＴＭ交換機４１３にルーチングされるようにＶＰＨ
４２１、４２２および４２３のＶＰルーチングテーブル
は設定されているものとする。ＶＰＩはＶＰＨ間の局所
定義番号であるため、伝送路４３５上ではＶＰＩは変更
され、例えば、ＶＰＩ＃４に変更されている。また、中
央処理装置１５３は、メモリ２０３の前記ＶＰＩおよび
ＶＣＩに対応する番地に最小パス単位番号を表１に基づ
き書き込む。なお、ＳＴＭ交換機４１３からＳＴＭ交換
機４１１へのセルはＶＰＨ４２１、４２２および４２３
でルーチングされ、伝送路４３１上ではＶＰＩ＃３に変
更されているものとする。表１ではＶＣＩの値が＃１か
ら連続値であるが、特に連続値である必要はないことは
明らかである。以上により、ハイウエイ１５７上の最小
パス単位＃１から＃４はＶＰＩ＃３、ＶＣＩ＃５から＃
８のヘッダが付加されてＳＴＭ交換機４１３にルーチン
グされる。ＳＴＭ交換機４１３のメモリ５９およびメモ
リ２０３にもＳＴＭ交換機４１３の中央処理装置１５３
を介して同様のデータが書き込まれており、所定のタイ
ムスロットの位置にＳＴＭ情報が出力される。

【００３７】また、ＳＴＭ交換機４１１からＳＴＭ交換
機４１４への間に例えば１８タイムスロット、すなわ
ち、三つの最小パス単位を必要とし、ＳＴＭハイウエイ
１５７のタイムスロット＃２５から＃４２、すなわち、
最小パス単位＃５から＃７を使用するものと仮定する。
中央処理装置１５３はメモリ５９の最小パス単位＃５か
ら＃７に対応する番地にＶＰＩおよびＶＣＩを制御線１
５６、インタフェース回路７４および情報線１１８を介
して、最小パス単位番号とＶＰＩおよびＶＣＩとの対応
を表１に基づいて書き込む。なお、伝送路４３１上のＶ
ＰＩ＃９をもつセルは周知の技術によりＶＰＨ４２１、
４２２および４２３を経由してＳＴＭ交換機４１４にル
ーチングされたものとする。

【００３８】ＳＴＭ交換機４１１からＳＴＭ交換機４１
３への呼が生じると、中央処理装置１５３はハイウエイ
１５７上のタイムスロット＃１から＃２４（最小パス単
位＃１から＃４）の内の空きタイムスロットを選択し、
従来の手順により呼を設定する。例えば、空きタイムス
ロット＃２０が選択されたと仮定すると、当該呼の情報
は最小パス単位＃４（タイムスロット１９から２４）に
含まれるため、最小パス単位＃４としてＶＰＩ＃３およ
びＶＣＩ＃４が付加されたセルで伝送路４３１に送出さ
れ、ＶＰＨ４２１、４２２および４２３を経由して、Ｓ
ＴＭ交換機４１３に到着する。最小パス単位の情報は、
ＳＴＭ交換機４１３ではＶＰＩ＃４（途中のＶＰＨでＶ
ＰＩは変更になるため）、およびＶＣＩ＃４のセルとし
て到着し、ＳＴＭハイウエイ１５７の定まったタイムス
ロットに展開される。ＳＴＭ交換機４１１とＳＴＭ交換
機４１４では、一たん、前記で説明したパスを設定すれ
ば、呼処理レベルにおいては従来通り相互で認識したチ
ャネルで通信が行われることと何ら異なることはない。

【００３９】以上の接続動作においては、最小パス単位
番号とＶＰＩおよびＶＣＩの対応は固定的でよく、メモ
リ５９および２０３の内容は固定的でよい。従って、メ
モリ５９および２０３はリードオンリーメモリでよい。
しかし、本実施例のようにメモリ５９および２０３の内
容を任意の時点で書き替えられるように構成することに
より、以下に説明する効果が生じる。

【００４０】例えば、図４において、ＳＴＭ交換機４１
１とＳＴＭ交換機４１３との交流トラヒックに対して、
昼間は４最小パス単位が、夜間は２最小パス単位が必要
であり、また、ＳＴＭ交換機４１１とＳＴＭ交換機４１
４との交流トラヒックに対しては、昼間は２最小パス単
位が、夜間は５最小パス単位が必要とすると仮定する。
この場合、従来方式では、ＳＴＭ交換機４１１とＳＴＭ
交換機４１３とには、昼間および夜間の最大値交流トラ
ヒックに対する４最小パス単位が、また、ＳＴＭ交換機
４１１とＳＴＭ交換機４１４とには同様に５最小パス単
位が必要になり、合計９最小パス単位が必要になる。そ
の結果、図１および図２で示した最小パス単位に対応し
て必要なメモリ５７、シーケンス番号付加回路６６、シ
ーケンス番号検査回路２２０、メモリ２０７およびメモ
リ２０９は９個になり、また、伝送路４３１、４３３お
よび４３４についても９最小パス単位に相当する伝送帯
域が必要になる。

【００４１】

【表２】表２は最小パス単位番号、ＶＰＩおよびＶＣＩの内容を
示す。昼間および夜間ともＶＰＩおよびＶＣＩは変わら
ない。

【００４２】これに対し、本実施例によれば、表３に示
すように、昼間はＳＴＭ交換機４１１とＳＴＭ交換機４
１３との交流トラヒックに対し最小パス単位＃１から＃
４を、ＳＴＭ交換機４１１とＳＴＭ交換機４１４との交
流トラヒックに対して最小パス単位＃５および＃６を割
り当て、夜間はＳＴＭ交換機４１１とＳＴＭ交換機４１
３との交流トラヒックに対して最小パス単位＃１および
＃２を割り当て、ＳＴＭ交換機４１１とＳＴＭ交換機４
１４との交流トラヒックに対して最小パス単位＃３から
＃７を割り当てる。このようにすれば、昼間および夜間
の最大値である７最小パス単位で済み、この結果、必要
なメモリ５７、シーケンス番号付加回路６６、シーケン
ス番号検査回路２２０、メモリ２０７およびメモリ２０
９は７個でよいことになり、ＳＴＭ−ＡＴＭ変換装置１
５４のハードウエアが経済化できる効果が生じる。ま
た、伝送路４３１、４３３および４３４の伝送帯域も７
最小パス単位に対応する容量でよく、伝送帯域を減らす
ことができる。

【００４３】

【表３】さらに、表３に示すように、昼間の未使用最小パス単位
＃７に、ＶＰＩ＝ＶＣＩ＝０を設定することにより、伝
送路４３３等の伝送帯域を他の交流トラヒックに融通す
ることができる。これは、ＶＰＨ４２１等では空きセル
はルーチングしないため、すなわち、伝送路４３３には
この空きセルを転送しないため、昼間では伝送路４３３
等に占める伝送帯域は減少することになり、その減少分
の伝送帯域を、例えばＳＴＭ交換機４１２とＳＴＭ交換
機４１３とのトラヒックに融通することができる。

【００４４】また、別の例として、ＳＴＭ交換機４１１
とＳＴＭ交換機４１３との交流トラヒックが昼間は４最
小パス単位、夜間は２最小パス単位、ＳＴＭ交換機４１
２とＳＴＭ交換機４１４との交流トラヒックは昼間は２
最小パス単位、夜間は５最小パス単位と仮定する。ＶＰ
ＩおよびＶＣＩならびに最小パス単位が固定的である場
合には、ＳＴＭ交換機４１１とＳＴＭ交換機４１３との
トラヒックとしてはその昼間および夜間の最大値である
４最小パス単位が必要であり、ＳＴＭ交換機４１２とＳ
ＴＭ交換機４１４とのトラヒックとしてはその昼間およ
び夜間の最大値である５最小パス単位が必要である。こ
のため、伝送路４３３および４３４に確保すべき伝送帯
域は両者の和である９最小パス単位に対応する帯域が必
要になる。これに対して、本実施例によれば、伝送路４
３３および４３４に確保すべき伝送帯域としては、昼間
の両者の和の６最小パス単位と、夜間の両者の和の７最
小パス単位のうちの最大値である７最小パス単位に対応
する伝送帯域で済み、前記のＶＰＩ、ＶＣＩおよびタイ
ムスロットを固定にした場合に比して経済効果が生じ
る。

【００４５】参考のために、表４にＳＴＭ交換機４１１
における、また、表５にＳＴＭ交換機４１２における最
小パス単位とＶＰＩおよびＶＣＩとの関係を示す。な
お、ＳＴＭ交換機４１２からのＶＰＩ＃８のセルはＳＴ
Ｍ交換機４１４にルーチングされるものとする。

【００４６】

【表４】

【００４７】

【表５】本実施例では、最小パス単位毎にＶＰＩおよびＶＣＩと
の対応をとるように構成したため、前記のように時間帯
によって必要とするチャネル容量が異なる場合に、異な
るパス間で一方の未使用最小パス単位を他のパスに融通
することが可能となる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
最小パス単位とＶＰＩおよびＶＣＩとの関係を可変とす
ることにより、また、未使用の最小パス単位に対し空き
セルを割り当てるようにしたことにより、ＳＴＭ網間の
パスをＡＴＭ網のＶＰを利用して構成する場合において
経済的な通信網を構成することができ、その効果は大で
ある。

【図面の簡単な説明】

【図１】本発明の一実施例のＳＴＭ−ＡＴＭ変換装置の
ＳＴＭ−ＡＴＭ変換部を示すブロック構成図。

【図２】本発明の一実施例のＳＴＭ−ＡＴＭ変換装置の
ＡＴＭ−ＳＴＭ変換部を示すブロック構成図。

【図３】図１のメモリ５９と図２のメモリ２０３の構成
を示す説明図。

【図４】ＳＴＭ網とＡＴＭ網の相互接続例を示すブロッ
ク構成図。

【図５】ＡＴＭのセル構成を示す説明図。

【図６】ＡＴＭ網における伝送路の説明図。

【符号の説明】

１１セル１２ヘッダ１３情報１４仮想パス識別（ＶＰＩ）１５仮想回線識別（ＶＣＩ）１６制御情報１７シーケンス番号１８シーケンス番号保護１９ユーザ情報２１仮想回線（ＶＣ）２２仮想パス（ＶＰ）２３伝送路５２フレーム同期回路５３カウンタ５４デコーダ５５、５６アンド回路５７、５８、５９メモリ６０タイミング回路６１、６２、６３アンド回路６４オア回路６５ＡＴＭハイウエイ６６、６７シーケンス番号付加回路６８アンド回路６９空きセルパターン発生回路７０ＳＨＤ作成回路７１ＳＤＨインタフェース７３伝送路終端回路７４インタフェース回路８１番地８２ＶＰＩ８３ＶＣＩ８４制御情報１０１〜１２４情報線１５２時分割スイッチ１５３中央処理装置１５４ＳＴＭ−ＡＴＭ変換装置１５５、１５６制御線１５７ＳＴＭハイウエイ２０１ＡＴＭハイウエイ２０２セル同期回路２０３メモリ２０４デコーダ２０５、２０６アンド回路２０７、２０８、２０９、２１０メモリ２１１、２１２、２１３アンド回路２１４オア回路２１６フレームパターン回路２１７タイミング回路２１８セル分析回路２１９アンド回路２２０、２２１シーケンス番号検査回路２２２エラー監視回路２２３ＳＤＨ分解回路２２４ＳＤＨインタフェース２２５伝送路終端回路２４１番地２４２最小パス単位番号３０１〜３２９情報線４０１、４０２ＳＴＭ網４０３ＡＴＭ網４１１〜４１４ＳＴＭ交換機４２１〜４２３ＶＰＨ４３１〜４３６伝送路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9076−5ＫＨ０４Ｑ 11/04 Ｐ 9076−5ＫＲ

Claims

【特許請求の範囲】

【請求項１】ＳＴＭの一定数のタイムスロットから構
成された最小パス単位とＡＴＭのセルの仮想パス識別お
よび仮想回線識別との対応をとりＳＴＭ情報とＡＴＭ情
報との相互変換を行う変換手段を備えたＳＴＭ−ＡＴＭ
相互変換制御方式において、前記変換手段は、最小パス単位と仮想パス識別および仮
想回線識別との対応を変換すべき最小パス単位の個数に
対応して可変にし、未使用の最小パス単位には空きセル
を対応付ける可変対応付け手段を含むことを特徴とする
ＳＴＭ−ＡＴＭ相互変換制御方式。
【請求項２】前記可変対応付け手段は、変換対象の最
小パス単位の個数の最大数ｎをあらかじめ定め、時間に
応じて使用可能な最小パス単位の個数をｍ（ｎ≧ｍ）と
し、（ｎ−ｍ）個の未使用の最小パス単位に対しては空
きセルを対応させる手段である請求項１に記載のＳＴＭ
−ＡＴＭ相互変換制御方式。