JPH05260076A - Ａｔｍ／ｓｔｍインターフェイス回路 - Google Patents
Ａｔｍ／ｓｔｍインターフェイス回路Info
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- JPH05260076A JPH05260076A JP5522892A JP5522892A JPH05260076A JP H05260076 A JPH05260076 A JP H05260076A JP 5522892 A JP5522892 A JP 5522892A JP 5522892 A JP5522892 A JP 5522892A JP H05260076 A JPH05260076 A JP H05260076A
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- cell
- fifo
- atm
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Abstract
(57)【要約】
【目的】 ＡＴＭセル信号とＳＴＭフレームとのインタ
ーフェイス回路において、回路の小型化、消費電力の低
減を目的とする。 【構成】 入力されたセルは、書き込み制御回路１３、
および読み出し制御回路１５の制御のもとに、ＦＩＦＯ
回路１２に蓄積される。この時、空きセルの削除、挿入
を行うことで、位相差を吸収することができる。蓄積さ
れたセルの読み出しは、フレーム生成回路１６の発生す
るタイミング信号に従って行われる。このタイミング信
号を各ブロックに供給し、各ブロックでの動作が同一ク
ロックによって行われる。
ーフェイス回路において、回路の小型化、消費電力の低
減を目的とする。 【構成】 入力されたセルは、書き込み制御回路１３、
および読み出し制御回路１５の制御のもとに、ＦＩＦＯ
回路１２に蓄積される。この時、空きセルの削除、挿入
を行うことで、位相差を吸収することができる。蓄積さ
れたセルの読み出しは、フレーム生成回路１６の発生す
るタイミング信号に従って行われる。このタイミング信
号を各ブロックに供給し、各ブロックでの動作が同一ク
ロックによって行われる。
Description
【０００１】
【産業上の利用分野】この発明は、ＡＴＭ交換システム
におけるＡＴＭセル信号と、同期デジタル・ハイアラー
キのＳＴＭフレーム信号とのインターフェイス回路に関
する。より詳細には、ＡＴＭセル流をＳＤＨフレームの
ペイロードに収容するためのインターフェイス回路に関
するものである。
におけるＡＴＭセル信号と、同期デジタル・ハイアラー
キのＳＴＭフレーム信号とのインターフェイス回路に関
する。より詳細には、ＡＴＭセル流をＳＤＨフレームの
ペイロードに収容するためのインターフェイス回路に関
するものである。
【０００２】
【従来の技術】ＳＴＭ網では、網全体が同期クロックに
よって動作している。このＳＴＭ網においては、送信さ
れるべき情報信号はバーチャルコンテナ（以下、ＶＣと
いう）と呼ばれる単位にまとめられ、フレームに組み込
まれて網内を伝送される。ＳＴＭ網で用いられるＶＣ
は、既存の低速信号を含む各種速度の信号を多重化する
ための、規格化された多重化単位である。ＶＣは、回線
管理情報を収容するパス・オーバーヘッドＰＯＨと、情
報信号を収容するペイロードとから構成される。
よって動作している。このＳＴＭ網においては、送信さ
れるべき情報信号はバーチャルコンテナ（以下、ＶＣと
いう）と呼ばれる単位にまとめられ、フレームに組み込
まれて網内を伝送される。ＳＴＭ網で用いられるＶＣ
は、既存の低速信号を含む各種速度の信号を多重化する
ための、規格化された多重化単位である。ＶＣは、回線
管理情報を収容するパス・オーバーヘッドＰＯＨと、情
報信号を収容するペイロードとから構成される。
【０００３】一方ＡＴＭ交換システムでは、情報信号は
セルと呼ばれる単位に区切られてスイッチングされる。
セルは、先頭の５バイトを構成するヘッダと、それに続
く４８バイトのインフォメーション・フィールドの計５
３バイトから構成される。
セルと呼ばれる単位に区切られてスイッチングされる。
セルは、先頭の５バイトを構成するヘッダと、それに続
く４８バイトのインフォメーション・フィールドの計５
３バイトから構成される。
【０００４】ＡＴＭ交換システムが普及するにつれて、
ＳＴＭフレームによって伝送されたＳＴＭ信号を、ＡＴ
Ｍ交換システムでのスイッチングのためにＡＴＭ信号に
変換する必要が生じる。また逆に、ＡＴＭ交換システム
でスイッチングされたＡＴＭ信号を、ＳＴＭフレームで
伝送するためにＳＴＭ信号に変換する必要が生じる。
ＳＴＭフレームによって伝送されたＳＴＭ信号を、ＡＴ
Ｍ交換システムでのスイッチングのためにＡＴＭ信号に
変換する必要が生じる。また逆に、ＡＴＭ交換システム
でスイッチングされたＡＴＭ信号を、ＳＴＭフレームで
伝送するためにＳＴＭ信号に変換する必要が生じる。
【０００５】従来、ＡＴＭ信号とＳＴＭフレームとのイ
ンターフェイスとしては、ＣＣＩＴＴ勧告で標準化され
ているＳＤＨ多重化方式に従っている。すなわち、送信
すべきＡＴＭ信号の情報をＶＣのペイロードに収容し、
このＶＣをＳＴＭフレームに、任意の位相で多重化して
送出する。
ンターフェイスとしては、ＣＣＩＴＴ勧告で標準化され
ているＳＤＨ多重化方式に従っている。すなわち、送信
すべきＡＴＭ信号の情報をＶＣのペイロードに収容し、
このＶＣをＳＴＭフレームに、任意の位相で多重化して
送出する。
【０００６】図３に、従来開示されているＳＴＭ／ＶＣ
終端装置の構成を示す。この装置は、伝送すべきＡＴＭ
信号のコンテナ情報をＳＴＭフレームのコンテナに収容
する回路であり、以下動作について説明する。
終端装置の構成を示す。この装置は、伝送すべきＡＴＭ
信号のコンテナ情報をＳＴＭフレームのコンテナに収容
する回路であり、以下動作について説明する。
【０００７】ＳＴＭ網内を伝送されるＶＣは、ペイロー
ドの大きさ、すなわち収容する情報量の大小によりいく
つかに分類される。ここでは、その中でもＶＣ−４を例
に説明する。図３に示す、たとえばＳＴＭ−１送信部
は、伝送されるデータＣ−４にＰＯＨを付加するＶＣ−
４フレーマＶＣＦ、このＶＣ−４にセクション・オーバ
ーヘッドＳＯＨを付加してＳＴＭ−１を生成するＳＴＭ
−１フレーマＳＴＦとを含む。
ドの大きさ、すなわち収容する情報量の大小によりいく
つかに分類される。ここでは、その中でもＶＣ−４を例
に説明する。図３に示す、たとえばＳＴＭ−１送信部
は、伝送されるデータＣ−４にＰＯＨを付加するＶＣ−
４フレーマＶＣＦ、このＶＣ−４にセクション・オーバ
ーヘッドＳＯＨを付加してＳＴＭ−１を生成するＳＴＭ
−１フレーマＳＴＦとを含む。
【０００８】このような構成は、たとえば「ＳＴＭ−４
ｃ／ＳＴＭ−１対応網終端装置（１９９１年電子情報通
信学会秋期大会Ｂ−５０４、社団法人電子情報通信学
会、１９９１年９月５日発行）」に記載されている。
ｃ／ＳＴＭ−１対応網終端装置（１９９１年電子情報通
信学会秋期大会Ｂ−５０４、社団法人電子情報通信学
会、１９９１年９月５日発行）」に記載されている。
【０００９】
【発明が解決しようとする課題】この時、ＶＣＦ、さら
にＳＴＦにおいては、それぞれ任意の位相で入出力され
るデータの周期の変換のために、ＦＩＦＯ回路を用いて
いる。この時、各ＦＩＦＯ回路の遅延量の差によって位
相のずれが生じるおそれがあり、このずれを回避するた
めに位相保証処理を行うことが必要である。
にＳＴＦにおいては、それぞれ任意の位相で入出力され
るデータの周期の変換のために、ＦＩＦＯ回路を用いて
いる。この時、各ＦＩＦＯ回路の遅延量の差によって位
相のずれが生じるおそれがあり、このずれを回避するた
めに位相保証処理を行うことが必要である。
【００１０】このように位相保証処理のために、ＶＣ
Ｆ、ＳＴＦそれぞれにＦＩＦＯ回路と、そのための制御
回路とが必要となる。このため、回路が大規模となり、
小型化が妨げられるという問題があった。さらに、この
部分の回路で多くの電力を消費するため、低消費電力化
の妨げになるという問題があった。
Ｆ、ＳＴＦそれぞれにＦＩＦＯ回路と、そのための制御
回路とが必要となる。このため、回路が大規模となり、
小型化が妨げられるという問題があった。さらに、この
部分の回路で多くの電力を消費するため、低消費電力化
の妨げになるという問題があった。
【００１１】この発明は、回路が大規模になる点を解決
し、装置の小型化、低消費電力化を図ることのできるイ
ンターフェイス回路を提供することを目的とする。特に
請求項１に記載された発明は、ＦＩＦＯ回路への書き込
みと読み出しのクロックとが互いに独立している場合で
あっても位相、周波数の差分を保証することができ、Ａ
ＴＭセル流のデータを失うことなくＳＴＭフレームのペ
イロードに収容することのできるインターフェイス回路
を提供する。また請求項２に記載された発明は、インタ
ーフェイス回路を構成する各ブロックを、ＳＴＭフレー
ムを生成するタイミング信号と共通のクロックで駆動す
ることができ、そのため各ブロックにＦＩＦＯ回路を設
ける必要がなく、回路を小型化することのできるインタ
ーフェイス回路を提供する。
し、装置の小型化、低消費電力化を図ることのできるイ
ンターフェイス回路を提供することを目的とする。特に
請求項１に記載された発明は、ＦＩＦＯ回路への書き込
みと読み出しのクロックとが互いに独立している場合で
あっても位相、周波数の差分を保証することができ、Ａ
ＴＭセル流のデータを失うことなくＳＴＭフレームのペ
イロードに収容することのできるインターフェイス回路
を提供する。また請求項２に記載された発明は、インタ
ーフェイス回路を構成する各ブロックを、ＳＴＭフレー
ムを生成するタイミング信号と共通のクロックで駆動す
ることができ、そのため各ブロックにＦＩＦＯ回路を設
ける必要がなく、回路を小型化することのできるインタ
ーフェイス回路を提供する。
【００１２】
【課題を解決するための手段】この発明は、以上述べた
問題点を解決するため、請求項１に記載された発明で
は、ＡＴＭセル流を蓄積するＦＩＦＯ回路と、ＡＴＭセ
ル流から空きセルを検出し、空きセル以外をＦＩＦＯ回
路に書き込む書き込み制御回路と、ＳＤＨフレームを生
成するフレーム生成回路と、ＳＤＨフレームのペイロー
ドに、ＦＩＦＯ回路に書き込まれているＡＴＭセルを読
み出す読みだし制御回路と、ＦＩＦＯ回路に入力される
書き込み信号と読みだし信号とより、ＦＩＦＯ回路に書
き込まれているセルの量を検出し、読みだし制御回路お
よび書き込み制御回路に空きセルの挿入・削除を指示す
る位相比較回路を設けたものである。
問題点を解決するため、請求項１に記載された発明で
は、ＡＴＭセル流を蓄積するＦＩＦＯ回路と、ＡＴＭセ
ル流から空きセルを検出し、空きセル以外をＦＩＦＯ回
路に書き込む書き込み制御回路と、ＳＤＨフレームを生
成するフレーム生成回路と、ＳＤＨフレームのペイロー
ドに、ＦＩＦＯ回路に書き込まれているＡＴＭセルを読
み出す読みだし制御回路と、ＦＩＦＯ回路に入力される
書き込み信号と読みだし信号とより、ＦＩＦＯ回路に書
き込まれているセルの量を検出し、読みだし制御回路お
よび書き込み制御回路に空きセルの挿入・削除を指示す
る位相比較回路を設けたものである。
【００１３】また請求項２に記載された発明は、セル速
度整合回路の出力が入力されるセル処理回路と、このセ
ル処理回路の出力が入力されるＰＯＨ多重回路と、この
ＰＯＨ多重回路の出力が入力されるＳＯＨ多重回路とを
有し、フレーム生成回路のタイミング信号をセル処理回
路、ＰＯＨ多重回路、およびＳＯＨ多重回路のそれぞれ
に供給し、同期を確立することを特徴とするインターフ
ェイス回路である。
度整合回路の出力が入力されるセル処理回路と、このセ
ル処理回路の出力が入力されるＰＯＨ多重回路と、この
ＰＯＨ多重回路の出力が入力されるＳＯＨ多重回路とを
有し、フレーム生成回路のタイミング信号をセル処理回
路、ＰＯＨ多重回路、およびＳＯＨ多重回路のそれぞれ
に供給し、同期を確立することを特徴とするインターフ
ェイス回路である。
【００１４】
【作用】請求項１に記載された発明においては、ＦＩＦ
Ｏ回路１２は、ＡＴＭセル流のデータを蓄積する。書き
込み制御回路１２は、ＦＩＦＯ回路１２へＡＴＭセル流
を蓄積する際のアドレスを発生する。また、ＡＴＭセル
流の中の空きセルをＦＩＦＯ回路１２へ書き込むことを
禁止する。ＦＩＦＯ回路１２に蓄積されたＡＴＭセル信
号は、読み出し制御回路１５の生成する読み出しアドレ
スに従って読み出される。位相比較回路１４は、ＦＩＦ
Ｏ回路１２のバッファに送出できるセルが存在するか否
か、またバッファあふれが生じているか否かを検出す
る。ＦＩＦＯ回路１２のバッファに送出できるセルが存
在しない場合には、セル長分読み出しを行わず、前記セ
ル長分を空きセルとする。またバッファあふれが検出さ
れた場合には、その次のセルをＦＩＦＯ回路１２に書き
込まないことによってそのセルの廃棄を行い、安定した
動作を保証する。
Ｏ回路１２は、ＡＴＭセル流のデータを蓄積する。書き
込み制御回路１２は、ＦＩＦＯ回路１２へＡＴＭセル流
を蓄積する際のアドレスを発生する。また、ＡＴＭセル
流の中の空きセルをＦＩＦＯ回路１２へ書き込むことを
禁止する。ＦＩＦＯ回路１２に蓄積されたＡＴＭセル信
号は、読み出し制御回路１５の生成する読み出しアドレ
スに従って読み出される。位相比較回路１４は、ＦＩＦ
Ｏ回路１２のバッファに送出できるセルが存在するか否
か、またバッファあふれが生じているか否かを検出す
る。ＦＩＦＯ回路１２のバッファに送出できるセルが存
在しない場合には、セル長分読み出しを行わず、前記セ
ル長分を空きセルとする。またバッファあふれが検出さ
れた場合には、その次のセルをＦＩＦＯ回路１２に書き
込まないことによってそのセルの廃棄を行い、安定した
動作を保証する。
【００１５】請求項２に記載された発明においては、請
求項１に記載されるセル速度整合回路のフレーム生成回
路の発生するタイミング信号をセル処理回路、ＰＯＨ多
重回路、さらにＳＯＨ多重回路に供給する。これらの各
回路は、供給されたタイミング信号により、オーバーヘ
ッド部とセルとを識別し、各種の処理を行う。
求項１に記載されるセル速度整合回路のフレーム生成回
路の発生するタイミング信号をセル処理回路、ＰＯＨ多
重回路、さらにＳＯＨ多重回路に供給する。これらの各
回路は、供給されたタイミング信号により、オーバーヘ
ッド部とセルとを識別し、各種の処理を行う。
【００１６】
【実施例】図１は、この発明によるインターフェイス回
路中、セル速度整合部１０を示すブロック図である。入
力端子１は、空きセル検出回路１１の入力に接続され
る。空きセル検出回路１１の出力１１１は、ＦＩＦＯ回
路１２の入力１２１に接続される。また出力１１２は、
書き込み制御回路１３の入力１３１に接続される。書き
込み制御回路１３の出力１３２は、ＦＩＦＯ回路１２の
入力１２２に接続される。さらに、位相比較回路１４の
入力１４１にも接続される。位相比較回路１４の出力１
４２は、書き込み制御回路１３の入力１３３に接続され
る。また出力１４３は、読みだし制御回路１５の入力１
５１に接続される。読みだし制御回路１５の出力１５２
は、ＦＩＦＯ回路１２の入力１２３に接続される。さら
に、位相比較回路１４の入力１４４にも接続される。フ
レーム生成回路１６の出力１６１は、読みだし制御回路
１５の入力１５３に接続される。出力端子２は、ＦＩＦ
Ｏ回路１２の出力１２４に接続され、出力端子３は、フ
レーム生成回路６の出力１６２に接続される。
路中、セル速度整合部１０を示すブロック図である。入
力端子１は、空きセル検出回路１１の入力に接続され
る。空きセル検出回路１１の出力１１１は、ＦＩＦＯ回
路１２の入力１２１に接続される。また出力１１２は、
書き込み制御回路１３の入力１３１に接続される。書き
込み制御回路１３の出力１３２は、ＦＩＦＯ回路１２の
入力１２２に接続される。さらに、位相比較回路１４の
入力１４１にも接続される。位相比較回路１４の出力１
４２は、書き込み制御回路１３の入力１３３に接続され
る。また出力１４３は、読みだし制御回路１５の入力１
５１に接続される。読みだし制御回路１５の出力１５２
は、ＦＩＦＯ回路１２の入力１２３に接続される。さら
に、位相比較回路１４の入力１４４にも接続される。フ
レーム生成回路１６の出力１６１は、読みだし制御回路
１５の入力１５３に接続される。出力端子２は、ＦＩＦ
Ｏ回路１２の出力１２４に接続され、出力端子３は、フ
レーム生成回路６の出力１６２に接続される。
【００１７】以下、セル速度整合回路１０の動作を説明
する。まず、受信したセルを蓄積する動作について説明
する。装置内を伝送されているＡＴＭセル信号は、入力
端子１より空きセル検出回路１１に入力される。空きセ
ル検出回路１１は、入力されたＡＴＭセル信号をＦＩＦ
Ｏ回路１２に送る。ＦＩＦＯ回路１２は、受信したＡＴ
Ｍセル信号を蓄積するためのバッファであり、書き込み
制御回路１３は、ＡＴＭセル信号をＦＩＦＯ回路１２へ
書き込む際の書き込みアドレスを生成する。この書き込
みアドレスは、ＦＩＦＯ回路１２の端子１２２へ供給さ
れる。すなわちＡＴＭセル信号は、この書き込みアドレ
スに従って、ＦＩＦＯ回路１２の該当するアドレスに書
き込まれる。
する。まず、受信したセルを蓄積する動作について説明
する。装置内を伝送されているＡＴＭセル信号は、入力
端子１より空きセル検出回路１１に入力される。空きセ
ル検出回路１１は、入力されたＡＴＭセル信号をＦＩＦ
Ｏ回路１２に送る。ＦＩＦＯ回路１２は、受信したＡＴ
Ｍセル信号を蓄積するためのバッファであり、書き込み
制御回路１３は、ＡＴＭセル信号をＦＩＦＯ回路１２へ
書き込む際の書き込みアドレスを生成する。この書き込
みアドレスは、ＦＩＦＯ回路１２の端子１２２へ供給さ
れる。すなわちＡＴＭセル信号は、この書き込みアドレ
スに従って、ＦＩＦＯ回路１２の該当するアドレスに書
き込まれる。
【００１８】空きセル検出回路１１は、入力されたセル
信号をＦＩＦＯ回路１２へ送出するとともに、入力され
たセル信号の各々について、それが空きセルであるか否
かを検出している。入力されたセルが空きセルでなけれ
ば、そのセルを単にＦＩＦＯ回路１２へ送出するのみで
ある。しかし入力されたセルが空きセルであった場合
は、空きセル検出信号を書き込み制御回路１３の端子１
３１に送る。この空きセル検出信号を受けた場合、書き
込み制御回路１３はＡＴＭセル信号中の該当する空きセ
ルを、ＦＩＦＯ回路１２に書き込むことを禁止する。こ
の書き込み禁止のためには、たとえばＦＩＦＯ回路１２
に書き込みアドレスを送出することを停止すればよい。
これによって、ＦＩＦＯ回路１２に空きセルが蓄積され
ることはない。
信号をＦＩＦＯ回路１２へ送出するとともに、入力され
たセル信号の各々について、それが空きセルであるか否
かを検出している。入力されたセルが空きセルでなけれ
ば、そのセルを単にＦＩＦＯ回路１２へ送出するのみで
ある。しかし入力されたセルが空きセルであった場合
は、空きセル検出信号を書き込み制御回路１３の端子１
３１に送る。この空きセル検出信号を受けた場合、書き
込み制御回路１３はＡＴＭセル信号中の該当する空きセ
ルを、ＦＩＦＯ回路１２に書き込むことを禁止する。こ
の書き込み禁止のためには、たとえばＦＩＦＯ回路１２
に書き込みアドレスを送出することを停止すればよい。
これによって、ＦＩＦＯ回路１２に空きセルが蓄積され
ることはない。
【００１９】次に、蓄積されたセルを読み出す動作につ
いて説明する。ＦＩＦＯ回路１２に蓄積されたＡＴＭセ
ル信号は、読み出し制御回路１５が発生する読み出しア
ドレスに従って読み出され、出力１２４より出力端子２
に出力される。読み出し制御回路１５の端子１５３に
は、ＳＤＨフレームを発生するフレーム生成回路１６よ
り、ＡＴＭセルを収容するペイロードを示すフレーム信
号が供給されている。フレーム信号は、同時に出力端子
３にも供給されている。
いて説明する。ＦＩＦＯ回路１２に蓄積されたＡＴＭセ
ル信号は、読み出し制御回路１５が発生する読み出しア
ドレスに従って読み出され、出力１２４より出力端子２
に出力される。読み出し制御回路１５の端子１５３に
は、ＳＤＨフレームを発生するフレーム生成回路１６よ
り、ＡＴＭセルを収容するペイロードを示すフレーム信
号が供給されている。フレーム信号は、同時に出力端子
３にも供給されている。
【００２０】読み出し制御回路１５は、ＦＩＦＯ回路１
２に蓄積されたＡＴＭセル信号を読み出す際の、読み出
しアドレスを生成する。この読み出しアドレスは、ＦＩ
ＦＯ回路１２の端子１２３に供給される。この時読み出
し制御回路１５は、フレーム生成回路１６においてペイ
ロードを示すフレーム信号が発生し、かつ、位相比較回
路１４においてＦＩＦＯ回路１２のバッファに送出でき
るＡＴＭセルが存在することが検出された場合、この読
み出しアドレスからＡＴＭセル信号の読み出しを実行す
る。
２に蓄積されたＡＴＭセル信号を読み出す際の、読み出
しアドレスを生成する。この読み出しアドレスは、ＦＩ
ＦＯ回路１２の端子１２３に供給される。この時読み出
し制御回路１５は、フレーム生成回路１６においてペイ
ロードを示すフレーム信号が発生し、かつ、位相比較回
路１４においてＦＩＦＯ回路１２のバッファに送出でき
るＡＴＭセルが存在することが検出された場合、この読
み出しアドレスからＡＴＭセル信号の読み出しを実行す
る。
【００２１】書き込み制御回路１２が発生する書き込み
アドレス、また読み出し制御回路１５が発生する読み出
しアドレスは、位相比較回路１４の端子１４１、また１
４４に供給されている。位相比較回路１４は、書き込み
制御回路１２、また読み出し制御回路１５から供給され
た、ＦＩＦＯ回路１２の書き込みアドレスと読み出しア
ドレスとを比較する。この結果、その時点でＦＩＦＯ回
路１２に蓄積されているデータ量を検出することができ
る。これより、ＦＩＦＯ回路１２のバッファに送出でき
るセルが存在するか否かを検出し、この検出結果を書き
込み制御回路１３の端子１３３、および読み出し制御回
路１５の端子１５１に出力する。
アドレス、また読み出し制御回路１５が発生する読み出
しアドレスは、位相比較回路１４の端子１４１、また１
４４に供給されている。位相比較回路１４は、書き込み
制御回路１２、また読み出し制御回路１５から供給され
た、ＦＩＦＯ回路１２の書き込みアドレスと読み出しア
ドレスとを比較する。この結果、その時点でＦＩＦＯ回
路１２に蓄積されているデータ量を検出することができ
る。これより、ＦＩＦＯ回路１２のバッファに送出でき
るセルが存在するか否かを検出し、この検出結果を書き
込み制御回路１３の端子１３３、および読み出し制御回
路１５の端子１５１に出力する。
【００２２】位相比較回路１４が書き込みアドレスと読
み出しアドレスとを比較した結果、ＦＩＦＯ回路１２に
送出できるセルが存在する場合は、前述したようにＦＩ
ＦＯ回路１２のバッファからデータが読み出され、端子
２に出力される。ここで、位相比較回路１４における比
較の結果、ＦＩＦＯ回路１２に送出できるセルが存在し
ない場合には、読み出し制御回路１５はＦＩＦＯ回路１
２からデータを読み出すことを禁止する。この読み出し
禁止のためには、たとえばＦＩＦＯ回路１２に読み出し
アドレスを送出することを停止すればよい。これによっ
て、ＦＩＦＯ回路１２からデータが読み出されることは
なく、出力されるＡＴＭセル流に空きセルが挿入される
ことになる。
み出しアドレスとを比較した結果、ＦＩＦＯ回路１２に
送出できるセルが存在する場合は、前述したようにＦＩ
ＦＯ回路１２のバッファからデータが読み出され、端子
２に出力される。ここで、位相比較回路１４における比
較の結果、ＦＩＦＯ回路１２に送出できるセルが存在し
ない場合には、読み出し制御回路１５はＦＩＦＯ回路１
２からデータを読み出すことを禁止する。この読み出し
禁止のためには、たとえばＦＩＦＯ回路１２に読み出し
アドレスを送出することを停止すればよい。これによっ
て、ＦＩＦＯ回路１２からデータが読み出されることは
なく、出力されるＡＴＭセル流に空きセルが挿入される
ことになる。
【００２３】位相比較回路１４における書き込みアドレ
スと読み出しアドレスとの比較の結果、ＦＩＦＯ回路１
２のバッファあふれを検出することもできる。この場合
も、ＡＴＭセル流の中に空きセルが検出された場合と同
様、ＦＩＦＯ回路１２への書き込み禁止を行う。
スと読み出しアドレスとの比較の結果、ＦＩＦＯ回路１
２のバッファあふれを検出することもできる。この場合
も、ＡＴＭセル流の中に空きセルが検出された場合と同
様、ＦＩＦＯ回路１２への書き込み禁止を行う。
【００２４】次にこの発明の動作を説明する。概略的に
はこれまで説明したように、入力されたＡＴＭセル信号
は、空きセル以外はＦＩＦＯ回路１２に書き込まれる。
そしてフレーム生成回路１６が示すペイロードのタイミ
ングで、ＦＩＦＯ回路１２に書き込まれたＡＴＭセル信
号を読み出すことによって、ペイロードへのセルの収容
を行う。
はこれまで説明したように、入力されたＡＴＭセル信号
は、空きセル以外はＦＩＦＯ回路１２に書き込まれる。
そしてフレーム生成回路１６が示すペイロードのタイミ
ングで、ＦＩＦＯ回路１２に書き込まれたＡＴＭセル信
号を読み出すことによって、ペイロードへのセルの収容
を行う。
【００２５】空きセル検出回路１１において空きセルが
検出された場合、空きセル検出回路１１は書き込み制御
回路１３に空きセル検出信号を出力し、書き込み制御回
路１３はこれを受けて空きセルのＦＩＦＯ回路１２への
書き込みを禁止するので、空きセルの削除を行うことが
できる。またＦＩＦＯ回路１２からＡＴＭセル信号を読
み出す際には、位相比較回路１４において、出力するセ
ルが存在するか否かを検出し、存在しない時にはＦＩＦ
Ｏ回路１２からのセル信号の読み出しを禁止することに
よって、空きセルの挿入を行う。
検出された場合、空きセル検出回路１１は書き込み制御
回路１３に空きセル検出信号を出力し、書き込み制御回
路１３はこれを受けて空きセルのＦＩＦＯ回路１２への
書き込みを禁止するので、空きセルの削除を行うことが
できる。またＦＩＦＯ回路１２からＡＴＭセル信号を読
み出す際には、位相比較回路１４において、出力するセ
ルが存在するか否かを検出し、存在しない時にはＦＩＦ
Ｏ回路１２からのセル信号の読み出しを禁止することに
よって、空きセルの挿入を行う。
【００２６】なお、フレーム生成回路１６で生成された
ＳＴＭフレームのペイロードよりも、入力されるＡＴＭ
セル流のデータ量が少ない場合、すべてのセルをＦＩＦ
Ｏ回路１２へ蓄積することができる。逆に、ＳＴＭフレ
ームのペイロードよりも、入力されるＡＴＭセル流のデ
ータ量が多い場合、ＦＩＦＯ回路１２のバッファあふれ
が生じる。この場合、このバッファあふれを位相比較回
路１４にて検出し、最大１セルを廃棄することで、安定
した動作に復旧することができる。
ＳＴＭフレームのペイロードよりも、入力されるＡＴＭ
セル流のデータ量が少ない場合、すべてのセルをＦＩＦ
Ｏ回路１２へ蓄積することができる。逆に、ＳＴＭフレ
ームのペイロードよりも、入力されるＡＴＭセル流のデ
ータ量が多い場合、ＦＩＦＯ回路１２のバッファあふれ
が生じる。この場合、このバッファあふれを位相比較回
路１４にて検出し、最大１セルを廃棄することで、安定
した動作に復旧することができる。
【００２７】このセル速度変換部におけるセル速度変換
は、以下の２通りの方法によって実現することができ
る。１ ＡＴＭセルをＦＩＦＯ回路１２に書き込む時
に、書き込み制御回路１３で、セル速度変換する各セル
の書き込みを禁止する。２ ＡＴＭセルをＦＩＦＯ回路
１２から読み出す時に、読み出し制御回路１５で、セル
速度変換をする各セルの剰余ヘッダの読み出しを禁止す
る。
は、以下の２通りの方法によって実現することができ
る。１ ＡＴＭセルをＦＩＦＯ回路１２に書き込む時
に、書き込み制御回路１３で、セル速度変換する各セル
の書き込みを禁止する。２ ＡＴＭセルをＦＩＦＯ回路
１２から読み出す時に、読み出し制御回路１５で、セル
速度変換をする各セルの剰余ヘッダの読み出しを禁止す
る。
【００２８】この発明では、空きセル検出回路１１、書
き込み制御回路１３を駆動するクロックと、フレーム生
成回路１６、読み出し制御回路１５を駆動するクロック
とは互いに独立、すなわち位相、周波数が異なるもので
あっても良い。この場合でも、位相、周波数の差分は空
きセルの削除・挿入によって保証され、ＡＴＭセル流の
データが失われることなく、ＳＴＭフレームのペイロー
ドに収容される。さらに、ペイロードを発生するフレー
ム生成回路１６と、ＦＩＦＯ回路１２からのセル信号の
読み出しを制御する読み出し制御回路１５とは同一のク
ロックで動作するので、フレーム生成回路１６と、ＡＴ
Ｍセル流が収容されるペイロードとの間に、クロックの
ジッタ・ワンダによる位相差が生じない。すなわち、書
き込み制御回路１３、読み出し制御回路１５、および位
相比較回路１４にて、位相保証を行うものである。
き込み制御回路１３を駆動するクロックと、フレーム生
成回路１６、読み出し制御回路１５を駆動するクロック
とは互いに独立、すなわち位相、周波数が異なるもので
あっても良い。この場合でも、位相、周波数の差分は空
きセルの削除・挿入によって保証され、ＡＴＭセル流の
データが失われることなく、ＳＴＭフレームのペイロー
ドに収容される。さらに、ペイロードを発生するフレー
ム生成回路１６と、ＦＩＦＯ回路１２からのセル信号の
読み出しを制御する読み出し制御回路１５とは同一のク
ロックで動作するので、フレーム生成回路１６と、ＡＴ
Ｍセル流が収容されるペイロードとの間に、クロックの
ジッタ・ワンダによる位相差が生じない。すなわち、書
き込み制御回路１３、読み出し制御回路１５、および位
相比較回路１４にて、位相保証を行うものである。
【００２９】図２に、図１に示すセル速度整合回路を用
いたインターフェイス回路のブロック図を示す。セル速
度整合回路１００の端子１ないし３は、それぞれ図１に
示す入力端子１、出力端子２、出力端子３に相当する。
セル処理回路２００は、セル速度整合回路でＳＴＭフレ
ームのペイロードに収容されたＡＴＭセルのＨＥＣ演
算、スクランブルを行い、ＰＯＨ多重回路３００に送出
する。
いたインターフェイス回路のブロック図を示す。セル速
度整合回路１００の端子１ないし３は、それぞれ図１に
示す入力端子１、出力端子２、出力端子３に相当する。
セル処理回路２００は、セル速度整合回路でＳＴＭフレ
ームのペイロードに収容されたＡＴＭセルのＨＥＣ演
算、スクランブルを行い、ＰＯＨ多重回路３００に送出
する。
【００３０】ＰＯＨ多重回路３００は、従来例のＶＣＦ
に相当する。セル速度整合回路１００で生成されたＳＴ
ＭフレームのＰＯＨに、各ＰＯＨデータを多重する。ま
たＳＯＨ多重回路４００は、従来例のＳＴＦに相当す
る。セル速度整合回路１００で生成されたＳＴＭフレー
ムのＳＯＨに、各ＳＯＨデータを多重する。
に相当する。セル速度整合回路１００で生成されたＳＴ
ＭフレームのＰＯＨに、各ＰＯＨデータを多重する。ま
たＳＯＨ多重回路４００は、従来例のＳＴＦに相当す
る。セル速度整合回路１００で生成されたＳＴＭフレー
ムのＳＯＨに、各ＳＯＨデータを多重する。
【００３１】セル速度多重回路１００の端子３からは、
セル処理回路２００、ＰＯＨ多重回路３００、ＳＯＨ多
重回路４００にそれぞれ、ＳＯＨ・ＰＯＨタイミング信
号が供給されている。すなわち、図１に示すフレーム生
成回路１６から供給されるタイミング信号が、これら各
回路のタイミングを支配している。
セル処理回路２００、ＰＯＨ多重回路３００、ＳＯＨ多
重回路４００にそれぞれ、ＳＯＨ・ＰＯＨタイミング信
号が供給されている。すなわち、図１に示すフレーム生
成回路１６から供給されるタイミング信号が、これら各
回路のタイミングを支配している。
【００３２】この発明によって、図１に示されるフレー
ム生成回路１６と読み出し制御回路１５とを駆動するク
ロックと共通のクロックで、セル処理回路２００、ＰＯ
Ｈ多重回路３００およびＳＯＨ多重回路４００を駆動し
ている。すなわち、これらの各回路間で位相のずれが生
じるおそれはない。従ってＰＯＨ多重回路３００、また
ＳＯＨ多重回路４００には、データ周期を変換するため
のＦＩＦＯ回路、さらには位相のずれを保証するための
位相保証回路を設ける必要がなくなる。
ム生成回路１６と読み出し制御回路１５とを駆動するク
ロックと共通のクロックで、セル処理回路２００、ＰＯ
Ｈ多重回路３００およびＳＯＨ多重回路４００を駆動し
ている。すなわち、これらの各回路間で位相のずれが生
じるおそれはない。従ってＰＯＨ多重回路３００、また
ＳＯＨ多重回路４００には、データ周期を変換するため
のＦＩＦＯ回路、さらには位相のずれを保証するための
位相保証回路を設ける必要がなくなる。
【００３３】
【発明の効果】以上詳細に説明したように、この発明で
はセル速度変換用ＦＩＦＯに、ＡＴＭセル流の中の空き
セルを書き込むことを禁止する。またＦＩＦＯの使用量
を検出し、この結果バッファあふれを検出した場合に読
み出しを禁止する。これらの制御によって、空きセルの
挿入あるいは削除を行う。この、空きセルの挿入あるい
は削除によって、クロックのジッタ・ワンダから生じる
ＡＴＭセル流とＳＴＭフレームのペイロードとの間の位
相差を吸収することができる。
はセル速度変換用ＦＩＦＯに、ＡＴＭセル流の中の空き
セルを書き込むことを禁止する。またＦＩＦＯの使用量
を検出し、この結果バッファあふれを検出した場合に読
み出しを禁止する。これらの制御によって、空きセルの
挿入あるいは削除を行う。この、空きセルの挿入あるい
は削除によって、クロックのジッタ・ワンダから生じる
ＡＴＭセル流とＳＴＭフレームのペイロードとの間の位
相差を吸収することができる。
【００３４】この時、ＡＴＭセル流を一旦ＦＩＦＯに蓄
積するので、読み出し速度と書き込み速度が同一であっ
ても、また独立であっても、どちらでも動作する。特
に、独立クロックで動作させた場合であっても、クロッ
ク間の位相差、周波数差を吸収することができる。
積するので、読み出し速度と書き込み速度が同一であっ
ても、また独立であっても、どちらでも動作する。特
に、独立クロックで動作させた場合であっても、クロッ
ク間の位相差、周波数差を吸収することができる。
【００３５】フレーム生成回路を設け、ＳＴＭフレーム
のペイロードにＡＴＭセル流を収容する構成とした。そ
してこのフレーム生成回路より、タイミング信号を各ブ
ロックに供給するようにしたので、以後のセル処理回
路、ＰＯＨ多重回路、ＳＯＨ多重回路を同一クロックで
駆動することができるようになる。従ってペイロードと
ＶＣ間、およびＶＣとＳＴＭフレーム間での位相保証が
不要になる。そのため、従来ペイロードとＶＣ間、およ
びＶＣとＳＴＭフレーム間それぞれに設けていたＦＩＦ
Ｏ回路を、セル速度変換部のみに設ければ足りる。通
常、ＳＴＭフレームとＶＣとの間に位相差が生じた場
合、ポインタのスタッフ動作によってその位相差を吸収
するようにしているが、この発明ではＶＣとＳＴＭフレ
ームとは同一のクロックで動作するので、このようなス
タッフ生成回路は不要となる。
のペイロードにＡＴＭセル流を収容する構成とした。そ
してこのフレーム生成回路より、タイミング信号を各ブ
ロックに供給するようにしたので、以後のセル処理回
路、ＰＯＨ多重回路、ＳＯＨ多重回路を同一クロックで
駆動することができるようになる。従ってペイロードと
ＶＣ間、およびＶＣとＳＴＭフレーム間での位相保証が
不要になる。そのため、従来ペイロードとＶＣ間、およ
びＶＣとＳＴＭフレーム間それぞれに設けていたＦＩＦ
Ｏ回路を、セル速度変換部のみに設ければ足りる。通
常、ＳＴＭフレームとＶＣとの間に位相差が生じた場
合、ポインタのスタッフ動作によってその位相差を吸収
するようにしているが、この発明ではＶＣとＳＴＭフレ
ームとは同一のクロックで動作するので、このようなス
タッフ生成回路は不要となる。
【００３６】また、ＦＩＦＯのバッファ量を変更するだ
けで、ＡＴＭセル流をあらゆる伝送速度のＳＴＭフレー
ムのペイロードに収容することができる。
けで、ＡＴＭセル流をあらゆる伝送速度のＳＴＭフレー
ムのペイロードに収容することができる。
【００３７】以上の効果により、位相差を吸収する回路
が不要になり、回路の小型化、および低電力化が達成さ
れる。また実施例においてはＳＴＭ−１を例にとって説
明したが、この発明はこれに限られるものではなく、す
べてのＳＤＨハイアラーキ伝送に適用できることはもち
ろんである。
が不要になり、回路の小型化、および低電力化が達成さ
れる。また実施例においてはＳＴＭ−１を例にとって説
明したが、この発明はこれに限られるものではなく、す
べてのＳＤＨハイアラーキ伝送に適用できることはもち
ろんである。
【図１】この発明のセル整合回路を示すブロック図であ
る。
る。
【図２】この発明のインターフェイス回路を示すブロッ
ク図である。
ク図である。
【図３】従来のＳＴＭ／ＶＣ終端装置の構成を示すブロ
ック図である。
ック図である。
１１ 空きセル検出回路 １２ ＦＩＦＯ回路 １３ 書き込み制御回路 １４ 位相比較回路 １５ 読み出し制御回路 １６ フレーム生成回路 ２００ セル処理回路 ３００ ＰＯＨ多重回路 ４００ ＳＯＨ多重回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 11/04 9076−5Ｋ Ｈ０４Ｑ 11/04 Ｒ
Claims (2)
- 【請求項１】 ＡＴＭセル信号を、ＳＴＭフレームのバ
ーチャルコンテナのペイロードに収容して伝送するＡＴ
Ｍ／ＳＴＭインターフェイス回路において、 入力されるＡＴＭセル信号を蓄積するＦＩＦＯ回路と、 このＡＴＭセル信号中の空きセルを検出する空きセル検
出回路と、 前記ＦＩＦＯ回路へのＡＴＭセル信号の蓄積を制御する
書き込み制御回路と、 前記ＦＩＦＯ回路からのＡＴＭセル信号の読み出しを制
御する読み出し制御回路と、 前記ＡＴＭセル信号を収容するＳＴＭフレームを生成す
るフレーム生成回路と、 前記ＦＩＦＯ回路の読み出しアドレスと書き込みアドレ
スとを比較して、前記ＦＩＦＯ回路の状態を検出する位
相比較回路とから構成され、さらに、 前記書き込み制御回路は、前記空きセル検出回路による
空きセル検出時、または前記ＦＩＦＯ回路の使用量があ
らかじめ定められた値を越えた場合に、ＡＴＭセル信号
の前記ＦＩＦＯ回路への書き込みを禁止し、 前記読み出し制御回路は、前記フレーム生成回路がＳＴ
Ｍフレームを発生し、かつ、前記ＦＩＦＯ回路に送出で
きるセルが存在する場合に、前記ＦＩＦＯ回路よりＡＴ
Ｍセル信号の読み出しを行うセル速度整合回路を有する
ことを特徴とする、ＡＴＭ／ＳＴＭインターフェイス回
路。 - 【請求項２】 前記セル速度整合回路の出力が入力さ
れ、ＡＴＭセルのエラーチェックを行うセル処理回路
と、 このセル処理回路の出力が入力され、ＳＴＭフレームの
オーバーヘッド部にオーバーヘッド情報を書き込むＯＨ
多重回路とを有し、 前記フレーム生成回路のタイミング信号を前記セル処理
回路、および前記ＯＨ多重回路のそれぞれに供給し、前
記タイミング信号に前記セル処理回路、および前記ＯＨ
多重回路が同期して動作することを特徴とする、請求項
１記載のＡＴＭ／ＳＴＭインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5522892A JPH05260076A (ja) | 1992-03-13 | 1992-03-13 | Ａｔｍ／ｓｔｍインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5522892A JPH05260076A (ja) | 1992-03-13 | 1992-03-13 | Ａｔｍ／ｓｔｍインターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05260076A true JPH05260076A (ja) | 1993-10-08 |
Family
ID=12992752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5522892A Pending JPH05260076A (ja) | 1992-03-13 | 1992-03-13 | Ａｔｍ／ｓｔｍインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05260076A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07327038A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | データ受信装置およびバッファ管理方法 |
| JPH08125660A (ja) * | 1994-10-26 | 1996-05-17 | Nec Corp | Ａｔｍ装置 |
| KR100419256B1 (ko) * | 2001-12-21 | 2004-02-18 | 엘지전자 주식회사 | 클럭 속도가 서로 다른 시스템의 셀 인터페이스 장치 및방법 |
-
1992
- 1992-03-13 JP JP5522892A patent/JPH05260076A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07327038A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | データ受信装置およびバッファ管理方法 |
| JPH08125660A (ja) * | 1994-10-26 | 1996-05-17 | Nec Corp | Ａｔｍ装置 |
| KR100419256B1 (ko) * | 2001-12-21 | 2004-02-18 | 엘지전자 주식회사 | 클럭 속도가 서로 다른 시스템의 셀 인터페이스 장치 및방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980707 |