JP2690627B2 - 非同期データ伝送方式 - Google Patents
非同期データ伝送方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＩＴＴ勧告の同期
ディジタルハイアラーキ（以下、ＳＤＨという）におけ
る光伝送装置に利用する。特に、非同期の映像信号や音
声信号の伝送装置に関する。
ディジタルハイアラーキ（以下、ＳＤＨという）におけ
る光伝送装置に利用する。特に、非同期の映像信号や音
声信号の伝送装置に関する。
【０００２】この明細書に記載のＳＴＭフレームとは、
ＳＤＨのＳＴＭ−ｎ階層のフレームであり、ＳＴＭ−１
は、ＳＤＨの階層の基準になる１次群で伝送速度は１５
５．５２ビット／秒であり、その構造を図４に示す。Ｓ
ＴＭは、同期転送モジュールを意味する英語の略号であ
る。また、ＶＣは、仮想コンテナを意味する英語の略号
であり、ＶＣデータは、信号を運ぶペイロード容量の単
位であるコンテナ（Ｃ−ｎ）とそのコンテナのレベルに
対応したバーチャルコンテナパスオーバヘッド（ＶＣ
ＰＯＨ）とからなるバーチャルコンテナに収められたデ
ータである。また、ＡＵは管理ユニットを意味する英語
の略号であり、ＡＵポインタ値は、ＡＵフレーム内のＶ
Ｃデータの先頭を示し、図４の１列〜９列の４行目がそ
の収納位置である。
ＳＤＨのＳＴＭ−ｎ階層のフレームであり、ＳＴＭ−１
は、ＳＤＨの階層の基準になる１次群で伝送速度は１５
５．５２ビット／秒であり、その構造を図４に示す。Ｓ
ＴＭは、同期転送モジュールを意味する英語の略号であ
る。また、ＶＣは、仮想コンテナを意味する英語の略号
であり、ＶＣデータは、信号を運ぶペイロード容量の単
位であるコンテナ（Ｃ−ｎ）とそのコンテナのレベルに
対応したバーチャルコンテナパスオーバヘッド（ＶＣ
ＰＯＨ）とからなるバーチャルコンテナに収められたデ
ータである。また、ＡＵは管理ユニットを意味する英語
の略号であり、ＡＵポインタ値は、ＡＵフレーム内のＶ
Ｃデータの先頭を示し、図４の１列〜９列の４行目がそ
の収納位置である。
【０００３】
【従来の技術】従来の代表的なディジタルハイアラーキ
に対比して1988年のＣＣＩＴＴ勧告による新しいＳＤＨ
を図７に示す。ＳＤＨは光ファイバを利用する超高速伝
送方式のために統一されたルールであり、156 Ｍビット
／秒（正確には、155.52Ｍビット／秒）を基準とし、そ
れより高速度（高多重）の場合は156 ビット／秒のＮ倍
（Ｎは整数）とする。図７に示す伝送速度は概数であ
り、表１に各伝送速度の正味通信容量を64ビット／秒の
電話チャネル数に換算した値を示す。
に対比して1988年のＣＣＩＴＴ勧告による新しいＳＤＨ
を図７に示す。ＳＤＨは光ファイバを利用する超高速伝
送方式のために統一されたルールであり、156 Ｍビット
／秒（正確には、155.52Ｍビット／秒）を基準とし、そ
れより高速度（高多重）の場合は156 ビット／秒のＮ倍
（Ｎは整数）とする。図７に示す伝送速度は概数であ
り、表１に各伝送速度の正味通信容量を64ビット／秒の
電話チャネル数に換算した値を示す。
【表１】
【０００４】公称伝送速度は媒体上で伝送する信号全体
の速度の端数をラウンドした値であり、この中には利用
者メッセージの他に伝送制御用信号が付加される。すな
わち、図８のＳＤＨのフレーム構造に示すように、ディ
ジタル伝送システムでは、電話音声信号の標本化周波数
である８ｋHzの逆数に相当する125 μＳごとに一定のビ
ット配列を繰り返す。この配列の構造をフレーム構造と
よぶ。ＳＤＨの規格では、図８に示すように、２次配列
でフレーム構造を表現する。１フレームは270×９＝243
0バイトすなわち19,944ビットであり、このフレームを
１秒間に8,000回繰り返し、伝送速度は155.52Ｍビット
／秒になる。
の速度の端数をラウンドした値であり、この中には利用
者メッセージの他に伝送制御用信号が付加される。すな
わち、図８のＳＤＨのフレーム構造に示すように、ディ
ジタル伝送システムでは、電話音声信号の標本化周波数
である８ｋHzの逆数に相当する125 μＳごとに一定のビ
ット配列を繰り返す。この配列の構造をフレーム構造と
よぶ。ＳＤＨの規格では、図８に示すように、２次配列
でフレーム構造を表現する。１フレームは270×９＝243
0バイトすなわち19,944ビットであり、このフレームを
１秒間に8,000回繰り返し、伝送速度は155.52Ｍビット
／秒になる。
【０００５】利用者メッセージを運ぶのは261 バイト幅
のＶＣ部分であり、左端の９バイト幅のセクションオー
バヘッド（以下、ＳＯＨという）部分は制御信号に使わ
れる。ＳＴＭ−１では、ＶＣデータの内容を８７バイト
幅に３分割し、それぞれをＶＣ−32と呼ぶ。ＶＣ−11は
電話24チャネルに相当する。ＶＣ−32の中にもパスオー
バヘッド（以下、ＰＯＨという）と呼ぶ制御信号の部分
が付加される。
のＶＣ部分であり、左端の９バイト幅のセクションオー
バヘッド（以下、ＳＯＨという）部分は制御信号に使わ
れる。ＳＴＭ−１では、ＶＣデータの内容を８７バイト
幅に３分割し、それぞれをＶＣ−32と呼ぶ。ＶＣ−11は
電話24チャネルに相当する。ＶＣ−32の中にもパスオー
バヘッド（以下、ＰＯＨという）と呼ぶ制御信号の部分
が付加される。
【０００６】ＳＤＨのフレーム構成は広帯域ＩＳＤＮの
中核技術であるＡＴＭ（非同期転送モード）のユーザ・
網インタフェースのフレーム構造の１つとして採用され
ている。
中核技術であるＡＴＭ（非同期転送モード）のユーザ・
網インタフェースのフレーム構造の１つとして採用され
ている。
【０００７】説明を簡単にするために以下のペイロード
をＡＵ−４、ＶＣ−４について行う。本発明の適用範囲
が、ＡＵ−４、ＶＣ−４に限らないのは明らかである。
ＶＣ−４をＡＵ−４上で転送する際のＳＴＭ−１のマッ
ピング形式を図４に示す。ＶＣ−４は９行 261列のペイ
ロード構造であり、最初の１列はパスオーバヘッド（Ｐ
ＯＨ）に使われている。図４に示されているＶＣ−４の
ペイロードは単一のＣ−４である。
をＡＵ−４、ＶＣ−４について行う。本発明の適用範囲
が、ＡＵ−４、ＶＣ−４に限らないのは明らかである。
ＶＣ−４をＡＵ−４上で転送する際のＳＴＭ−１のマッ
ピング形式を図４に示す。ＶＣ−４は９行 261列のペイ
ロード構造であり、最初の１列はパスオーバヘッド（Ｐ
ＯＨ）に使われている。図４に示されているＶＣ−４の
ペイロードは単一のＣ−４である。
【０００８】図５に示されているＳＴＭ−１は、ＡＵ−
４およびセクションオーバヘッド（ＳＯＨ）で構成され
ている。ＶＣ−４は、ＡＵ−４（およびＳＴＭ−１）に
対して固定した位相を持たない。ＡＵ−４に対するＶＣ
−４の最初のバイトの位置はＡＵ−４ポインタで与えら
れる。なお、ＡＵ−４ポインタを含むＡＵ−４はＳＴＭ
−１フレーム上の固定した位置を占める。ＡＵ−４ポイ
ンタは、ＶＣ−４をＡＵ−４フレーム内に柔軟でダイナ
ミックに同期することを可能にする。ダイナミックな同
期とは、ＶＣ−４はＡＵ−４フレーム中で異動可能であ
ることを意味する。
４およびセクションオーバヘッド（ＳＯＨ）で構成され
ている。ＶＣ−４は、ＡＵ−４（およびＳＴＭ−１）に
対して固定した位相を持たない。ＡＵ−４に対するＶＣ
−４の最初のバイトの位置はＡＵ−４ポインタで与えら
れる。なお、ＡＵ−４ポインタを含むＡＵ−４はＳＴＭ
−１フレーム上の固定した位置を占める。ＡＵ−４ポイ
ンタは、ＶＣ−４をＡＵ−４フレーム内に柔軟でダイナ
ミックに同期することを可能にする。ダイナミックな同
期とは、ＶＣ−４はＡＵ−４フレーム中で異動可能であ
ることを意味する。
【０００９】ＡＵ−４ポインタは、図６に示すように、
Ｈ１、Ｈ２およびＨ３バイトに入っている。Ｈ１とＨ２
とに入っているポインタは、ＶＣデータが始まるバイト
の位置を示す。ポインタ機構に割り当てられたふたつの
バイトは図６のとおり１ワードとして見なせる。ポイン
タワードの後ろの10ビット (ビット７〜ビット16) がポ
インタ値を有している。ポインタワードのビット１〜４
（Ｎビット）は、新データフラッグ（ＮＤＦ）を運び、
これはペイロードの変化に応じてポイント値を任意に変
更することを可能にする。
Ｈ１、Ｈ２およびＨ３バイトに入っている。Ｈ１とＨ２
とに入っているポインタは、ＶＣデータが始まるバイト
の位置を示す。ポインタ機構に割り当てられたふたつの
バイトは図６のとおり１ワードとして見なせる。ポイン
タワードの後ろの10ビット (ビット７〜ビット16) がポ
インタ値を有している。ポインタワードのビット１〜４
（Ｎビット）は、新データフラッグ（ＮＤＦ）を運び、
これはペイロードの変化に応じてポイント値を任意に変
更することを可能にする。
【００１０】図３は、従来のＡＵポインタデータを解析
した結果による制御のブロック図である。まず、初めに
図３を用いて従来のＡＵポインタ制御回路について述べ
る。ＡＴＭ−１データ15がＡＵポインタ終端回路18に入
るとＡＵ−４ポインタが分離される。ＡＵ−４ポインタ
は、ポインタ値が変わらない通常の状態と、ポインタの
値が変わる３つの状態とがある。通常の状態では、ポイ
ンタはＡＵフレーム内のＶＣの先頭を示し、ＮＤＦは
「０１１０」である。次にポインタ値が変わるのは正ス
タッフまたは負スタッフが必要な場合、またそれら以外
の規則でポインタ値が変わる場合である。正スタッフま
たは負スタッフが必要な場合は、図３のスタッフ検出回
路19で図６のポインタ値でＩビットの多くが反転してい
るなら正スタッフ動作と判断し、またＤビットなら負ス
タッフ動作と判断し、スタッフ制御でＷＣ（ライトクロ
ック）とライトアドレスカウンタへのＣＫ（クロック）
を変えて書き込むタイミングを直す。この場合にＮＤＦ
は「０１１０」である。正スタッフまたは負スタッフ動
作以外でポインタ値が変わる場合は、ポインタ変更検出
回路20でＮＤＦが「１００１」であることを検出してＬ
Ｄ（ロード信号）を流すことにより、ポインタレジスタ
21に記憶してある変更したポインタ値をリードアドレス
カウンタ24の初期値としてリードアドレスをカウントさ
せバッファ25で読み込みを行う。
した結果による制御のブロック図である。まず、初めに
図３を用いて従来のＡＵポインタ制御回路について述べ
る。ＡＴＭ−１データ15がＡＵポインタ終端回路18に入
るとＡＵ−４ポインタが分離される。ＡＵ−４ポインタ
は、ポインタ値が変わらない通常の状態と、ポインタの
値が変わる３つの状態とがある。通常の状態では、ポイ
ンタはＡＵフレーム内のＶＣの先頭を示し、ＮＤＦは
「０１１０」である。次にポインタ値が変わるのは正ス
タッフまたは負スタッフが必要な場合、またそれら以外
の規則でポインタ値が変わる場合である。正スタッフま
たは負スタッフが必要な場合は、図３のスタッフ検出回
路19で図６のポインタ値でＩビットの多くが反転してい
るなら正スタッフ動作と判断し、またＤビットなら負ス
タッフ動作と判断し、スタッフ制御でＷＣ（ライトクロ
ック）とライトアドレスカウンタへのＣＫ（クロック）
を変えて書き込むタイミングを直す。この場合にＮＤＦ
は「０１１０」である。正スタッフまたは負スタッフ動
作以外でポインタ値が変わる場合は、ポインタ変更検出
回路20でＮＤＦが「１００１」であることを検出してＬ
Ｄ（ロード信号）を流すことにより、ポインタレジスタ
21に記憶してある変更したポインタ値をリードアドレス
カウンタ24の初期値としてリードアドレスをカウントさ
せバッファ25で読み込みを行う。
【００１１】すなわち、ＡＵ−４ポインタ制御には、ポ
インタ制御とスタッフ制御との２種類があるが、従来例
のＡＵポインタ制御回路11では、図３に示すポインタ変
更検出回路20でポインタ変更フラグ（ＮＤＦフラグ）の
検出または同一値の３回連続受信でポインタが変更され
たことを検出し、新たなポインタ値を使用してＶＣ４デ
ータの位相合わせを行う。
インタ制御とスタッフ制御との２種類があるが、従来例
のＡＵポインタ制御回路11では、図３に示すポインタ変
更検出回路20でポインタ変更フラグ（ＮＤＦフラグ）の
検出または同一値の３回連続受信でポインタが変更され
たことを検出し、新たなポインタ値を使用してＶＣ４デ
ータの位相合わせを行う。
【００１２】ＡＵ−４ポインタによる位相合わせの機能
は、図２および図３で共通であり、ＳＴＭ−１データの
先頭位置をフレームの先頭とすると、バッファ25から出
力されるＶＣ−４データの先頭データが送信装置で設定
したＡＵ４ポインタ値で指定されたデータになるように
制御する。図２および図３で、ＳＴＭ−１データのフレ
ーム先頭位置のタイミングでバッファ25の書き込みアド
レスと読み出しアドレスとを生成するライトアドレスカ
ウンタ23とリードアドレスカウンタ２４とに初期値をロ
ードする。ライトアドレスカウンタ23とリードアドレス
カウンタ24とはともに１フレームのＶＣ−４のバイトで
ある2349（＝261 ×９）進カウンタであり、初期値はラ
イトアドレスカウンタ23は「０」であり、リードアドレ
スカウンタ24はポインタレジスタ21の出力である。ロー
ドされた値は、再度ロード信号を受け付けるまでライト
アドレスカウンタ23およびリードアドレスカウンタ24は
記憶している。
は、図２および図３で共通であり、ＳＴＭ−１データの
先頭位置をフレームの先頭とすると、バッファ25から出
力されるＶＣ−４データの先頭データが送信装置で設定
したＡＵ４ポインタ値で指定されたデータになるように
制御する。図２および図３で、ＳＴＭ−１データのフレ
ーム先頭位置のタイミングでバッファ25の書き込みアド
レスと読み出しアドレスとを生成するライトアドレスカ
ウンタ23とリードアドレスカウンタ２４とに初期値をロ
ードする。ライトアドレスカウンタ23とリードアドレス
カウンタ24とはともに１フレームのＶＣ−４のバイトで
ある2349（＝261 ×９）進カウンタであり、初期値はラ
イトアドレスカウンタ23は「０」であり、リードアドレ
スカウンタ24はポインタレジスタ21の出力である。ロー
ドされた値は、再度ロード信号を受け付けるまでライト
アドレスカウンタ23およびリードアドレスカウンタ24は
記憶している。
【００１３】なお、ＡＵ−４ポインタのもうひとつの機
能であるスタッフ制御は、図２および図３で共通であ
り、ポインタ値からスタッフコードを検出し、スタッフ
バイトの書き込みまたは削除をライトアドレスカウンタ
23に入力するクロック数を制御することにより行われ
る。すなわち、正スタッフは書き込みクロックを追加挿
入し、負スタッフは書き込みクロック数を削減する。一
方、読み出しクロック数はＶＣ−４データの通常のバイ
ト数で固定されている。
能であるスタッフ制御は、図２および図３で共通であ
り、ポインタ値からスタッフコードを検出し、スタッフ
バイトの書き込みまたは削除をライトアドレスカウンタ
23に入力するクロック数を制御することにより行われ
る。すなわち、正スタッフは書き込みクロックを追加挿
入し、負スタッフは書き込みクロック数を削減する。一
方、読み出しクロック数はＶＣ−４データの通常のバイ
ト数で固定されている。
【００１４】
【発明が解決しようとする課題】このような従来例で
は、ＡＵ−４ポインタデータを解析した結果による制御
が行われる。ＡＵ−４ポインタの変更はＡＵポインタデ
ータで識別できフレーム単位で制御される。ＡＵ−４ポ
インタによるＶＣ−４位相制御機能にはＡＵ−４ポイン
タの変更とスタッフ制御の２種類があり、ＡＵ−ポイン
タの変更の場合に通常ＶＣ−４データの不連続が発生す
る。ＡＵ−４ポインタの変更時にデータの不連続が生じ
るが、ＶＣ−４データが特に映像符号データや音声符号
データの場合にポインタ変更によるＶＣ−４位相の変更
制御にかかる時間は数ｍｓ〜数十ｍｓかかっても実用上
問題にならないような余裕がある。
は、ＡＵ−４ポインタデータを解析した結果による制御
が行われる。ＡＵ−４ポインタの変更はＡＵポインタデ
ータで識別できフレーム単位で制御される。ＡＵ−４ポ
インタによるＶＣ−４位相制御機能にはＡＵ−４ポイン
タの変更とスタッフ制御の２種類があり、ＡＵ−ポイン
タの変更の場合に通常ＶＣ−４データの不連続が発生す
る。ＡＵ−４ポインタの変更時にデータの不連続が生じ
るが、ＶＣ−４データが特に映像符号データや音声符号
データの場合にポインタ変更によるＶＣ−４位相の変更
制御にかかる時間は数ｍｓ〜数十ｍｓかかっても実用上
問題にならないような余裕がある。
【００１５】本発明は、この余裕を利用してポインタ制
御回路を簡略化する。ポインタに位相ずれが発生する
と、ＶＣ−４データ誤り率劣化情報は閾値以上になる。
この値は通常の誤り率劣化閾値よりはるかに悪い値にな
るために明確に区別することができる。このＶＣ−４デ
ータに含まれるデータ誤り率劣化監視情報の差を利用し
て一定の誤り率以上を検出することにより、ＡＵ−４ポ
インタによりＶＣ−４の位相ずれを検出し、これをトリ
ガにＡＵ−４ポインタの変更を行い、ＡＵポインタ制御
回路の簡略化と、ＶＣ−４データ誤り率劣化監視を実現
する手段を提供することを目的とする。
御回路を簡略化する。ポインタに位相ずれが発生する
と、ＶＣ−４データ誤り率劣化情報は閾値以上になる。
この値は通常の誤り率劣化閾値よりはるかに悪い値にな
るために明確に区別することができる。このＶＣ−４デ
ータに含まれるデータ誤り率劣化監視情報の差を利用し
て一定の誤り率以上を検出することにより、ＡＵ−４ポ
インタによりＶＣ−４の位相ずれを検出し、これをトリ
ガにＡＵ−４ポインタの変更を行い、ＡＵポインタ制御
回路の簡略化と、ＶＣ−４データ誤り率劣化監視を実現
する手段を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、同期ディジタ
ルハイアラーキによる同期網を使用し、非同期データを
伝送する非同期データ伝送方式において、非同期データ
の水平パリティを計算し、パリティビットとして非同期
データとともに同期転送モジュールフレームに多重する
手段を含む送信装置と、この送信装置から上記同期ディ
ジタルハイアラーキによる同期網を介して伝送される同
期転送モジュールフレームからＡＵ−４ポインタを終端
する回路、ＡＵ−４ポインタに従って仮想コンテナデー
タの位相を調整するフレームアライナ回路、仮想コンテ
ナデータから非同期データと上記パリティビットとを分
離する回路および分離した非同期データの水平パリティ
を計算し、フレーム単位に上記パリティビットと比較し
てフレーム単位の誤り率劣化を検出する回路を含む受信
装置とを備えた非同期データ伝送方式において、上記受
信装置は、上記誤り率劣化を検出する回路の出力により
上記フレームアライナ回路に仮想コンテナデータの位相
を再設定させる手段を含むことを特徴とする。
ルハイアラーキによる同期網を使用し、非同期データを
伝送する非同期データ伝送方式において、非同期データ
の水平パリティを計算し、パリティビットとして非同期
データとともに同期転送モジュールフレームに多重する
手段を含む送信装置と、この送信装置から上記同期ディ
ジタルハイアラーキによる同期網を介して伝送される同
期転送モジュールフレームからＡＵ−４ポインタを終端
する回路、ＡＵ−４ポインタに従って仮想コンテナデー
タの位相を調整するフレームアライナ回路、仮想コンテ
ナデータから非同期データと上記パリティビットとを分
離する回路および分離した非同期データの水平パリティ
を計算し、フレーム単位に上記パリティビットと比較し
てフレーム単位の誤り率劣化を検出する回路を含む受信
装置とを備えた非同期データ伝送方式において、上記受
信装置は、上記誤り率劣化を検出する回路の出力により
上記フレームアライナ回路に仮想コンテナデータの位相
を再設定させる手段を含むことを特徴とする。
【００１７】
【作用】ＡＵポインタデータを解析をした結果による制
御に代わり、ＶＣ−ｎデータに含まれるデータ誤り率劣
化監視情報を利用してＡＵ−４ポインタによるＶＣ−ｎ
位相ずれを検出し、これをトリガにＡＵポインタの変更
を行う。
御に代わり、ＶＣ−ｎデータに含まれるデータ誤り率劣
化監視情報を利用してＡＵ−４ポインタによるＶＣ−ｎ
位相ずれを検出し、これをトリガにＡＵポインタの変更
を行う。
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は、この実施例の簡単なブロック図
である。以下、本発明の一実施例を図面に基づき説明す
る。図１は、この実施例の構成を示すブロック構成図で
あり、図２は、図１のＡＵポインタ制御回路の構成を示
すブロック構成図である。すなわち、この実施例は、図
１および図２に示すように、非同期データの水平パリテ
ィを計算し、パリティビットとして非同期データととも
にＳＴＭ−１フレームに多重する手段であるパリティ演
算回路５およびパリティバイト挿入回路６からなる送信
装置と、この送信装置からＳＤＨによる同期網を介して
伝送されるＳＴＭフレームからＡＵ−４ポインタを終端
する回路であるＡＵポインタ終端回路18（ＡＵポインタ
制御回路11の一部）、ＡＵ−４ポインタに従ってＶＣデ
ータの位相を調整するフレームアライナ回路であるＡＵ
ポインタ制御回路11、ＶＣデータから非同期データと上
記パリティビットとを分離する回路である映像符号化デ
ータ分離回路12および分離した非同期データの水平パリ
ティを計算し、フレーム単位に上記パリティビットと比
較してフレーム単位の誤り率劣化を検出する回路である
パリティチェック演算回路13および誤り率劣化検出回路
14からなる受信装置とを備え、さらに、本発明の特徴と
する手段として、上記受信装置は、上記誤り率劣化を検
出する回路の出力により上記フレームアライナ回路にＶ
Ｃデータの位相を再設定させる手段であるリードアドレ
スカウンタ24（ＡＵポインタ制御回路11の一部）を備え
る。
して説明する。図１は、この実施例の簡単なブロック図
である。以下、本発明の一実施例を図面に基づき説明す
る。図１は、この実施例の構成を示すブロック構成図で
あり、図２は、図１のＡＵポインタ制御回路の構成を示
すブロック構成図である。すなわち、この実施例は、図
１および図２に示すように、非同期データの水平パリテ
ィを計算し、パリティビットとして非同期データととも
にＳＴＭ−１フレームに多重する手段であるパリティ演
算回路５およびパリティバイト挿入回路６からなる送信
装置と、この送信装置からＳＤＨによる同期網を介して
伝送されるＳＴＭフレームからＡＵ−４ポインタを終端
する回路であるＡＵポインタ終端回路18（ＡＵポインタ
制御回路11の一部）、ＡＵ−４ポインタに従ってＶＣデ
ータの位相を調整するフレームアライナ回路であるＡＵ
ポインタ制御回路11、ＶＣデータから非同期データと上
記パリティビットとを分離する回路である映像符号化デ
ータ分離回路12および分離した非同期データの水平パリ
ティを計算し、フレーム単位に上記パリティビットと比
較してフレーム単位の誤り率劣化を検出する回路である
パリティチェック演算回路13および誤り率劣化検出回路
14からなる受信装置とを備え、さらに、本発明の特徴と
する手段として、上記受信装置は、上記誤り率劣化を検
出する回路の出力により上記フレームアライナ回路にＶ
Ｃデータの位相を再設定させる手段であるリードアドレ
スカウンタ24（ＡＵポインタ制御回路11の一部）を備え
る。
【００１９】次に、この実施例の動作を図に基づき説明
する。この実施例では、図１に示すように、映像符号化
データ１は送信装置から同期網９を介して受信装置に伝
送され、映像符号化データ２として出力される。
する。この実施例では、図１に示すように、映像符号化
データ１は送信装置から同期網９を介して受信装置に伝
送され、映像符号化データ２として出力される。
【００２０】先ず、送信装置では、パリティ演算回路５
で映像符号化データ１について伝送路上の符号誤りを監
視するための水平パリティバイトを同期網９のフレーム
単位に計算し、パリティバイト挿入回路６でこの計算さ
れた水平パリティバイトを映像符号化データ１に挿入す
る。そのデータを映像符号データ多重回路７でＣ−４フ
レームにマッピングし、さらに、オーバヘッド挿入回路
８で、このＣ−４データにオーバヘッドの各バイトと固
定値のＡＵ−４ポインタを挿入してＳＴＭ−１データを
生成し、同期網９に出力する。同期網９では、ＳＴＭ−
１データのＡＵ−４ポインタを付け替えて受信装置に伝
送する。受信装置では、同期網９からのＳＴＭ−１デー
タのオーバヘッドデータをオーバヘッド終端回路10で終
端してＡＵ−４データを生成する。次に、ＡＵポインタ
制御回路11でＡＵ−４ポインタの終端およびＶＣ−４デ
ータのフレーム先頭位置に対する位相合わせを行う。
で映像符号化データ１について伝送路上の符号誤りを監
視するための水平パリティバイトを同期網９のフレーム
単位に計算し、パリティバイト挿入回路６でこの計算さ
れた水平パリティバイトを映像符号化データ１に挿入す
る。そのデータを映像符号データ多重回路７でＣ−４フ
レームにマッピングし、さらに、オーバヘッド挿入回路
８で、このＣ−４データにオーバヘッドの各バイトと固
定値のＡＵ−４ポインタを挿入してＳＴＭ−１データを
生成し、同期網９に出力する。同期網９では、ＳＴＭ−
１データのＡＵ−４ポインタを付け替えて受信装置に伝
送する。受信装置では、同期網９からのＳＴＭ−１デー
タのオーバヘッドデータをオーバヘッド終端回路10で終
端してＡＵ−４データを生成する。次に、ＡＵポインタ
制御回路11でＡＵ−４ポインタの終端およびＶＣ−４デ
ータのフレーム先頭位置に対する位相合わせを行う。
【００２１】さて、本発明では、図３に示すＡＵポイン
タ制御に代わる方式を提供するものである。受信装置
で、ＶＣ−４データはバスオーバヘッドが終端されてＣ
−４データになり、映像符号化データ分離回路12で映像
符号化データが分離される。この映像符号化データには
伝送路による伝送誤り率劣化監視用の水平パリティが送
信装置で付加されており、このバイトとパリティチェッ
ク演算回路13で受信装置で演算されたパリティビットと
を比較し、これにより誤り率劣化検出回路14はフレーム
単位で誤り率を監視する。通常、誤り率は10-5ないし10
-9である。ここで、図２に示すＡＵポインタ制御回路11
はＡＵ−４ポインタの変更を検出しないので、ＡＵ−４
ポインタが変更されると誤ったポインタ値でＶＣ−４デ
ータの位相合わせが行われて映像符号化データの水平パ
リティは誤った値になり、誤り率劣化検出回路14は通常
の誤り率に比べて著しく高い値の誤り率を検出する。こ
の検出信号をポインタ再設定信号４としてＡＵポインタ
制御回路11に出力する。
タ制御に代わる方式を提供するものである。受信装置
で、ＶＣ−４データはバスオーバヘッドが終端されてＣ
−４データになり、映像符号化データ分離回路12で映像
符号化データが分離される。この映像符号化データには
伝送路による伝送誤り率劣化監視用の水平パリティが送
信装置で付加されており、このバイトとパリティチェッ
ク演算回路13で受信装置で演算されたパリティビットと
を比較し、これにより誤り率劣化検出回路14はフレーム
単位で誤り率を監視する。通常、誤り率は10-5ないし10
-9である。ここで、図２に示すＡＵポインタ制御回路11
はＡＵ−４ポインタの変更を検出しないので、ＡＵ−４
ポインタが変更されると誤ったポインタ値でＶＣ−４デ
ータの位相合わせが行われて映像符号化データの水平パ
リティは誤った値になり、誤り率劣化検出回路14は通常
の誤り率に比べて著しく高い値の誤り率を検出する。こ
の検出信号をポインタ再設定信号４としてＡＵポインタ
制御回路11に出力する。
【００２２】図２で、ポインタ再設定信号４はリードア
ドレスカウンタ24にロード信号として与えられ、変更さ
れた新たなＡＵ−４ポインタがリードアドレスカウンタ
24にロードされる。これにより、ＶＣ−４データの位相
が調整され、映像符号化データが正しく分離され、誤り
率劣化検出回路14による誤り率の検出値が通常の伝送路
誤り率になり、ＡＵ−４ポインタの再設定制御が完了す
る。
ドレスカウンタ24にロード信号として与えられ、変更さ
れた新たなＡＵ−４ポインタがリードアドレスカウンタ
24にロードされる。これにより、ＶＣ−４データの位相
が調整され、映像符号化データが正しく分離され、誤り
率劣化検出回路14による誤り率の検出値が通常の伝送路
誤り率になり、ＡＵ−４ポインタの再設定制御が完了す
る。
【００２３】すなわち、本発明では、図３のポインタ変
更検出回路20でＮＤＦを検出してポインタ値に変更があ
ったか否かを判断する動作を、図２に示すように図３か
らポインタ変更検出回路20を取り除き、ＶＣ−４データ
に含まれるデータ誤り率劣化監視情報を利用し、一定の
誤り率以上を検出しポインタ再設定信号としてＡＵポイ
ンタ制御回路11にフィードバックさせることにより行う
ものである。このようにＶＣ−４データ誤り率監視情報
を利用することにより、ＶＣ−４データの誤り監視とＡ
Ｕ−４ポインタ監視とを同一の回路で行うことができ、
回路の簡略化が図れる。
更検出回路20でＮＤＦを検出してポインタ値に変更があ
ったか否かを判断する動作を、図２に示すように図３か
らポインタ変更検出回路20を取り除き、ＶＣ−４データ
に含まれるデータ誤り率劣化監視情報を利用し、一定の
誤り率以上を検出しポインタ再設定信号としてＡＵポイ
ンタ制御回路11にフィードバックさせることにより行う
ものである。このようにＶＣ−４データ誤り率監視情報
を利用することにより、ＶＣ−４データの誤り監視とＡ
Ｕ−４ポインタ監視とを同一の回路で行うことができ、
回路の簡略化が図れる。
【００２４】
【発明の効果】本発明は、以上説明したように、ＡＵポ
インタデータを解析した結果による制御ではなく、ＶＣ
−ｎデータに含まれるデータ誤り率監視情報を利用する
ことにより、ＶＣ−ｎデータの誤り率監視とＡＵ−ｎポ
インタ監視とを同一の回路で行うことができるので、Ａ
Ｕポインタ変更回路を簡略化できる効果がある。
インタデータを解析した結果による制御ではなく、ＶＣ
−ｎデータに含まれるデータ誤り率監視情報を利用する
ことにより、ＶＣ−ｎデータの誤り率監視とＡＵ−ｎポ
インタ監視とを同一の回路で行うことができるので、Ａ
Ｕポインタ変更回路を簡略化できる効果がある。
【図１】 本発明実施例の構成を示すブロック構成図。
【図２】 図１に示すＡＵポインタ制御回路の構成を示
すブロック構成図。
すブロック構成図。
【図３】 従来のＡＵポインタ制御回路の構成を示すブ
ロック構成図。
ロック構成図。
【図４】 ＶＣ−４のＳＴＭ−１へのマッピング図。
【図５】 ＡＵ−４ポインタのオフセット数。
【図６】 ＡＵ−４ポインタ（Ｈ１，Ｈ２，Ｈ３）のコ
ード。
ード。
【図７】 ディジタルハイアラーキの構成を示す図。
【図８】 ＳＤＨのフレーム構造を示す図。
【符号の説明】 １ 映像符号化データ ２ 映像符号化データ ３ 誤り率劣化警報 ４ ポインタ再設定信号 ５ パリティ演算回路 ６ パリティバイト挿入回路 ７ 映像符号データ多重回路 ８ オーバヘッド挿入回路 ９ 同期網 10 オーバヘッド終端回路 11 ＡＵポインタ制御回路 12 映像符号化データ分離回路 13 パリティチェック演算回路 14 誤り率劣化検出回路 15 ＳＴＭ−１データ 16 ＶＣ−４データ 17 伝送路クロック 18 ＡＵポインタ終端回路 19 スタッフ検出回路 20 ポインタ変更検出回路 21 ポインタレジスタ 22 スタッフ制御回路 23 ライトアドレスカウンタ 24 リードアドレスカウンタ 25 バッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−193430（ＪＰ，Ａ) 特開 平２−272925（ＪＰ，Ａ) 特開 平３−222538（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 同期ディジタルハイアラーキによる同期
網を使用し、非同期データを伝送する非同期データ伝送
方式において、非同期データの水平パリティを計算し、
パリティビットとして非同期データとともに同期転送モ
ジュールフレームに多重する手段を含む送信装置と、こ
の送信装置から上記同期ディジタルハイアラーキによる
同期網を介して伝送される同期転送モジュールフレーム
から管理ユニットポインタを終端する回路、管理ユニッ
トポインタに従って仮想コンテナデータの位相を調整す
るフレームアライナ回路、仮想コンテナデータから非同
期データと上記パリティビットとを分離する回路および
分離した非同期データの水平パリティを計算し、フレー
ム単位に上記パリティビットと比較してフレーム単位の
誤り率劣化を検出する回路を含む受信装置とを備えた非
同期データ伝送方式において、上記受信装置は、上記誤
り率劣化を検出する回路の出力により上記フレームアラ
イナ回路に仮想コンテナデータの位相を再設定させる手
段を含むことを特徴とする非同期データ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5822991A JP2690627B2 (ja) | 1991-02-28 | 1991-02-28 | 非同期データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5822991A JP2690627B2 (ja) | 1991-02-28 | 1991-02-28 | 非同期データ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273731A JPH04273731A (ja) | 1992-09-29 |
| JP2690627B2 true JP2690627B2 (ja) | 1997-12-10 |
Family
ID=13078257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5822991A Expired - Lifetime JP2690627B2 (ja) | 1991-02-28 | 1991-02-28 | 非同期データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690627B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170239A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | ペイロードポインタ方式 |
-
1991
- 1991-02-28 JP JP5822991A patent/JP2690627B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04273731A (ja) | 1992-09-29 |
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