JP2965449B2 - データ分離出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ分離出力回路に
関し、特にＳＤＨ（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔ
ａｌ Ｈｉｅｒａｃｈｙ：同期デジタルハイアラーキ）
信号からのパスオーバヘッド（ＰＯＨ）の分離出力に関
するものである。

【０００２】

【従来の技術】近年、広帯域（Ｂ−）ＩＳＤＮの実現の
ための種々の研究開発が行われている。例えば、ＳＤＨ
を用いた通信方式については、文献（１）：ＴＴＣ（電
気通信技術委員会）標準、網間インタフェースＪＴ−Ｇ
７０７〜Ｇ７０９、などで標準化されている。更に、文
献（２）：１９９１年９月電子情報通信学会秋季大会、
講演論文集（分冊３）、『ＳＴＭ−４ｃ／ＳＴＭ−１対
応網終端装置』などにも、ＳＤＨに適用した装置を実現
するための技術が提案されている。

【０００３】そこで、図を用いてもう少し具体的にＳＤ
Ｈを適用した装置の技術を説明する。図２は、ＳＴＭ−
Ｎ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏ
ｄｅＬｅｖｅｌ Ｎ）フレーム構造を示す図である。Ｓ
ＴＭ−Ｎフレームは、セクションオーバヘッド（ＳＯ
Ｈ）とＡＵ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉ
ｔ）ポインタとＳＴＭ−Ｎペイロードなどから構成され
ている。そして、ＳＯＨはフレーム同期、保守情報、状
態モニタ、運用上の諸機能のために用いられる。ＡＵポ
インタはＳＴＭ−ＮペイロードにＳＴＭ−Ｎフレームに
対して浮動位相で多重される仮想コンテナ（ＶＣ）の開
始オフセットを示すために用いられる。

【０００４】そして、更に、図２において、ＡＵポイン
タ値は通常ＡＵポインタとＶＣ（仮想コンテナ）の第１
バイトとのオフセットを示す。また、ＡＵポインタ値は
ＳＴＭ−ＮフレームとＶＣの周波数調整のために対応す
る正スタッフ又は負スタッフを伴って増減する機能を有
する。

【０００５】次に、図３は、従来例の正スタッフ発生時
のＡＵポインタの同期動作を示す。この図３において、
ＶＣがＳＴＭ−Ｎフレームに比べて遅すぎる場合、ＶＣ
の同期を遅らせるためにポインタ値を１増加させなけれ
ばならない。この例においては、フレーム３のＡＵポイ
ンタに正スタッフを示すコードを挿入し、正スタッフバ
イトが挿入されてフレーム４でポインタ値が１増加され
る場合のＡＵポインタの同期動作を示す。

【０００６】次に、図４は、負スタッフ発生時のＡＵポ
インタの同期動作を示す。この図４において、ＶＣがＳ
ＴＭ−Ｎに比べて速すぎる場合、ＶＣの同期を進めるた
めにポインタ値を１減少させなければならない。この例
においては、フレーム３のＡＵポインタに負スタッフを
示すコードを挿入し、負スタッフバイトにはデータが挿
入されてフレーム４でポインタ値が１減少される場合の
ＡＵポインタも同期動作を示す。

【０００７】次に、図５、図６はＳＤＨを適用した網終
端装置の従来例の機能ブロック図である。このような装
置に必須の機能として、ＳＴＭ−Ｎフレーム中のＳＯＨ
やＶＣ中のＰＯＨのデータの収集がある。

【０００８】そこで、図５は、６２２ＭｂｐｓのＳＴＭ
−４ｃにおける送信部５１ｔと受信部５１ｒとの構成を
表している。そして、符号ＦＲＳ（ＳＴＭ−１フレーム
同期ＬＳＩ）や、符号ＳＴＤ（ＳＴＭデフレ−マＬＳ
Ｉ）や、符号ＶＣＤ（ＶＣ−４デフレーマＬＳＩ）や、
符号ＳＴＦ（ＳＴＭ−１フレーマＬＳＩ）や、符号ＶＣ
Ｆ（ＶＣ−４フレーマＬＳＩ）などの各ＬＳＩがＳＯＨ
や、ＰＯＨを終端し、収集したオーバヘッドのデータを
ＣＰＵ５１ａ、５１ｂなどに出力している。そして、Ｃ
ＰＵ５１ａ、５１ｂは収集したオーバヘッドのデータを
解析して警報の出力などを行うものであった。

【０００９】尚、この図５において、符号ＢＭＸは、バ
イト多重・分離を行うＬＳＩである。また、符号Ｏ／
Ｅ、符号Ｅ／Ｏは光／電気信号変換、電気／光信号変換
を行う回路である。更にまた、符号Ｓ／Ｐ、符号Ｐ／Ｓ
は直列／並列変換、並列／直列変換を行う回路である。

【００１０】また、図６は１５５ＭｂｐｓのＳＴＭ−１
における送信部５２ｔと受信部５２ｒとの構成を表して
いる。そして、上述の図５と同じように符号ＦＲＳ（Ｓ
ＴＭ−１フレーム同期ＬＳＩ）や、符号ＳＴＤ（ＳＴＭ
デフレ−マＬＳＩ）や、符号ＶＣＤ（ＶＣ−４デフレー
マＬＳＩ）や、符号ＳＴＦ（ＳＴＭ−１フレーマＬＳ
Ｉ）や、符号ＶＣＦ（ＶＣ−４フレーマＬＳＩ）などの
各ＬＳＩがＳＯＨや、ＰＯＨを終端し、収集したオーバ
ヘッドのデータをＣＰＵ５２ａ、５２ｂなどに出力して
いる。そして、ＣＰＵ５２ａ、５２ｂは収集したオーバ
ヘッドのデータを解析して警報の出力などを行うもので
あった。

【００１１】また、上述のＰＯＨは、１行（１バイト）
×９列で、ＶＣ−３又はＶＣ−４に付与され、内部はＪ
１バイト、Ｂ３バイト、Ｃ２バイト、Ｇ１バイト、Ｆ２
バイト、Ｈ４バイト、Ｚ３バイト、Ｚ４バイト、Ｚ５バ
イトなどから構成されている。

【００１２】そして、ＰＯＨの上記Ｊ１バイトについ
て、パストレース（Ｐａｔｈ Ｔｒａｃｅ）は、ＶＣの
最初のバイトであり、この位置はＡＵポインタによって
指示される。このＪ１バイトは固定パターンの信号を繰
り返し送信することに使用し、パス受信側では送信側と
の接続が継続していること、即ちパスの導通確認を行う
ことができる。

【００１３】そして、ＰＯＨのＢ３バイトにおいては、
パスＢＩＰ−８は、パスの誤り監視に用いるバイトで、
１フレーム前のＶＣ−３又はＶＣ−４の全てのビットに
対して演算し、その結果はスクランブル前に次フレーム
のＶＣ−３又はＶＣ−４のＢ３バイトの中に挿入され
る。

【００１４】そして、ＰＯＨのＣ２バイトにおいては、
信号ラベルはＶＣ−３あるいはＶＣ−４の構成を示すバ
イトであり、値「０」は「ＶＣ−３又はＶＣ−４パスが
ペイロードを未収容である」ことを示し、値「１」は
「ＶＣ−３又はＶＣ−４パスがペイロードを収容してい
る」ことを示す。これらの２値以外の値は特定のＶＣ−
３又はＶＣ−４の収容が必要なときに規定できるよう
に、現在は未定義で残されている。

【００１５】そして、ＰＯＨのＧ１バイトは、パス状態
表示バイトで、受信したパスの誤り監視結果をＶＣ−３
又はＶＣ−４パスの送信側へ返送する機能（ＦＥＢＥ：
Ｆａｒ Ｅｎｄ Ｂｌｏｃｋ Ｅｒｒｏｒ）と、パスの
終端状態を送信側へ返送する対局警報表示機能（ＦＥＲ
Ｆ：Ｆａｒ Ｅｎｄ Ｒｅｃｅｉｖｅ Ｆａｉｌｕｒ
ｅ）として用いる。

【００１６】そして、ＰＯＨのＦ２バイトにおいて、ユ
ーザチャネルは、ネットワーク運用者が自由に使用でき
るバイトである。そして、ＰＯＨのＨ２バイトは、位置
表示（Ｐｏｓｉｔｉｏｎ Ｉｎｄｉｃａｔｉｏｎ）は、
ＶＣのペイロードに対する４つの位置表示を規定するも
ので、例えば、低次ＶＣのポインタを４マルチフレーム
で表現するための、マルチフレーム表示に使用される。
そして、ＰＯＨのＺ３〜Ｚ５バイトは、予備として国際
的に用意されたバイトである。

【００１７】

【発明が解決しようとする課題】しかしながら、上述の
図３、図４などに示すように、スタッフが発生した場合
に、ＳＴＭ−Ｎフレームに対するＰＯＨの位相が現在処
理を行っているＶＣの途中から変わってしまい、ＣＰＵ
等を含む制御回路などに出力すべきＰＯＨデータの時間
的位置がずれてしまうという問題があった。

【００１８】特に、受信側においては、スタッフなどの
発生は予想することができないので、ＣＰＵ等を含む制
御回路においてＰＯＨデータの受信回路のＰＯＨデータ
の紛失を考慮する必要が生じ、上記受信回路の構成が非
常に複雑になるという問題があった。

【００１９】従って、上述のようなスタッフが発生した
場合に、ＳＴＭ−Ｎフレームに対するＰＯＨの位相が現
在処理を行っているＶＣの途中から変わってしまうこと
から、ＣＰＵ等を含む制御回路においてＰＯＨデータの
受信回路の構成を簡単なものにする仕組みが要請されて
いる。このような要請は、ＳＤＨインタフェースを収容
する装置の軽薄短小化を進める上で非常に重要な技術的
課題であるからである。

【００２０】この発明は、以上の課題に鑑み為されたも
のであり、その目的とする所は、受信ポインタの状態に
よって、スタッフが発生しても、常に安定的にパスオー
バヘッドのデータを紛失することなくＳＤＨ信号から安
定的に分離出力し得るデータ分離出力回路を提供するこ
とである。

【００２１】

【課題を解決するための手段】この発明のデータ分離出
力回路は、以上の目的を達成するために、以下の特徴的
な構成で実現した。

【００２２】つまり、情報を収容する仮想コンテナにパ
スの状態を表すパスオーバヘッドデータが付与され、し
かもポインタを用いて上記仮想コンテナが多重化されて
いるＳＤＨ信号を与えられると、ポインタを抽出し、こ
のポインタから仮想コンテナの位置を表すオフセット値
を検出するオフセット値検出手段と、上記ＳＤＨ信号か
ら得られるフレームタイミング信号から仮想コンテナの
オフセット値を計数するオフセット値計数手段と、上記
オフセット値検出手段のオフセット値と、上記オフセッ
ト値計数手段のオフセット値とから上記ＳＤＨ信号に多
重化されている仮想コンテナの先頭位置を表すタイミン
グ信号を生成するタイミング信号生成手段と、上記タイ
ミング信号生成手段のタイミング信号に対して所定量の
遅延を与える遅延手段と、上記タイミング信号生成手段
のタイミング信号と、上記遅延手段で遅延されたタイミ
ング信号とから上記ＳＤＨ信号のパスオーバヘッドデー
タを分離出力する分離出力手段とを備えたことを特徴と
する。

【００２３】また、上記分離出力手段は、上記タイミン
グ信号生成手段のタイミング信号から上記ＳＤＨ信号の
中のパスオーバヘッドデータをラッチするラッチ手段
と、上記遅延手段で遅延されたタイミング信号からラッ
チ出力タイミング信号を生成し、上記ラッチ手段でラッ
チされているパスオーバヘッドデータを出力するパスオ
ーバヘッド出力手段とから構成されることが好ましい。

【００２４】

【作用】この発明のデータ分離出力回路において、上述
のＳＤＨ信号とは、例えば、ＳＴＭ−Ｎ（Ｎ＝０、１、
４、１６）などのフレーム化された多重信号である。そ
して、上述の仮想コンテナとは、例えば、ＶＣ−１、Ｖ
Ｃ−２、ＶＣ−３、ＶＣ−４、ＶＣ−５、ＶＣ−１１、
ＶＣ−１２などを意味する。また、ポインタとは、ＡＵ
ポインタや、ＴＵ（Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ）ポ
インタなどである。例えば、ＡＵ−３、ＡＵ−４、ＴＵ
−２、ＴＵ−１１などである。

【００２５】以上のような構成において、オフセット値
検出手段は、例えば、ＡＵポインタなどを抽出し、この
ＡＵポインタに設定されている各種データの内容を読み
取って判断する。即ち、ＳＴＭ−１の場合、ＡＵ−３ポ
インタの９バイトのデータの中のＮＤＦバイトデータ
や、１０ビット×３バイトのポインタ値データや、３バ
イトの負スタッフ又は正スタッフバイトデータなどの内
容を読み取って判断し、ペイロードに収容されている仮
想コンテナ（ＶＣ−３）の位置（位相）を表すオフセッ
ト値を検出する。このときに、スタッフの発生も同時に
検出される。

【００２６】また、オフセット値計数手段は、入力ＳＤ
Ｈ信号に同期したフレームタイミング信号から、例え
ば、ＡＵポインタを基準としたＳＤＨフレームに対する
仮想コンテナのオフセット値を計数する。

【００２７】更に、タイミング信号生成手段は、上記オ
フセット値検出手段で検出されたオフセット値と、上記
オフセット値計数手段で計数されたオフセット値とか
ら、ペイロードに収容されている仮想コンテナの先頭位
置を表すタイミング信号を生成する場合に、例えば、上
述の両方のオフセット値との一致を検出して、先頭位置
を表す一致検出タイミング信号を生成することで実現す
ることができる。従って、このタイミング信号生成手段
は、コンパレータなどでオフセット値の一致検出を行う
構成でも実現することができる。

【００２８】更に、上述の遅延手段で、上記タイミング
信号生成手段で生成された仮想コンテナの先頭位置を表
すタイミング信号に対して遅延を与えるのは、特に受信
ポインタに正スタッフが発生した場合に、スタッフ後の
パスオーバヘッドのデータが出現するタイミングが変わ
り、パスオーバヘッドのデータを紛失することなく出力
することができなくなることを回避させるための余裕時
間として、ある所定量の遅延を与えて、上述の分離出力
手段に与えている。

【００２９】そして、この分離出力手段は、上記タイミ
ング信号生成手段で生成された仮想コンテナの先頭位置
を表すタイミング信号から例えば、上記ＳＤＨ信号のパ
スオーバヘッドを捕らえ、そして、上記遅延手段で遅延
されたタイミング信号を用いて捕らえられているパスオ
ーバヘッドデータを出力する。このようなパスオーバヘ
ッドデータの分離出力の仕方によって、正スタッフ又は
負スタッフが発生した場合にも、次の仮想コンテナ（Ｖ
Ｃ）までの間は出力パスオーバヘッドのデータのＳＴＭ
−Ｎフレームに対する位相を安定的に補償し、パスオー
バヘッドデータを紛失することを回避させることができ
る。

【００３０】尚、上述の分離出力手段を、例えば、上述
のラッチ手段とパスオーバヘッド出力手段とから構成す
ることで、簡易な回路構成で実現することができる。

【００３１】

【実施例】次にこの発明の好適な実施例を図面を用いて
説明する。そこで、この一実施例では、ＰＯＨデータを
ラッチするためのタイミング信号を生成する第１のタイ
ミング信号生成回路と、このタイミング信号生成回路に
従属して動作するＰＯＨデータを出力するためのタイミ
ング信号を生成する第２のタイミング信号生成回路とを
設けることによって、スタッフが発生した場合にも次の
ＶＣまでの間はＣＰＵ等を含む制御回路に出力するＰＯ
ＨデータのＳＴＭ−Ｎフレームに対する位相を補償する
ように構成するものである。

【００３２】更に、少し具体的に実施例のデータ分離出
力回路の概要を説明すると、ＳＴＭ−Ｎフレーム信号か
らＰＯＨデータを分離するデータ分離回路において、Ｓ
ＴＭ−Ｎフレーム信号からＰＯＨデータをラッチするタ
イミング信号を生成する第１のタイミング信号生成回路
と、この第１のタイミング信号生成回路の出力するタイ
ミング信号に対応してＰＯＨデータをラッチする第１の
ラッチと、上記第１のタイミング信号生成回路に従属し
て動作し、上記第１のラッチにラッチされたＰＯＨデー
タを制御回路に出力するためのタイミング信号を生成す
る第２のタイミング信号生成回路と、この第２のタイミ
ング信号生成回路の出力するタイミング信号に対応して
上記第１のラッチにラッチされたＰＯＨデータを制御回
路に出力する第２のラッチと、上記第１のタイミング生
成回路と上記第２のタイミング生成回路の動作タイミン
グを制御する遅延回路などを設けて実現しようとするも
のである。

【００３３】そこで、以下に具体的に図面を用いて実施
例のデータ分離出力回路の実現のための詳細な構成を説
明する。

【００３４】『第１実施例のデータ分離出力回路』：図
１は第１実施例のデータ分離出力回路の機能ブロック図
である。この図１において、データ分離出力回路は、ポ
インタ処理回路１１と、入力側のカウンタ１２と、コン
パレータ１３と、遅延回路１６と、タイミング信号生成
回路２１、２２と、ラッチ１９、２０とから構成されて
いる。

【００３５】この図１において、ポインタ処理回路１１
は、入力ＳＤＨ信号を与えられると、ＡＵポインタを検
出し、そして、この検出されたＡＵポインタからＳＤＨ
フレームに対するＶＣの位相を示すオフセット値を抽出
し、このオフセット値をコンパレータ１３に与える。

【００３６】また、図１の入力側のカウンタ１２は、入
力ＳＤＨ信号に対するフレームタイミング信号が与えら
れると、入力ＳＤＨフレームに対するＶＣのオフセット
値を計数し、この計数オフセット値をコンパレータ１３
に与える。

【００３７】更に、図１のコンパレータ１３は、ポイン
タ処理回路１１から与えられる受信ポインタからのオフ
セット値と、カウンタ１２から与えられるＳＤＨフレー
ムに対する計数オフセット値との比較を行い、オフセッ
ト値が一致する場合には一致検出信号を出力する。この
一致検出信号は、入力ＳＤＨ信号に多重されているＶＣ
の先頭タイミングを表すものである。そして、この一致
検出信号は、タイミング信号生成回路２１のカウンタ１
４と、遅延回路１６とに与えられる。

【００３８】（タイミング生成回路２１）： 更にま
た、図１のタイミング信号生成回路２１は、カウンタ１
４とデコーダ１５とから構成されており、このような構
成から上記一致検出信号より出現する各ＰＯＨデータを
ラッチするためのタイミング信号を生成し、ラッチ１９
に与える。そこで、カウンタ１４は、一致検出信号が与
えられると、このカウント１４をリセットさせ、このリ
セット後、入力されるＶＣのバイト数を計数し、このバ
イト数をデコーダ１５へ与える。そして、図１のデコー
ダ１５は９種類の各ＰＯＨデータが入力されるバイト数
をデコードし、ラッチ１９をラッチするためのタイミン
グ信号を生成し出力する。

【００３９】そして、ラッチ１９は、入力ＳＤＨ信号が
与えられると、タイミング生成回路２１のデコーダ１５
からのタイミング信号によって、入力ＳＤＨ信号の中の
ＰＯＨデータをラッチし、このラッチされたＰＯＨデー
タを次のラッチ２０へ与える。

【００４０】一方、遅延回路１６は、上述のコンパレー
タ１３から与えられる一致検出信号に対してある所定量
の遅延を与え、この所定量遅延された一致検出信号をタ
イミング信号生成回路２２のカウンタ１７に与える。即
ち、この遅延回路１６は、特に、受信ポインタに正スタ
ッフが発生した場合に、スタッフ後のＰＯＨデータが出
現するタイミングが変わり、ラッチ２０の出力でラッチ
出力することができなくなってしまうことを回避させる
ために備えられている。従って、入力されるＳＤＨ信号
が、例えば、ＳＴＭ−Ｎ（Ｎ＝１、４、１６）の場合、
３×Ｎバイト以上の遅延をさせる必要がある。そこで、
この実施例では、遅延回路１６を、３×Ｎバイト以上の
遅延をさせ得るシフトレジスタで実現することができ
る。

【００４１】（タイミング信号生成回路２２）： そ
して、図１のタイミング信号生成回路２２は、カウンタ
１７と、デコーダ１８とから構成されており、このよう
な構成から上述の所定量遅延された一致検出信号から９
種類の各ＰＯＨデータを出力するためのタイミング信号
を生成し、ラッチ２０に与える。そこで、カウンタ１７
は、上述の遅延回路１６から所定量遅延された一致検出
信号が与えられると、カウンタ１７をリセットさせ、こ
のリセット後、ＰＯＨデータを出力しているバイト数を
計数し、計数値をデコーダ１８に与える。そして、デコ
ーダ１８は、与えられた計数値から出力を切り替えるバ
イト数をデコードすることで、出力側のラッチ２０をラ
ッチするためのタイミング信号を生成し出力する。

【００４２】更に、図１の出力側のラッチ２０は、上述
のラッチ１９でラッチ出力された９種類の各ＰＯＨデー
タを、タイミング信号生成回路２２からのタイミング信
号によって更にラッチして出力する。

【００４３】（ポインタ処理回路１１）： 図７は一
実施例のポインタ処理回路１１の機能ブロック図であ
る。この図７において、ポインタ処理回路１１は、デコ
ーダ１１ａと、ステートマシン回路１１ｂと、ポインタ
カウンタ１１ｃとから構成されている。そして、デコー
ダ１１ａは、ＳＤＨ信号が与えられると、このＳＤＨ信
号の中のポインタ遷移条件を抽出し、このポインタ遷移
条件を次のステートマシン回路１１ｂに与える。

【００４４】ここで、ポインタ検出アルゴリズムとし
て、ＣＣＩＴＴ勧告Ｇ．７８３においては、有限個の定
型状態によってモデル化されている。即ち、ポインタの
解釈アルゴリズムでは、３つの状態が定義される。つま
り、例えば、図８に示すように、ノーマル状態（Ｊ１）
と、警報表示信号（ＡＩＳ：Ａｌａｒｍ Ｉｎｄｉｃａ
ｔｉｎ Ｓｉｇｎａｌ）状態（Ｊ２）と、ＬＯＰ（：Ｌ
ｏｓｓ Ｏｆ Ｐｏｉｎｔｅｒ）状態（Ｊ３）とが定義
されている。

【００４５】そして、これらの３つの状態間の遷移（Ｓ
１〜Ｓ３）は、連続的な事象（表示）である。例えば、
３つの連続したＡＩＳ状態によってノーマル状態からＡ
ＩＳ状態へ遷移する場合がある。また、ノーマル状態か
らノーマル状態への遷移は状態の変化はないが、オフセ
ット値の変更などを行う場合など、図８の遷移（Ｓ１〜
Ｓ３）以外のいろいろな遷移が起こり得る。

【００４６】このような、状態の遷移に関わる条件をス
テートマシン回路１１ｂで予め規定していて、ポインタ
の状態によって、適切な遷移条件を抽出し、ポインタカ
ウンタ１１ｃに与える。そして、図７のポインタカウン
タ１１ｃは、遷移条件によって、ポインタカウンタの動
作をアップさせたり、ダウンさせたり、ロードさせた
り、ホールドさせたりする。

【００４７】そして、図７のポインタカウンタ１１ｃ
は、このような動作によって、ＳＤＨ信号のフレームの
中のどの位置がＶＣの先頭であるかを示すカウンタ値
（オフセット値）が出力される。このカウンタ値は、上
述の受信ポインタからのオフセット値として、図１のコ
ンパレータ１３に与えられる。

【００４８】以上のような構成によって、例えば、受信
ポインタに正スタッフが発生した場合であっても、スタ
ッフ後のＰＯＨデータが出現するタイミングが変わり、
ラッチ２０の出力でラッチ出力することができなくなっ
てしまうことを回避させることができる。

【００４９】図９は、一実施例の入力されるＳＤＨフレ
ームとカウンタ１２の出力値とを説明する説明図であ
る。この図９において、上述の図１のカウンタ１２の出
力値は、０〜７８２の範囲の値をとり得る。そして、入
力されるＳＤＨ信号のフレームに対して固定位相の値で
表される。そして、図１０は、一実施例の入力信号例の
説明図である。この図１０において、ＡＵポインタ値が
ある値から２フレーム目に正スタッフが生じた場合の入
力信号の動作を示している。そして、図１１は、上述の
図１０の入力信号に対する図１のコンパレータ１３と遅
延回路１６の出力信号のタイミングの関係を表してい
る。この図１１においては、コンパレータ１３の出力
（一致検出信号のタイミング）に対して遅延回路１６の
出力がおよそ２バイト遅延されていることを表してい
る。

【００５０】そして、図１２は、上述の図１０の入力信
号に対する図１のタイミング信号生成回路２１のカウン
タ１４の出力を表す説明図である。この図１２におい
て、正スタッフ生じた場合、その前後で入力されるＳＤ
Ｈフレームとカウンタ１２の出力値との位相差が変動す
る。例えば、ＰＯＨのＪ１バイトをラッチする場合、デ
コーダ１５はカウンタ１４の出力の０をデコードし、ラ
ッチするタイミング信号を生成し、ラッチ１９に対して
出力する。

【００５１】図１３は、上述の図１０の入力信号に対す
る図１のタイミング生成回路２２のカウンタ１７の出力
を表す説明図である。カウンタ１７はカウンタ１２に対
して、ＡＵポインタのオフセット値＋所定遅延量分の位
相差をもって動作している。例えば、ＰＯＨのＪＩバイ
トをラッチする場合、デコーダ１８はカウンタ１７の出
力の０をデコードし、ラッチ１９に保持されているＰＯ
Ｈデータをラッチするタイミング信号をラッチ２０に対
して出力する。

【００５２】図１４は、上述の図１０の入力信号に対す
る最終ＰＯＨデータの出力を表す説明図である。この図
１４において、この実施例で述べているように正スタッ
フが生じた場合においてもＰＯＨデータが紛失されるこ
となく、且つ同一フレームのＰＯＨデータの位相の変動
を吸収するようにしてＰＯＨデータを出力することがで
きる。

【００５３】（第１実施例の効果）： 以上の第１実
施例のデータ分離出力回路によれば、ＰＯＨデータに対
するラッチタイミングを決めるタイミング信号生成回路
２１と、ポインタの受信によってスタッフ発生時のＰＯ
Ｈデータの紛失を防ぐためにの余裕時間を与えるための
遅延回路１６と、この遅延回路１６から上記タイミング
信号生成回路２１によってラッチ１９でラッチされてい
たＰＯＨデータを出力するためのタイミングを決めるタ
イミング信号生成回路２２などで構成したことで、受信
ポインタの状態によらずに、簡易な回路で９種類の各Ｐ
ＯＨデータを紛失することなく出力することができる。

【００５４】上記のようなデータ分離回路は、網終端装
置や、同期端局装置や、伝送装置や、クロスコネクト装
置などに適用して効果的である。また、回路構成も比較
的に簡単であるので、ＬＳＩ化にも適している。

【００５５】『第２実施例のデータ分離出力回路』：図
１５は、第２実施例のデータ分離出力回路の機能ブロッ
ク図である。この図１５において、上述の第１実施例の
構成と特徴的な違いは、タイミング信号生成回路２２Ａ
と、出力側のパラレル／シリアル変換回路２３の部分で
ある。このような構成を採るのは、制御回路との入出力
信号の増加をさけるなどのためにＰＯＨデータ（８ビッ
トパラレルデータ）をシリアル信号で出力することを行
うためである。

【００５６】このため、図１の第１実施例でのラッチ２
０をパラレル／シリアル変換回路２３へ置き換えてい
る。更に、図１のタイミング信号生成回路２２をタイミ
ング信号生成回路２２Ａに置き換えている。つまり、カ
ウンタ１７と、デコーダ１８Ａから構成している。そし
て、カウンタ１７は、上述の遅延回路１６から所定量遅
延された一致検出信号が与えられると、カウンタ１７を
リセットさせ、このリセット後、ＰＯＨデータを出力し
ているバイト数を計数し、計数値をデコーダ１８Ａに与
える。

【００５７】そして、このデコーダ１８Ａは、与えられ
た計数値から出力を切り替えるバイト数をデコードする
ことで、出力側のＰ／Ｓ変換回路２３でラッチ出力する
ためのタイミング信号を生成し出力する。更に、この第
２実施例では、ＰＯＨデータをＰ／Ｓ変換回路２３から
シリアルデータで出力させるため、このデコーダ１８Ａ
は、上述のＰＯＨデータのシルアルデータ出力に同期し
た同期信号やクロック信号なども受信側の制御回路など
のために出力するように構成している。

【００５８】そして、図１５において、上述のタイミン
グ信号生成回路２２ＡとＰ／Ｓ変換回路２３以外の構成
については、上述の第１実施例の図１の構成と同様であ
るので、説明を省略する。

【００５９】（第２実施例の効果）： この第２実施
例のデータ分離出力回路によれば、ＰＯＨデータに対す
るラッチタイミングを決めるタイミング信号生成回路２
１と、ポインタの受信によってスタッフ発生時のＰＯＨ
データの紛失を防ぐために余裕時間を与えるための遅延
回路１６と、この遅延回路１６から上記タイミング信号
生成回路２１によってラッチ１９でラッチされていたＰ
ＯＨデータを出力するためのタイミングを決めるタイミ
ング信号生成回路２２Ａなどで構成したことで、受信ポ
インタの状態によらずに、簡易な回路で９種類の各ＰＯ
Ｈデータを紛失することなく出力することができる。

【００６０】しかも、Ｐ／Ｓ変換回路２３からＰＯＨデ
ータをパラレルデータで出力するのでなく、シルアルデ
ータで出力させることができ、受信側の制御回路などに
対してシリアル伝送でき、パラレル伝送に比べ伝送ライ
ンを簡素化することができる。

【００６１】上記のようなデータ分離出力回路は、網終
端装置や、同期端局装置や、伝送装置や、クロスコネク
ト装置などに適用して効果的である。また、回路構成も
比較的に簡単であるので、ＬＳＩ化にも適している。

【００６２】『第３実施例のデータ分離出力回路』：図
１６は、第３実施例のデータ分離出力回路の機能ブロッ
ク図である。この図１６において、上述の第１実施例の
構成と特徴的に異なる部分は、上述の第１実施例の多段
シフトレジスタ構成による遅延回路１６を、図１６の遅
延回路１６Ａの構成に置き換えたことである。この遅延
回路１６Ａは、加算器２４と、コンパレータ２５とから
構成されている。

【００６３】即ち、図１６の遅延回路１６Ａの加算器２
４は、必要な遅延量をポインタ値に加算するものであ
る。そして、この加算結果をコンパレータ２５に与え
る。そして、このコンパレータ２５は、上記加算結果
と、カウンタ１２からの入力ＳＤＨフレームに対するＶ
Ｃのオフセット値とを比較し、一致する場合は一致検出
信号を出力する。この一致検出信号は次のタイミング信
号生成回路２２のカウンタ１７に与え、カウンタのリセ
ット用として与えられる。

【００６４】このように遅延回路１６Ａを構成すること
で、遅延量を多段シストレジスタで構成するよりも、大
きい遅延量を比較的に簡単な構成で実現することができ
る。そして、この図１６において、上述の遅延回路１６
Ａ以外の構成については、上述の第１実施例の図１の構
成と同様であるので、説明を省略する。

【００６５】（第３実施例の効果）： この第３実施
例のデータ分離出力回路によれば、ＰＯＨデータに対す
るラッチタイミングを決めるタイミング信号生成回路２
１と、ポインタの受信によってスタッフ発生時のＰＯＨ
データの紛失を防ぐために余裕時間を与えるための遅延
回路１６Ａと、この遅延回路１６Ａから上記タイミング
信号生成回路２１によってラッチ１９でラッチされてい
たＰＯＨデータを出力するためのタイミングを決めるタ
イミング信号生成回路２２などで構成したことで、受信
ポインタの状態によらずに、簡易な回路で９種類の各Ｐ
ＯＨデータを紛失することなく出力することができる。

【００６６】しかも、一致検出信号に対する、比較的に
大きい遅延を起こさせる必要がある場合に、比較的に簡
単な構成で必要な遅延を与えることができる。

【００６７】上述のようなデータ分離出力回路は、網終
端装置や、同期端局装置や、伝送装置や、クロスコネク
ト装置などに適用して効果的である。また、回路構成も
比較的に簡単であるので、ＬＳＩ化にも適している。

【００６８】（他の実施例）： （１）尚、この発明
の要旨を変更しない範囲で上述の実施例以外の態様が考
えられる。例えば、図７のポインタ処理回路１１は、論
理回路などによるハードウエア構成であっても良いし、
プログラム処理のソフトウエア構成で実現することであ
っても良い。

【００６９】（２）また、上述の図８のポインタの状態
遷移についても、状態遷移Ｓ１〜Ｓ３以外の遷移も実際
にはあり得る。例えば、３つの連続したＡＩＳ状態によ
ってノーマル状態からＡＩＳ状態へ変化するなどがあ
る。

【００７０】（３）更に、上述の遅延回路１６、１６Ａ
は、必要に応じて遅延量を変更し得る可変遅延回路の構
成であっても良い。

【００７１】（４）更にまた、上述のデータ分離出力回
路は、上述の装置への適用だけでなく、ＳＤＨ信号を取
り込み、そして、出力する種々の装置に適用し得る。

【００７２】

【発明の効果】以上述べた様にこの発明のデータ分離出
力回路は、オフセット値検出手段と、オフセット値計数
手段と、タイミング信号生成手段と、遅延手段と、分離
出力手段とから構成されるので、受信ポインタの状態に
よって、スタッフが発生しても、常に安定的にパスオー
バヘッドのデータを紛失することなくＳＤＨ信号から安
定的に分離出力し得る。

【図面の簡単な説明】

【図１】この発明の第１実施例のデータ分離出力回路の
機能ブロック図である。

【図２】従来例のＳＴＭ−Ｎフレーム構成の説明図であ
る。

【図３】従来例の正スタッフ実行例の説明図である。

【図４】従来例の負スタッフ実行例の説明図である。

【図５】従来例の網終端装置の機能ブロック図（その
１）である。

【図６】従来例の網終端装置の機能ブロック図（その
２）である。

【図７】一実施例のポインタ処理回路の機能ブロック図
である。

【図８】一実施例のポインタの状態遷移図である。

【図９】一実施例のＳＤＨフレームとカウンタ１２との
関係を表す説明図である。

【図１０】一実施例の入力信号例の説明図である。

【図１１】一実施例のコンパレータ及び遅延回路の出力
の説明図である。

【図１２】一実施例のカウンタ１４の出力を表す説明図
である。

【図１３】一実施例のカウンタ１７の出力を表す説明図
である。

【図１４】一実施例の出力信号例の説明図である。

【図１５】第２実施例のデータ分離出力回路の機能ブロ
ック図である。

【図１６】第３実施例のデータ分離出力回路の機能ブロ
ック図である。

【符号の説明】

１１…ポインタ処理回路、１２、１４、１７…カウン
タ、１３…コンパレータ、１５、１８…デコーダ、１
９、２０…ラッチ、２１、２２…タイミング信号生成回
路。

フロントページの続き (72)発明者 貝瀬 英巳 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平４−273731（ＪＰ，Ａ) 特表 平４−502389（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 情報を収容する仮想コンテナにパスの状
   態を表すパスオーバヘッドデータが付与され、しかもポ
   インタを用いて上記仮想コンテナが多重化されているＳ
   ＤＨ信号を与えられると、ポインタを抽出し、このポイ
   ンタから仮想コンテナの位置を表すオフセット値を検出
   するオフセット値検出手段と、 上記ＳＤＨ信号から得られるフレームタイミング信号か
   ら仮想コンテナのオフセット値を計数するオフセット値
   計数手段と、 上記オフセット値検出手段のオフセット値と、上記オフ
   セット値計数手段のオフセット値とから上記ＳＤＨ信号
   に多重化されている仮想コンテナの先頭位置を表すタイ
   ミング信号を生成するタイミング信号生成手段と、 上記タイミング信号生成手段のタイミング信号に対して
   所定量の遅延を与える遅延手段と、 上記タイミング信号生成手段のタイミング信号と、上記
   遅延手段で遅延されたタイミング信号とから上記ＳＤＨ
   信号のパスオーバヘッドデータを分離出力する分離出力
   手段とを備えたことを特徴としたデータ分離出力回路。
2. 【請求項２】 上記分離出力手段は、 上記タイミング信号生成手段のタイミング信号から上記
   ＳＤＨ信号の中のパスオーバヘッドデータをラッチする
   ラッチ手段と、 上記遅延手段で遅延されたタイミング信号からラッチ出
   力タイミング信号を生成し、上記ラッチ手段でラッチさ
   れているパスオーバヘッドデータを出力するパスオーバ
   ヘッド出力手段とから構成されることを特徴とした請求
   項１に記載のデータ分離出力回路。