JP3231774B2 - Ｓｔｓ−１信号のｓｔｓ−３型信号へのリタイミング及びリアライメント方法及び装置 - Google Patents
Ｓｔｓ−１信号のｓｔｓ−３型信号へのリタイミング及びリアライメント方法及び装置Info
- Publication number
- JP3231774B2 JP3231774B2 JP51605393A JP51605393A JP3231774B2 JP 3231774 B2 JP3231774 B2 JP 3231774B2 JP 51605393 A JP51605393 A JP 51605393A JP 51605393 A JP51605393 A JP 51605393A JP 3231774 B2 JP3231774 B2 JP 3231774B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sts
- byte
- fifo
- bytes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
- G06F2205/123—Contention resolution, i.e. resolving conflicts between simultaneous read and write operations
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 本願は、1990年７月27日に出願された出願番号第07/5
59636号の一部継続出願であり、当該出願は、その全体
をこの明細書に組み入れるものとする。
59636号の一部継続出願であり、当該出願は、その全体
をこの明細書に組み入れるものとする。
発明の背景 本発明は、光遠距離通信ネットワークに関する。更に
詳しくは、本発明は、より高速のSONET信号の、それよ
りも低速の成分に分解され交差接続された及び（又は）
スイッチングされるネットワークを通過する異なる経路
を介して送られた後で再結合される際の、リタイミング
及びリアラインメントに関する。
詳しくは、本発明は、より高速のSONET信号の、それよ
りも低速の成分に分解され交差接続された及び（又は）
スイッチングされるネットワークを通過する異なる経路
を介して送られた後で再結合される際の、リタイミング
及びリアラインメントに関する。
アメリカ合衆国及び全世界にサービスを提供している
遠距離通信ネットワークは、現在、あらゆる帯域幅増加
の要求によって、アナログ送信からデジタル送信へと発
展している。光ファイバ（fiber optic）がそのような
発展に適した道具であることがわかっており、大きなト
ランク（trunk）から回線使用者の配線プラントまでの
銅ケーブルや、ほとんどすべての応用例におけるケーブ
ルを代替している。光ファイバ・ケーブルは、より小さ
な減衰で、銅よりもはるかに多くの情報を運ぶことがで
きる。
遠距離通信ネットワークは、現在、あらゆる帯域幅増加
の要求によって、アナログ送信からデジタル送信へと発
展している。光ファイバ（fiber optic）がそのような
発展に適した道具であることがわかっており、大きなト
ランク（trunk）から回線使用者の配線プラントまでの
銅ケーブルや、ほとんどすべての応用例におけるケーブ
ルを代替している。光ファイバ・ケーブルは、より小さ
な減衰で、銅よりもはるかに多くの情報を運ぶことがで
きる。
光ファイバ・ケーブルは遠距離通信の未来を代表する
が、現時点では、遠距離通信ネットワークの全体は、異
なる成熟度の装置によって供給され種々の共存する通信
スタンダードに従って運営される種々のケーブルの型か
ら成っている。より古いスタンダードやケーブルや装置
は、実際には消えつつあるが、当分の間は、スタンダー
ド、装置、通信線は、古いものも新しいものも可能な限
り互換性を有することが必要である。現に、STS−１信
号などのSONET信号を扱うことが可能な交差接続（スイ
ッチ）装置のような比較的新しい光ネットワーク装置が
設置されている場合でも、（詳細は図6a〜図6dに見られ
る、STS−３、STS−3Cなどの）更に高レベルの信号が、
発生される。典型的には、このような高レベルの信号の
ための交差接続装置は、入手不可能であるか、通常は設
置されていない。よって、より高レベルの信号が使用さ
れるためには、このようなより高レベルの信号をそれよ
りも低いレベルの装置に適応させる機構、すなわち、逆
向きの（backward）互換性が要求される。
が、現時点では、遠距離通信ネットワークの全体は、異
なる成熟度の装置によって供給され種々の共存する通信
スタンダードに従って運営される種々のケーブルの型か
ら成っている。より古いスタンダードやケーブルや装置
は、実際には消えつつあるが、当分の間は、スタンダー
ド、装置、通信線は、古いものも新しいものも可能な限
り互換性を有することが必要である。現に、STS−１信
号などのSONET信号を扱うことが可能な交差接続（スイ
ッチ）装置のような比較的新しい光ネットワーク装置が
設置されている場合でも、（詳細は図6a〜図6dに見られ
る、STS−３、STS−3Cなどの）更に高レベルの信号が、
発生される。典型的には、このような高レベルの信号の
ための交差接続装置は、入手不可能であるか、通常は設
置されていない。よって、より高レベルの信号が使用さ
れるためには、このようなより高レベルの信号をそれよ
りも低いレベルの装置に適応させる機構、すなわち、逆
向きの（backward）互換性が要求される。
発明の概要 従って、本発明の目的は、より高レベルの遠距離通信
信号が、それよりも低レベルの交差接続装置による交差
接続及び（又は）スイッチングされるネットワークうえ
の送信のために複数の構成要素に分解された後で、その
高レベル遠距離通信信号を再結合させる機構を提供す
る。
信号が、それよりも低レベルの交差接続装置による交差
接続及び（又は）スイッチングされるネットワークうえ
の送信のために複数の構成要素に分解された後で、その
高レベル遠距離通信信号を再結合させる機構を提供す
る。
本発明の更なる目的は、STS−３又はSTS−3C信号のST
S−１成分をリタイミング又はリアラインメントする方
法及び装置を提供することである。
S−１成分をリタイミング又はリアラインメントする方
法及び装置を提供することである。
本発明の更なる目的は、出力されるSTS−３信号が入
力されるSTS−３信号とは異なるデータ速度を有してい
る場合に、STS−１成分をスタッフ（stuff）及びデスタ
ッフ（destuff）することによって、STS−３信号のSTS
−１成分をリタイミングする方法及び装置を提供するこ
とである。
力されるSTS−３信号とは異なるデータ速度を有してい
る場合に、STS−１成分をスタッフ（stuff）及びデスタ
ッフ（destuff）することによって、STS−３信号のSTS
−１成分をリタイミングする方法及び装置を提供するこ
とである。
本発明のまた更なる目的は、アルゴリズムを提供し
て、そのアルゴリズムに従ってSTS−３信号のSTS−１成
分のスタッフ及びデスタッフを制御し、信号ジッタを減
少させることである。
て、そのアルゴリズムに従ってSTS−３信号のSTS−１成
分のスタッフ及びデスタッフを制御し、信号ジッタを減
少させることである。
また、本発明の別の目的は、アルゴリズムを提供し
て、STS−3C信号のスタッフ及びデスタッフを制御する
ことである。
て、STS−3C信号のスタッフ及びデスタッフを制御する
ことである。
本発明の付加的な目的は、STS−１成分それぞれが交
差接続装置を通過する際の遅延が異なる場合に、STS−3
C信号のSTS−１成分のリアラインメントのための方法及
び装置を提供することである。
差接続装置を通過する際の遅延が異なる場合に、STS−3
C信号のSTS−１成分のリアラインメントのための方法及
び装置を提供することである。
本発明の目的を達成するために、STS−３型信号をリ
タイミングする装置が提供され、この装置は、一般的
に、STS−３型信号の同期ペイロード・エンベロープ（S
PE）を３つのSTS−１ペイロードにデマルチプレクスし
てトランスポート・オーバーヘッド（TOH）バイトと同
期した少なくとも１つのバイトをトラッキングするデマ
ルチプレクサ手段と、STS−１ペイロードを受け取る３
つのFIFOと、各FIFOに伴っておりFIFOにおけるバイト数
を測定するFIFO深度測定回路と、FIFO深度測定回路に伴
っておりFIFOが一杯に近い又は空に近い場合には従前の
ポインタ移動からの４つのフレームと同じくらい速く又
はFIFOが単に空に又は一杯になり始めている場合にはそ
れよりはゆっくりとスタッフ又はデスタッフ信号を発生
する論理回路と、入ってくるSTS−３型信号の速度に類
似の速度でFIFOからデータを読み出し新たなSTS−３型
信号を発生するマルチプレクサ手段と、を備えている。
好ましくは、STS−３信号のSPEをデマルチプレクスし、
SPEデータをFIFOに書き込む場合には、SPE制御信号及び
入力クロックと共に、リサイクリングＮカウンタが用い
られる。また、好ましくは、スタッフするかデスタッフ
するかを決定する際に、FIFO深度測定回路が、（J1バイ
トに続くバイトなどの）TOHに同期したバイトのFIFOへ
の書き込みとFIFOからの当該バイトの読み出しとの間に
生じるバイト数を計数する。バイト数が第１の（ソフ
ト）フル・スレショルドを超える、又は、第１の（ソフ
ト）エンプティ・スレショルドよりも小さい場合には、
スタッフ又はデスタッフが好ましくは（32−ｘ）フレー
ム後に発生される。ここで、ｘは、31と直前のポインタ
移動以後のフレーム数との小さい方である。他方、バイ
ト数が第２の（ハード）フル・スレショルドを超える、
又は、第２の（ハード）エンプティ・スレショルドより
も小さい場合には、スタッフ又はデスタッフが好ましく
は（５−ｙ）フレーム後に発生される。ここで、ｙは、
４と直前のポインタ移動以後のフレーム数との小さい方
である。フレーム計数器（カウンタ）は、好ましくは、
直前のポインタ移動以後のフレーム数をトラッキングす
る装置の一部として提供される。
タイミングする装置が提供され、この装置は、一般的
に、STS−３型信号の同期ペイロード・エンベロープ（S
PE）を３つのSTS−１ペイロードにデマルチプレクスし
てトランスポート・オーバーヘッド（TOH）バイトと同
期した少なくとも１つのバイトをトラッキングするデマ
ルチプレクサ手段と、STS−１ペイロードを受け取る３
つのFIFOと、各FIFOに伴っておりFIFOにおけるバイト数
を測定するFIFO深度測定回路と、FIFO深度測定回路に伴
っておりFIFOが一杯に近い又は空に近い場合には従前の
ポインタ移動からの４つのフレームと同じくらい速く又
はFIFOが単に空に又は一杯になり始めている場合にはそ
れよりはゆっくりとスタッフ又はデスタッフ信号を発生
する論理回路と、入ってくるSTS−３型信号の速度に類
似の速度でFIFOからデータを読み出し新たなSTS−３型
信号を発生するマルチプレクサ手段と、を備えている。
好ましくは、STS−３信号のSPEをデマルチプレクスし、
SPEデータをFIFOに書き込む場合には、SPE制御信号及び
入力クロックと共に、リサイクリングＮカウンタが用い
られる。また、好ましくは、スタッフするかデスタッフ
するかを決定する際に、FIFO深度測定回路が、（J1バイ
トに続くバイトなどの）TOHに同期したバイトのFIFOへ
の書き込みとFIFOからの当該バイトの読み出しとの間に
生じるバイト数を計数する。バイト数が第１の（ソフ
ト）フル・スレショルドを超える、又は、第１の（ソフ
ト）エンプティ・スレショルドよりも小さい場合には、
スタッフ又はデスタッフが好ましくは（32−ｘ）フレー
ム後に発生される。ここで、ｘは、31と直前のポインタ
移動以後のフレーム数との小さい方である。他方、バイ
ト数が第２の（ハード）フル・スレショルドを超える、
又は、第２の（ハード）エンプティ・スレショルドより
も小さい場合には、スタッフ又はデスタッフが好ましく
は（５−ｙ）フレーム後に発生される。ここで、ｙは、
４と直前のポインタ移動以後のフレーム数との小さい方
である。フレーム計数器（カウンタ）は、好ましくは、
直前のポインタ移動以後のフレーム数をトラッキングす
る装置の一部として提供される。
本発明の別の特徴によれば、入力信号及び出力信号が
STS−3C信号の場合には、スタッフするかデスタッフす
るかの決定は、好ましくは、すべての３つの深度測定回
路を参照してなされるが、これは、STS−3C信号のため
のリタイミング装置においてはすべてのSTS−１ペイロ
ードが共にスタッフ又はデスタッフされなければならな
いからである。スレショルドの方向と共にソフト又はハ
ードのスレショルドが満たされたのかと、スレショルド
を満たす深度測定回路の数とを見るアルゴリズムが提供
されて、スタッフとデスタッフとのどちらが生じるべき
かを判断する。
STS−3C信号の場合には、スタッフするかデスタッフす
るかの決定は、好ましくは、すべての３つの深度測定回
路を参照してなされるが、これは、STS−3C信号のため
のリタイミング装置においてはすべてのSTS−１ペイロ
ードが共にスタッフ又はデスタッフされなければならな
いからである。スレショルドの方向と共にソフト又はハ
ードのスレショルドが満たされたのかと、スレショルド
を満たす深度測定回路の数とを見るアルゴリズムが提供
されて、スタッフとデスタッフとのどちらが生じるべき
かを判断する。
更に、STS−3C信号に関して、STS−3C信号のSTS−１
成分をリアラインする装置及び方法が提供される。この
リアラインメント装置は、一般に、POH同期バイト制御
信号（例えば、J1バイト）を発生する手段と、FIFO手段
の中にあってJ1バイト制御信号を介してJ1バイトをトラ
ッキングする手段と、出力STS−３クロックのフェーズ
３と入力として３つのJ1バイト制御信号とを有する論理
手段と、を備えている。この論理手段は、FIFOすべてが
クロックのフェーズ３においてハイのJ1信号を有してい
なければ、任意の特定のFIFOからのJ1バイトの読み出し
を禁止する。
成分をリアラインする装置及び方法が提供される。この
リアラインメント装置は、一般に、POH同期バイト制御
信号（例えば、J1バイト）を発生する手段と、FIFO手段
の中にあってJ1バイト制御信号を介してJ1バイトをトラ
ッキングする手段と、出力STS−３クロックのフェーズ
３と入力として３つのJ1バイト制御信号とを有する論理
手段と、を備えている。この論理手段は、FIFOすべてが
クロックのフェーズ３においてハイのJ1信号を有してい
なければ、任意の特定のFIFOからのJ1バイトの読み出し
を禁止する。
本発明の更なる目的及び効果は、添付した図面と共に
詳細な説明を参照することにより、当業者には明らかに
なろう。
詳細な説明を参照することにより、当業者には明らかに
なろう。
図面の簡単な説明 図１は、本発明の装置のリタイミング及びリアライン
メントが見られる好適なSTS−３型端末装置のブロック
図である。
メントが見られる好適なSTS−３型端末装置のブロック
図である。
図２は、STS−３及びSTS−3C信号のための、本発明の
好適なリタイミング装置の高レベルブロック図である。
好適なリタイミング装置の高レベルブロック図である。
図３は、STS−３信号に対する図２のリタイミング装
置の決定機構の流れ図である。
置の決定機構の流れ図である。
図4a及び図4bは、共に、STS−3C信号に対する図２の
リタイミング装置の決定機構のチャートである。
リタイミング装置の決定機構のチャートである。
図5aは、STS−3C信号をリアラインする装置の論理回
路図であり、図5b及び図5cは、アラインされたSTS−3C
信号と、図5aの装置によってリアラインされた誤って
（ミス）アラインされたSTS−3Cとのためのタイミング
図である。
路図であり、図5b及び図5cは、アラインされたSTS−3C
信号と、図5aの装置によってリアラインされた誤って
（ミス）アラインされたSTS−3Cとのためのタイミング
図である。
図6a、図6b、図6cは、STS−Ｎフレームと、STS−3Cト
ランスポート・オーバーヘッドと、STS−NCのSPEと、ST
S−３のSPEとのフォーマットの従来技術の図である。
ランスポート・オーバーヘッドと、STS−NCのSPEと、ST
S−３のSPEとのフォーマットの従来技術の図である。
好適実施例の詳細な説明 本発明の好適なSTS−３型端末（terminator）装置10
が図１に示されている。端末装置10は、送信回路と受信
回路とを含み、所望であれば、交差接続装置と共に受信
及び送信回路の両方を用いることができる。ここに示し
た端末装置10は、STS−１型信号を交差接続することが
できる交差接続装置と共に特に用いられるが、端末又は
アッド／ドロップ（add/drop）回路と共にも用いられ得
る。本発明の端末装置10の受信及び送信回路は同じ物理
的装置上に配置される必要はないことは、当業者には明
らかであろう。
が図１に示されている。端末装置10は、送信回路と受信
回路とを含み、所望であれば、交差接続装置と共に受信
及び送信回路の両方を用いることができる。ここに示し
た端末装置10は、STS−１型信号を交差接続することが
できる交差接続装置と共に特に用いられるが、端末又は
アッド／ドロップ（add/drop）回路と共にも用いられ得
る。本発明の端末装置10の受信及び送信回路は同じ物理
的装置上に配置される必要はないことは、当業者には明
らかであろう。
図１に示されるように、端末装置10がクロック信号と
データ信号とフレーム信号とを受け取る受信側では、当
該技術分野で公知のポインタ・トラッキング回路12を用
いて、受信されたSTS−３信号におけるSTS−１ペイロー
ドのそれぞれに対するポインタH1H2を見いだす。入力デ
ータ信号がSTS−3C信号である場合には、ただ１つのH1H
2ポインタが見いだされるが、これは、他方のH1バイト
には連鎖表示（concatenation indication）である（1
0010011）が与えられ、また他方のH2には連鎖表示であ
る（11111111）が与えられるが、これは、従来技術の図
6bに示されている。
データ信号とフレーム信号とを受け取る受信側では、当
該技術分野で公知のポインタ・トラッキング回路12を用
いて、受信されたSTS−３信号におけるSTS−１ペイロー
ドのそれぞれに対するポインタH1H2を見いだす。入力デ
ータ信号がSTS−3C信号である場合には、ただ１つのH1H
2ポインタが見いだされるが、これは、他方のH1バイト
には連鎖表示（concatenation indication）である（1
0010011）が与えられ、また他方のH2には連鎖表示であ
る（11111111）が与えられるが、これは、従来技術の図
6bに示されている。
本発明の好適実施例によると、端末装置10では、いっ
たん（１つ又は複数の）H1H2ポインタの位置が決まる
と、送信オーバーヘッド（TOH）と経路オーバーヘッド
（POH）との両方の位置も容易に決まる。TOHはTOHコピ
ー回路14でコピーされ、TOHバイトは、データRAM22に送
られて、そこから、外部のマイクロプロセッサ25によっ
て読み出され得る。同様にして、POHコピー回路16はPOH
バイトをコピーし、モニタ目的のためにデータRAM22に
送る。よって、図１に示すように、アラーム及び実行モ
ニタがRAM22と共に提供される。これらのモニタは、他
の機能以外に、好ましくはB1、B2、B3のパリティ計算
と、ポインタ・ジャスティフィケーション・モニタリン
グと、アラーム計算とを実行する。16ビットのカウンタ
（図示せず）が好ましくは用いられてパリティ・エラー
を記録し、他方で、８ビットのカウンタ（図示せず）
は、新たなデータ・フラグとポインタ・ジャスティフィ
ケーションとの数をモニタする。カウンタ値とアラーム
状態ビットは、マイクロプロセッサ・ポート又はインタ
ーフェース20に供給される。
たん（１つ又は複数の）H1H2ポインタの位置が決まる
と、送信オーバーヘッド（TOH）と経路オーバーヘッド
（POH）との両方の位置も容易に決まる。TOHはTOHコピ
ー回路14でコピーされ、TOHバイトは、データRAM22に送
られて、そこから、外部のマイクロプロセッサ25によっ
て読み出され得る。同様にして、POHコピー回路16はPOH
バイトをコピーし、モニタ目的のためにデータRAM22に
送る。よって、図１に示すように、アラーム及び実行モ
ニタがRAM22と共に提供される。これらのモニタは、他
の機能以外に、好ましくはB1、B2、B3のパリティ計算
と、ポインタ・ジャスティフィケーション・モニタリン
グと、アラーム計算とを実行する。16ビットのカウンタ
（図示せず）が好ましくは用いられてパリティ・エラー
を記録し、他方で、８ビットのカウンタ（図示せず）
は、新たなデータ・フラグとポインタ・ジャスティフィ
ケーションとの数をモニタする。カウンタ値とアラーム
状態ビットは、マイクロプロセッサ・ポート又はインタ
ーフェース20に供給される。
入力STS−３型信号の説明に戻るが、TOH及びPOHがコ
ピーされRAM22に送られた後で、STS−３型信号は、次
に、リタイミング及びポインタ計算ブロック18に送られ
る。また、SPE制御信号もリタイミング及びポインタ計
算ブロック18に送られ、このSPE制御信号は、ブロック1
8がSPEと、C1及びJ1バイトがブロック18によって受け取
られつつある場合にはハイであるC1J1制御信号と、入力
クロック信号とを受け取っているときにはハイである。
次に図２を参照して更に詳細に説明するように、リタイ
ミング及びポインタ再計算ブロックは、入力STS−３速
度の入力信号を捕らえ、その信号を３つのSTS−１型成
分にデマルチプレクスし、各STS−１型信号に対して新
たなポインタ（例えば、H1H2）を計算し、STS−１信号
を適当なものとして（図6bに示したようにバイトH3で、
そして、以後バイト０と称するH3バイトの後の最初のバ
イトで）スタッフ及びデスタッフし、この３つのSTS−
１信号を端末側のクロック速度での出力のために、リタ
イミングされたSTS−３型信号に戻すためにマルチプレ
スクする。典型的な応用例では、リタイミングされたST
S−３型信号は、次に、再度デマルチプレクスされて、S
TS−１型の交差接続を用いて交差接続される。この交差
接続された信号は、次には、再度マルチプレスクされ、
同じ又は別の端末ブロック10の出力側に印加される。こ
の詳細は以下で説明する。別の応用例では、STS−３信
号は、交差接続されているSTS−１信号にデマルチプレ
クスするのではなく、終端される、すなわち端末に送ら
れ得る。また、STS−１信号を、次にデマルチプレクス
され交差接続されるSTS−３信号にマルチプレスクする
代わりに、個別のSTS−１信号が終端され得る。
ピーされRAM22に送られた後で、STS−３型信号は、次
に、リタイミング及びポインタ計算ブロック18に送られ
る。また、SPE制御信号もリタイミング及びポインタ計
算ブロック18に送られ、このSPE制御信号は、ブロック1
8がSPEと、C1及びJ1バイトがブロック18によって受け取
られつつある場合にはハイであるC1J1制御信号と、入力
クロック信号とを受け取っているときにはハイである。
次に図２を参照して更に詳細に説明するように、リタイ
ミング及びポインタ再計算ブロックは、入力STS−３速
度の入力信号を捕らえ、その信号を３つのSTS−１型成
分にデマルチプレクスし、各STS−１型信号に対して新
たなポインタ（例えば、H1H2）を計算し、STS−１信号
を適当なものとして（図6bに示したようにバイトH3で、
そして、以後バイト０と称するH3バイトの後の最初のバ
イトで）スタッフ及びデスタッフし、この３つのSTS−
１信号を端末側のクロック速度での出力のために、リタ
イミングされたSTS−３型信号に戻すためにマルチプレ
スクする。典型的な応用例では、リタイミングされたST
S−３型信号は、次に、再度デマルチプレクスされて、S
TS−１型の交差接続を用いて交差接続される。この交差
接続された信号は、次には、再度マルチプレスクされ、
同じ又は別の端末ブロック10の出力側に印加される。こ
の詳細は以下で説明する。別の応用例では、STS−３信
号は、交差接続されているSTS−１信号にデマルチプレ
クスするのではなく、終端される、すなわち端末に送ら
れ得る。また、STS−１信号を、次にデマルチプレクス
され交差接続されるSTS−３信号にマルチプレスクする
代わりに、個別のSTS−１信号が終端され得る。
端末ブロック10の出力側では、典型的には交差接続さ
れている３つのSTS−１信号から成るSTS−３型信号が受
信される。交差接続から帰ってくるSTS−３信号は出力S
TS−３線の速度とは異なり得るデータ速度を有するの
で、この信号は、（典型的にはブロック18と等しい）リ
タイミング及びポインタ計算ブロック30で、デマルチプ
レクスされ、再びリタイミングされ、再びマルチプレス
クされる。しかし、STS−３信号を再構成する際に、経
路オーバーヘッド（H4以外）及びトランスポート・オー
バーヘッド・バイトが、POHマルチプレクサ32とTOHマル
チプレクサ34それぞれにおいて、信号にマルチプレスク
される。これらのオーバーヘッド・バイトのための情報
は、好ましくは、その情報をアラーム及び実行モニタと
マイクロプロセッサ25とから受け取るRAM22から取られ
る。
れている３つのSTS−１信号から成るSTS−３型信号が受
信される。交差接続から帰ってくるSTS−３信号は出力S
TS−３線の速度とは異なり得るデータ速度を有するの
で、この信号は、（典型的にはブロック18と等しい）リ
タイミング及びポインタ計算ブロック30で、デマルチプ
レクスされ、再びリタイミングされ、再びマルチプレス
クされる。しかし、STS−３信号を再構成する際に、経
路オーバーヘッド（H4以外）及びトランスポート・オー
バーヘッド・バイトが、POHマルチプレクサ32とTOHマル
チプレクサ34それぞれにおいて、信号にマルチプレスク
される。これらのオーバーヘッド・バイトのための情報
は、好ましくは、その情報をアラーム及び実行モニタと
マイクロプロセッサ25とから受け取るRAM22から取られ
る。
次に図２を参照すると、リタイミング及びポインタ計
算ブロック18（及び30）の詳細が示されている。特に、
本発明によるリタイミング装置は、入力STS−３型信号
を３つのSTS−１型信号にデマルチプレクスするデマル
チプレクサ40と、それらのSTS−１信号を受け取る３つ
のFIFO45−１、45−２、45−３と、これらのFIFOにおけ
るデータの量を測定する３つの深度測定ブロック48−
１、48−２、48−３と、ポインタ移動以後にデマルチプ
レクスされたデータのフレーム数をカウントする３つの
フレーム・カウンタ50−１、50−２、50−３と、それぞ
れのFIFOにおけるデータの量に基づいてポインタ移動
（増加及び減少）を発生する論理決定ブロック52と、論
理決定ブロック52からの情報に応答してポインタを発生
するポインタ計算ブロック54と、FIFO、ポインタ計算ブ
ロック54によって再計算されたポインタ情報、「ダミ
ー」情報（すなわち、すべてゼロ）かRAM（図１）から
得たデータかのどちらかであるTOHデータからのSPEデー
タをマルチプレスクするマルチプレクサ55と、を含む。
算ブロック18（及び30）の詳細が示されている。特に、
本発明によるリタイミング装置は、入力STS−３型信号
を３つのSTS−１型信号にデマルチプレクスするデマル
チプレクサ40と、それらのSTS−１信号を受け取る３つ
のFIFO45−１、45−２、45−３と、これらのFIFOにおけ
るデータの量を測定する３つの深度測定ブロック48−
１、48−２、48−３と、ポインタ移動以後にデマルチプ
レクスされたデータのフレーム数をカウントする３つの
フレーム・カウンタ50−１、50−２、50−３と、それぞ
れのFIFOにおけるデータの量に基づいてポインタ移動
（増加及び減少）を発生する論理決定ブロック52と、論
理決定ブロック52からの情報に応答してポインタを発生
するポインタ計算ブロック54と、FIFO、ポインタ計算ブ
ロック54によって再計算されたポインタ情報、「ダミ
ー」情報（すなわち、すべてゼロ）かRAM（図１）から
得たデータかのどちらかであるTOHデータからのSPEデー
タをマルチプレスクするマルチプレクサ55と、を含む。
デマルチプレクサ40へのデータ入力は、有効に、STS
−３信号である。データ入力に付随するのは、入力STS
−３クロック、いつ入力データがSPEデータであるかを
指示するSPE制御信号、H3バイト指示器制御、及び、C1J
1バイト制御信号である。SPE制御信号は、デマルチプレ
クサ40によって受け取られつつあるデータ・バイトがSP
Eバイト（すなわち、データ・バイト又はPOHバイト）で
ある場合にだけハイである。C1J1バイト制御信号は、デ
マルチプレクサ40によって受け取られつつあるバイトが
C1又はJ1バイトである場合は常にハイである。STS−３
フレームに対しては、C1パルスは第１のC1バイトに対し
てだけハイになり、J1パルスは３つの受け取ったペイロ
ードのそれぞれのJ1バイトに対してハイになる。SPE信
号は、C1J1ハイパルスがC1パルスなのかJ1パルスなのか
を判断するのに用いられるが、これは、SPEがハイでC1J
1がハイの場合にはJ1（POH）バイトが送信され、SPEが
ローでC1J1がハイである場合にはC1（TOH）バイトが送
信される。以下で述べるように、本発明によるリアライ
ンメント機構のためにはJ1パルスが必要であり、他方、
C1パルスは、好ましくは、本発明のリタイミング機構の
ために用いられる。
−３信号である。データ入力に付随するのは、入力STS
−３クロック、いつ入力データがSPEデータであるかを
指示するSPE制御信号、H3バイト指示器制御、及び、C1J
1バイト制御信号である。SPE制御信号は、デマルチプレ
クサ40によって受け取られつつあるデータ・バイトがSP
Eバイト（すなわち、データ・バイト又はPOHバイト）で
ある場合にだけハイである。C1J1バイト制御信号は、デ
マルチプレクサ40によって受け取られつつあるバイトが
C1又はJ1バイトである場合は常にハイである。STS−３
フレームに対しては、C1パルスは第１のC1バイトに対し
てだけハイになり、J1パルスは３つの受け取ったペイロ
ードのそれぞれのJ1バイトに対してハイになる。SPE信
号は、C1J1ハイパルスがC1パルスなのかJ1パルスなのか
を判断するのに用いられるが、これは、SPEがハイでC1J
1がハイの場合にはJ1（POH）バイトが送信され、SPEが
ローでC1J1がハイである場合にはC1（TOH）バイトが送
信される。以下で述べるように、本発明によるリアライ
ンメント機構のためにはJ1パルスが必要であり、他方、
C1パルスは、好ましくは、本発明のリタイミング機構の
ために用いられる。
デマルチプレクサ40は、入力STS−３型信号を３つの
部分にデマルチプレクスする。有効には、入力信号STS
−３クロック信号は、回転型（revolving）mod3カウン
タ（図示せず）等の任意の適切な手段によって、３つの
クロック（クロック＃１、クロック＃２、クロック＃
３）に分解される。結果として生じるクロックは、それ
ぞれが入力クロックの速度の３分の１であり、ANDゲー
ト58−１、58−２、58−３によって、SPE信号とAND演算
され、３つの書き込み信号（書き込み＃１、書き込み＃
２、書き込み＃３）を発生する。これらの書き込み信号
によって、FIFO45−１、45−２、45−３のそれぞれは、
デマルチプレクサ40からだけSPEのデマルチプレクスさ
れたデータ信号を受け取り、TOHバイトは有効にデマル
チプレクスされている。
部分にデマルチプレクスする。有効には、入力信号STS
−３クロック信号は、回転型（revolving）mod3カウン
タ（図示せず）等の任意の適切な手段によって、３つの
クロック（クロック＃１、クロック＃２、クロック＃
３）に分解される。結果として生じるクロックは、それ
ぞれが入力クロックの速度の３分の１であり、ANDゲー
ト58−１、58−２、58−３によって、SPE信号とAND演算
され、３つの書き込み信号（書き込み＃１、書き込み＃
２、書き込み＃３）を発生する。これらの書き込み信号
によって、FIFO45−１、45−２、45−３のそれぞれは、
デマルチプレクサ40からだけSPEのデマルチプレクスさ
れたデータ信号を受け取り、TOHバイトは有効にデマル
チプレクスされている。
本発明によるFIFO45は、好ましくは、レジスタ・バン
クとして実現される。レジスタの出力は３状態の（tris
tate）ドライバであり、レジスタへの書き込み及びレジ
スタからの読み出しは、２つのウォーキング・ワン（wa
lking−one）カウンタの使用を介してなされる。（１を
１つと他はすべてゼロの値を有する再循環型バケット・
ブリゲードである）第１のウォーキング・ワン・カウン
タは書き込み用であり、入力データを選択された（アド
レス指定された）レジスタにラッチするように機能す
る、すなわち、ウォーキング・ワン・カウンタの１つの
値を有するカウンタである。第２のウォーキング・ワン
・カウンタは読み取り用であり、選択されたレジスタの
３状態出力をイネーブルするように機能する。
クとして実現される。レジスタの出力は３状態の（tris
tate）ドライバであり、レジスタへの書き込み及びレジ
スタからの読み出しは、２つのウォーキング・ワン（wa
lking−one）カウンタの使用を介してなされる。（１を
１つと他はすべてゼロの値を有する再循環型バケット・
ブリゲードである）第１のウォーキング・ワン・カウン
タは書き込み用であり、入力データを選択された（アド
レス指定された）レジスタにラッチするように機能す
る、すなわち、ウォーキング・ワン・カウンタの１つの
値を有するカウンタである。第２のウォーキング・ワン
・カウンタは読み取り用であり、選択されたレジスタの
３状態出力をイネーブルするように機能する。
本発明による好適なFIFOは、少なくとも29バイトの深
度と10ビットの幅を有する。このFIFOの特定の29バイト
という深度は、別のSTS−１信号に対して１つのSTS−１
信号の少なくとも12バイトの遅延をエラー信号を発生さ
せずに与えることが望ましい、すなわち少なくとも４つ
の連続する入力ポインタ移動（それぞれは４フレーム離
間している）を出力ポインタ移動を発生させずに吸収す
ることが望ましい、すなわち少なくとも６バイトの安全
性（safety）が望まれるという事実に基づいて、選択さ
れる。これらの各特徴は以下で更に詳細に説明される。
好適なFIFOの10ビットの幅は、８ビットのSPEデータ・
バイトを与え、また、J1及び03バイト（この03バイト
は、本明細書では、C1バイトに従うバイトとして定義さ
れる）だけに付随する１ビットの制御信号であるJ1バイ
ト及びバイト03も与える。上述のように、J1バイト制御
信号は、SPEがハイでありデマルチプレクサ40へのC1J1
制御入力がハイである場合に発生される。他方で、バイ
ト03制御信号は、SPE制御がローでありデマルチプレク
サ40へのC1J1制御入力がハイである後でSPEの第１のバ
イトがハイになる場合に、発生される。よって、03バイ
トは、TOHに同期しているので用いられるが、他方で、S
PEに同期しているJ1バイトが用いられている場合には、
TOHの位置の変化によって、深度測定を変動させる。当
業者であれば、TOHに同期した他のバイトを、03バイト
の代わりに用いることも可能であることを理解しよう。
度と10ビットの幅を有する。このFIFOの特定の29バイト
という深度は、別のSTS−１信号に対して１つのSTS−１
信号の少なくとも12バイトの遅延をエラー信号を発生さ
せずに与えることが望ましい、すなわち少なくとも４つ
の連続する入力ポインタ移動（それぞれは４フレーム離
間している）を出力ポインタ移動を発生させずに吸収す
ることが望ましい、すなわち少なくとも６バイトの安全
性（safety）が望まれるという事実に基づいて、選択さ
れる。これらの各特徴は以下で更に詳細に説明される。
好適なFIFOの10ビットの幅は、８ビットのSPEデータ・
バイトを与え、また、J1及び03バイト（この03バイト
は、本明細書では、C1バイトに従うバイトとして定義さ
れる）だけに付随する１ビットの制御信号であるJ1バイ
ト及びバイト03も与える。上述のように、J1バイト制御
信号は、SPEがハイでありデマルチプレクサ40へのC1J1
制御入力がハイである場合に発生される。他方で、バイ
ト03制御信号は、SPE制御がローでありデマルチプレク
サ40へのC1J1制御入力がハイである後でSPEの第１のバ
イトがハイになる場合に、発生される。よって、03バイ
トは、TOHに同期しているので用いられるが、他方で、S
PEに同期しているJ1バイトが用いられている場合には、
TOHの位置の変化によって、深度測定を変動させる。当
業者であれば、TOHに同期した他のバイトを、03バイト
の代わりに用いることも可能であることを理解しよう。
深度測定ブロック48−１、48−２、48−３は、好まし
くはカウンタである。これらのカウンタは、デマルチプ
レクサ40からのバイト03制御信号を開始制御として、FI
FO手段からのバイト03制御信号を停止制御として用い
る。ここで、読み取り信号はカウントを増加させるよう
に作用する。深度測定ブロックのカウントは、よって、
03バイトがFIFOに書き込まれた際に正確に何バイトが関
連するFIFOの中にあるかを指示する。バイト03がFIFOか
ら出力される際に、深度測定ブロックのカウントは論理
決定ブロック52に送られる。論理決定ブロック52は、マ
イクロプロセッサか、デジタル信号プロセッサか、所望
の論理回路かによって実現され得るが、スタッフ又はデ
スタッフがそれぞれの特定の出力されるSTS−１成分に
対して要求されるかどうかを判断する。入力信号がSTS
−３信号である場合には、各STS−１成分は別々にスタ
ッフ又はデスタッフされる。しかし、入力信号が以下で
更に詳細に説明するようにSTS−3C信号である場合に
は、STS−１「成分」のスタッフ又はデスタッフは共に
なされなければならない。
くはカウンタである。これらのカウンタは、デマルチプ
レクサ40からのバイト03制御信号を開始制御として、FI
FO手段からのバイト03制御信号を停止制御として用い
る。ここで、読み取り信号はカウントを増加させるよう
に作用する。深度測定ブロックのカウントは、よって、
03バイトがFIFOに書き込まれた際に正確に何バイトが関
連するFIFOの中にあるかを指示する。バイト03がFIFOか
ら出力される際に、深度測定ブロックのカウントは論理
決定ブロック52に送られる。論理決定ブロック52は、マ
イクロプロセッサか、デジタル信号プロセッサか、所望
の論理回路かによって実現され得るが、スタッフ又はデ
スタッフがそれぞれの特定の出力されるSTS−１成分に
対して要求されるかどうかを判断する。入力信号がSTS
−３信号である場合には、各STS−１成分は別々にスタ
ッフ又はデスタッフされる。しかし、入力信号が以下で
更に詳細に説明するようにSTS−3C信号である場合に
は、STS−１「成分」のスタッフ又はデスタッフは共に
なされなければならない。
フレーム・カウンタ・ブロック50−１、50−２、50−
３もまた、好ましくはカウンタである。これらのフレー
ム・カウンタはデマルチプレクサ40からのH3制御信号を
用いてカウントを増加させ、次に更に詳細に説明するよ
うに、当該フレーム・カウンタに関連するFIFOのスタッ
フ又はデスタッフに影響するポインタ移動の際にだけリ
セットされる。STS−3C信号に対しては、ただ１つのフ
レーム・カウンタ・ブロックだけが要求されるが、これ
はSTS−3C信号の各STS−１「成分」のスタッフ又はデス
タッフが共に生じなければならないからである。よっ
て、直前のポインタ移動以後のフレーム・カウントは常
に同じである。１つ又は３つのフレーム・カウンタ・ブ
ロックが用いられるかどうかとは無関係に、（１つ又は
複数の）フレーム・カウンタ・ブロックからの（１つ又
は複数の）カウントが論理決定ブロック52に提供され
る。
３もまた、好ましくはカウンタである。これらのフレー
ム・カウンタはデマルチプレクサ40からのH3制御信号を
用いてカウントを増加させ、次に更に詳細に説明するよ
うに、当該フレーム・カウンタに関連するFIFOのスタッ
フ又はデスタッフに影響するポインタ移動の際にだけリ
セットされる。STS−3C信号に対しては、ただ１つのフ
レーム・カウンタ・ブロックだけが要求されるが、これ
はSTS−3C信号の各STS−１「成分」のスタッフ又はデス
タッフが共に生じなければならないからである。よっ
て、直前のポインタ移動以後のフレーム・カウントは常
に同じである。１つ又は３つのフレーム・カウンタ・ブ
ロックが用いられるかどうかとは無関係に、（１つ又は
複数の）フレーム・カウンタ・ブロックからの（１つ又
は複数の）カウントが論理決定ブロック52に提供され
る。
FIFO45の出力側は、出力（端末側）クロック及びフレ
ームを用いる。特に、基準フレームは、TOH情報がいつ
要求されるか、従って、いつSPEが要求され、いつPOH情
報（これはSPEの一部である）が要求されるかを有効に
判断する。トランスポート・オーバーヘッドは、H1及び
H2バイトを除いて、典型的にはヌル・データ（全部ゼ
ロ）として提供される。SPEの開始に向くTOHのH1及びH2
バイトは、論理決定ブロック52によって受け取られる情
報に基づいてポインタ計算ブロック54によって発生され
る（これについては、以下で更に詳細に説明し、また、
上記の親出願でも説明されている）。出力されるSPE制
御信号を発生するのに要求される唯一の他の情報は、ス
タッフ又はデスタッフが要求されるか、である。しか
し、その情報は論理決定ブロック52による増加又は減少
制御出力によって供給される。よって、デスタッフが信
号のSTS−１成分の１つ、２つ、又は全部に対して要求
される場合には、出力されるSPE制御は、１、２、又は
全部のH3バイトに対してハイに維持され、他方で、スタ
ッフがSTS−１成分の１つ、２つ又は全部に対して要求
される場合には、出力されるSPE制御は、H3バイトに続
く３バイトの１、２、又は全部のH3バイトに対してロー
に維持される。
ームを用いる。特に、基準フレームは、TOH情報がいつ
要求されるか、従って、いつSPEが要求され、いつPOH情
報（これはSPEの一部である）が要求されるかを有効に
判断する。トランスポート・オーバーヘッドは、H1及び
H2バイトを除いて、典型的にはヌル・データ（全部ゼ
ロ）として提供される。SPEの開始に向くTOHのH1及びH2
バイトは、論理決定ブロック52によって受け取られる情
報に基づいてポインタ計算ブロック54によって発生され
る（これについては、以下で更に詳細に説明し、また、
上記の親出願でも説明されている）。出力されるSPE制
御信号を発生するのに要求される唯一の他の情報は、ス
タッフ又はデスタッフが要求されるか、である。しか
し、その情報は論理決定ブロック52による増加又は減少
制御出力によって供給される。よって、デスタッフが信
号のSTS−１成分の１つ、２つ、又は全部に対して要求
される場合には、出力されるSPE制御は、１、２、又は
全部のH3バイトに対してハイに維持され、他方で、スタ
ッフがSTS−１成分の１つ、２つ又は全部に対して要求
される場合には、出力されるSPE制御は、H3バイトに続
く３バイトの１、２、又は全部のH3バイトに対してロー
に維持される。
FIFOに対する読み取り制御信号は、書き込み制御信号
とほぼ同じ態様で発生する。このようにして、端末側の
基準クロックは、有効に、３つのクロック（出力クロッ
ク＃１、＃２、＃３）にデマルチプレクスされ、それぞ
れの出力クロックは対応する出力SPE信号と、ANDゲート
62−１、62−２、62−３においてAND演算される。出力
される信号がSTS−3C信号である場合には、３つの異な
る出力SPE制御信号は、常に、すべて、ハイかローであ
る。しかし、出力される信号がSTS−３信号である場合
には、１つのSTS−１成分がデスタッフを要求するとき
には残りの成分はデスタッフを要求しないので、１つ又
は２つの出力されるSPE制御信号がハイであり、残りが
ローであることはあり得る。この場合には、マルチプレ
クサ55は、例えばRAMから１又は２のH3バイトに対してT
OHバイトを受け取り、他方で、残りのH3バイトに対して
FIFOの１つからSPEデータ信号を受け取る。これとは無
関係に、マルチプレクサ55は、FIFO45からのデータ信号
を、ポインタ計算手段からのH1H2バイト情報及び他のTO
H情報（これは、すべてゼロ、又は、RAMからのTOHデー
タであり得る）と共に、STS−３型信号（すなわち、STS
−３又はSTS−3C信号）にマルチプレスクする。
とほぼ同じ態様で発生する。このようにして、端末側の
基準クロックは、有効に、３つのクロック（出力クロッ
ク＃１、＃２、＃３）にデマルチプレクスされ、それぞ
れの出力クロックは対応する出力SPE信号と、ANDゲート
62−１、62−２、62−３においてAND演算される。出力
される信号がSTS−3C信号である場合には、３つの異な
る出力SPE制御信号は、常に、すべて、ハイかローであ
る。しかし、出力される信号がSTS−３信号である場合
には、１つのSTS−１成分がデスタッフを要求するとき
には残りの成分はデスタッフを要求しないので、１つ又
は２つの出力されるSPE制御信号がハイであり、残りが
ローであることはあり得る。この場合には、マルチプレ
クサ55は、例えばRAMから１又は２のH3バイトに対してT
OHバイトを受け取り、他方で、残りのH3バイトに対して
FIFOの１つからSPEデータ信号を受け取る。これとは無
関係に、マルチプレクサ55は、FIFO45からのデータ信号
を、ポインタ計算手段からのH1H2バイト情報及び他のTO
H情報（これは、すべてゼロ、又は、RAMからのTOHデー
タであり得る）と共に、STS−３型信号（すなわち、STS
−３又はSTS−3C信号）にマルチプレスクする。
次に図３を参照すると、STS−３信号に対する論理決
定ブロック52のフローチャートが示されている。論理決
定ブロックの構成は、アペンディクスＡに示されてい
る。この構成は、オレゴン州ウィルソンビルのメンター
・グラフィクス社の製造によるAutoLogic自動論理合成
及び回路発生システムへのコード入力によって、発生す
る離散的論理でのものである。論理決定ブロック52の機
能は、いつスタッフ又はデスタッフが必要になるかを判
断することと、スタッフ又はデスタッフを生じさせる制
御信号を発生することである。論理決定ブロック52の別
の機能には、ジッタを制限する態様で、スタッフ及びデ
スタッフ制御信号を発生することがある。上述のよう
に、論理決定ブロックへの入力は、（１つ又は複数の）
フレーム・カウントと深度測定とを含む。ステップ102
では、論理決定ブロック52は、それぞれのフレーム・カ
ウントを、「短い」スレショルドと「長い」スレショル
ドとの２つの異なるスレショルドと比較する。短いスレ
ショルドは、好ましくは、標準によれば４フレームであ
り、２つのポインタ移動は、相互の４フレーム以内では
不可能である。長いスレショルドは、好ましくは、32フ
レームであり、２つのSONET信号の間の最大の許容され
る差は40ppmであるので、これによって、ほぼ31フレー
ムごとのポインタ移動になる。よって２つのSONETの差
が最大許容差に近い場合には、信号にはエラーは存在せ
ず、長いスレショルドは、規則的にポインタ移動を許容
して信号における許容差を、より多くのジッタを含む短
いスレショルドのポインタ移動を行わずに、与える機構
を提供する。
定ブロック52のフローチャートが示されている。論理決
定ブロックの構成は、アペンディクスＡに示されてい
る。この構成は、オレゴン州ウィルソンビルのメンター
・グラフィクス社の製造によるAutoLogic自動論理合成
及び回路発生システムへのコード入力によって、発生す
る離散的論理でのものである。論理決定ブロック52の機
能は、いつスタッフ又はデスタッフが必要になるかを判
断することと、スタッフ又はデスタッフを生じさせる制
御信号を発生することである。論理決定ブロック52の別
の機能には、ジッタを制限する態様で、スタッフ及びデ
スタッフ制御信号を発生することがある。上述のよう
に、論理決定ブロックへの入力は、（１つ又は複数の）
フレーム・カウントと深度測定とを含む。ステップ102
では、論理決定ブロック52は、それぞれのフレーム・カ
ウントを、「短い」スレショルドと「長い」スレショル
ドとの２つの異なるスレショルドと比較する。短いスレ
ショルドは、好ましくは、標準によれば４フレームであ
り、２つのポインタ移動は、相互の４フレーム以内では
不可能である。長いスレショルドは、好ましくは、32フ
レームであり、２つのSONET信号の間の最大の許容され
る差は40ppmであるので、これによって、ほぼ31フレー
ムごとのポインタ移動になる。よって２つのSONETの差
が最大許容差に近い場合には、信号にはエラーは存在せ
ず、長いスレショルドは、規則的にポインタ移動を許容
して信号における許容差を、より多くのジッタを含む短
いスレショルドのポインタ移動を行わずに、与える機構
を提供する。
104では、論理決定ブロック52は、それぞれの深度測
定カウントを、「エンプティ・ハード・リミット」、
「エンプティ・ソフト・リミット」、「フル・ソフト・
リミット」、「フル・ハード・リミット」の４つの異な
るスレショルドと比較する。FIFO深度が29バイトである
好適実施例では、エンプティ・ハード・リミットは７バ
イトに設定され、エンプティ・ソフト・リミットは11バ
イトに設定され、フル・ソフト・リミットは19バイトに
設定され、エンプティ・ハード・リミットは23バイトに
設定される。よって、上述した６バイトの安全性マージ
ンが各端部に提供され、エンプティ・ハード・リミット
とフル・ソフト・リミット（同様に、フル・ハード・リ
ミットとエンプティ・ソフト・リミット）との差は、好
ましくは12バイトである。
定カウントを、「エンプティ・ハード・リミット」、
「エンプティ・ソフト・リミット」、「フル・ソフト・
リミット」、「フル・ハード・リミット」の４つの異な
るスレショルドと比較する。FIFO深度が29バイトである
好適実施例では、エンプティ・ハード・リミットは７バ
イトに設定され、エンプティ・ソフト・リミットは11バ
イトに設定され、フル・ソフト・リミットは19バイトに
設定され、エンプティ・ハード・リミットは23バイトに
設定される。よって、上述した６バイトの安全性マージ
ンが各端部に提供され、エンプティ・ハード・リミット
とフル・ソフト・リミット（同様に、フル・ハード・リ
ミットとエンプティ・ソフト・リミット）との差は、好
ましくは12バイトである。
本発明によれば、特定のFIFOの深度がエンプティ・ハ
ード・リミット（７バイト）よりも小さい場合には、10
6において、フレーム・カウントが短いフレーム・カウ
ントよりも大きいかどうかがチェックされ、そうであれ
ば、120において、出力ポインタ増加（スタッフ）制御
信号が発生され、特定のFIFOに対するフレーム・カウン
タがリセットされる。他方で、フレーム・カウントが短
いフレーム・カウントよりも小さい場合には、ポインタ
移動は許容されず、論理決定ブロック52は、特定のFIFO
に対する次の深度評価のためにもう１つのフレームを待
機する。同様にして、108において、特定のFIFO深度が
エンプティ・ハード・リミット（７バイト）よりも大き
く、しかし、エンプティ・ソフト・リミット（11バイ
ト）よりも小さい場合には、フレーム・カウントが長い
フレーム・カウント（32バイト）よりも大きいかどうか
がチェックされる。そうであれば、120において、出力
ポインタ増加制御信号が発生され、特定のFIFOに対する
フレーム・カウンタがリセットされる。そうでなけれ
ば、ポインタ移動は許容されず、論理決定ブロック52
は、特定のFIFOの次の深度評価のためにもう１つのフレ
ームを待機する。
ード・リミット（７バイト）よりも小さい場合には、10
6において、フレーム・カウントが短いフレーム・カウ
ントよりも大きいかどうかがチェックされ、そうであれ
ば、120において、出力ポインタ増加（スタッフ）制御
信号が発生され、特定のFIFOに対するフレーム・カウン
タがリセットされる。他方で、フレーム・カウントが短
いフレーム・カウントよりも小さい場合には、ポインタ
移動は許容されず、論理決定ブロック52は、特定のFIFO
に対する次の深度評価のためにもう１つのフレームを待
機する。同様にして、108において、特定のFIFO深度が
エンプティ・ハード・リミット（７バイト）よりも大き
く、しかし、エンプティ・ソフト・リミット（11バイ
ト）よりも小さい場合には、フレーム・カウントが長い
フレーム・カウント（32バイト）よりも大きいかどうか
がチェックされる。そうであれば、120において、出力
ポインタ増加制御信号が発生され、特定のFIFOに対する
フレーム・カウンタがリセットされる。そうでなけれ
ば、ポインタ移動は許容されず、論理決定ブロック52
は、特定のFIFOの次の深度評価のためにもう１つのフレ
ームを待機する。
110と112において、論理決定ブロックは、ステップ10
6及び108と類似の比較を行うが、これは、バイト深度が
ソフト又はハードなフル・リミットよりも大きい状況に
対するものである。よって、110では、バイト深度がフ
ル・ソフト・リミット（19バイト）よりも大きいがフル
・ハード・リミット（23バイト）よりも小さい場合に
は、フレーム・カウントが長いフレーム・カウント・ス
レショルド（32バイト）よりも大きければ、122でポイ
ンタ減少（デスタッフ、すなわち、H3へのデータのイン
サート）制御信号が発生し、この特定のFIFOに対するフ
レーム・カウンタがリセットされる。他方で、フレーム
・カウントがフル・ソフト・リミットよりも小さい場合
には、ポインタ移動は許容されず、論理決定ブロック52
は、特定のFIFOの次の深度評価のためにもう１つのフレ
ームを待機する。同様に、バイト深度がフル・ハード・
リミット（23バイト）よりも大きい場合には、112にお
いて、フレーム・カウントが４バイトの短いフレーム・
カウントよりも大きいかどうかの判断がなされる。そう
であれば、122において、ポインタ減少制御信号が発生
され、特定のFIFOに対するフレーム・カウンタがリセッ
トされる。そうでなければ、ポインタ移動は許容され
ず、論理決定ブロック52は、特定のFIFOの次の深度評価
のためにもう１つのフレームを待機する。
6及び108と類似の比較を行うが、これは、バイト深度が
ソフト又はハードなフル・リミットよりも大きい状況に
対するものである。よって、110では、バイト深度がフ
ル・ソフト・リミット（19バイト）よりも大きいがフル
・ハード・リミット（23バイト）よりも小さい場合に
は、フレーム・カウントが長いフレーム・カウント・ス
レショルド（32バイト）よりも大きければ、122でポイ
ンタ減少（デスタッフ、すなわち、H3へのデータのイン
サート）制御信号が発生し、この特定のFIFOに対するフ
レーム・カウンタがリセットされる。他方で、フレーム
・カウントがフル・ソフト・リミットよりも小さい場合
には、ポインタ移動は許容されず、論理決定ブロック52
は、特定のFIFOの次の深度評価のためにもう１つのフレ
ームを待機する。同様に、バイト深度がフル・ハード・
リミット（23バイト）よりも大きい場合には、112にお
いて、フレーム・カウントが４バイトの短いフレーム・
カウントよりも大きいかどうかの判断がなされる。そう
であれば、122において、ポインタ減少制御信号が発生
され、特定のFIFOに対するフレーム・カウンタがリセッ
トされる。そうでなければ、ポインタ移動は許容され
ず、論理決定ブロック52は、特定のFIFOの次の深度評価
のためにもう１つのフレームを待機する。
典型的な機能においては、FIFOは、その中に15バイト
を含む。よって、出力されるSTS−３型信号が入力され
るSTS−３型信号よりも若干速い速度を有するならば、F
IFOからの読み出しは、FIFOへの書き込みよりもいくら
かより頻繁に生じる。結果的に、FIFOは、データに関し
ては短く、エンプティ・ソフト・リミットは多くのフレ
ームの後に到達され、スタッフ信号（ポインタ増加）が
発生される。同様に、出力されるSTS−３型信号が入力
されるSTS−３型信号よりも若干遅い速度を有するなら
ば、FIFOへの書き込みは、FIFOからの読み出しよりもい
くらかより頻繁に生じる。結果的に、FIFOは、データに
関しては長く（すなわち、満たす）、フル・ソフト・リ
ミットは多くのフレームの後に到達され、デスタッフ信
号（ポインタ減少）が発生される。フル・ソフト・リミ
ット又はエンプティ・ソフト・リミットを満たす場合に
おいて従前のポインタ移動以後に少なくとも32データ・
フレームが通過することを要求することによって、ジッ
タを制限することが保証される。また、FIFOがポインタ
移動を行うために予測されるよりも４つだけ多い又は４
つだけ少ないバイトをもたなければならないようにソフ
ト・スレショルドを設定することによって、あとでキャ
ンセルされてしまうデータ速度（ジッタ）若干の相対的
な移動が、ポインタ移動を要求せずに与えられる。更
に、ポインタ移動をエンプティ・ハード・リミット又は
フル・ハード・リミットの直後に生じさせることによっ
て、論理決定ブロック52は、FIFOでデータがランアウト
するとかオーバーフローするとかの緊急事態に有効に備
える。また、ハード・スレショルドをエンプティ又はオ
ーバーフロー状態から４バイトよりも大きく設定するこ
とによって、スタッフ又はデスタッフによる連続する動
作が、入力データ速度と出力データ速度との差が４フレ
ーム当たり１バイト程度になった場合でも、保証され
る。
を含む。よって、出力されるSTS−３型信号が入力され
るSTS−３型信号よりも若干速い速度を有するならば、F
IFOからの読み出しは、FIFOへの書き込みよりもいくら
かより頻繁に生じる。結果的に、FIFOは、データに関し
ては短く、エンプティ・ソフト・リミットは多くのフレ
ームの後に到達され、スタッフ信号（ポインタ増加）が
発生される。同様に、出力されるSTS−３型信号が入力
されるSTS−３型信号よりも若干遅い速度を有するなら
ば、FIFOへの書き込みは、FIFOからの読み出しよりもい
くらかより頻繁に生じる。結果的に、FIFOは、データに
関しては長く（すなわち、満たす）、フル・ソフト・リ
ミットは多くのフレームの後に到達され、デスタッフ信
号（ポインタ減少）が発生される。フル・ソフト・リミ
ット又はエンプティ・ソフト・リミットを満たす場合に
おいて従前のポインタ移動以後に少なくとも32データ・
フレームが通過することを要求することによって、ジッ
タを制限することが保証される。また、FIFOがポインタ
移動を行うために予測されるよりも４つだけ多い又は４
つだけ少ないバイトをもたなければならないようにソフ
ト・スレショルドを設定することによって、あとでキャ
ンセルされてしまうデータ速度（ジッタ）若干の相対的
な移動が、ポインタ移動を要求せずに与えられる。更
に、ポインタ移動をエンプティ・ハード・リミット又は
フル・ハード・リミットの直後に生じさせることによっ
て、論理決定ブロック52は、FIFOでデータがランアウト
するとかオーバーフローするとかの緊急事態に有効に備
える。また、ハード・スレショルドをエンプティ又はオ
ーバーフロー状態から４バイトよりも大きく設定するこ
とによって、スタッフ又はデスタッフによる連続する動
作が、入力データ速度と出力データ速度との差が４フレ
ーム当たり１バイト程度になった場合でも、保証され
る。
上述したように、入力及び出力される信号がSTS−3C
信号である場合には、１つだけのフレーム・カウンタ・
ブロック50が要求されて使用され、任意のスタッフ及び
デスタッフが同時にすべての３つのSTS−１成分に対し
てなされなければならない。STS−3C信号の場合に対し
てスタッフ及びデスタッフを作るための論理決定ブロッ
クの論理は、図4a、図4bに示されている。図4a、図4bに
見られるように、スタッフするかデスタッフするかの判
断が、すべての深度測定ブロックの状態（すなわち、カ
ウント＜エンプティ・ハード・リミット、カウント＜エ
ンプティ・ソフト・リミット、カウント＞フル・ソフト
・リミット、カウント＞フル・ハード・リミット）及び
フレーム・カウントの状態（フレーム・カウント＞短
い、フレーム・カウント＞長い）の関数として行われ
る。すべての深度測定指示が同じである図4a、図4bに見
られるように、ハードFIFO深度スレショルドが超えられ
ていて、フレーム・カウントが短いフレーム・カウント
・スレショルド（４フレーム）を超える場合にスタッフ
又はデスタッフが行われ、ソフト・スレショルドが超え
られていて、フレーム・カウントが長いフレーム・カウ
ント・スレショルドを超える場合にスタッフ又はデスタ
ッフが行われることを条件にして、スタッフ又はデスタ
ッフする判断がそれに従って下される。また、図4a、図
4bに示されているように、任意のFIFOがハードFIFO深度
スレショルドを超える場合には、フレーム・カウントが
残りのFIFOの位置に関係なく短いフレーム・カウント・
スレショルドを超える場合には、当該残りのFIFOがソフ
ト又はハード・スレショルドを同じ方向に超えるか、又
は通常の位置にある限り、スタッフ又はデスタッフが
（すべてのSTS−１成分に対して）実行される。しか
し、FIFOの中の１つがソフト又はハード・スレショルド
をハードFIFO深度スレショルドを超えるFIFOと反対の方
向に超える場合には、エラー信号が発生され（図4bを参
照）、入力されるSTS−１オフセットが許容されるより
も大きいことを示している。
信号である場合には、１つだけのフレーム・カウンタ・
ブロック50が要求されて使用され、任意のスタッフ及び
デスタッフが同時にすべての３つのSTS−１成分に対し
てなされなければならない。STS−3C信号の場合に対し
てスタッフ及びデスタッフを作るための論理決定ブロッ
クの論理は、図4a、図4bに示されている。図4a、図4bに
見られるように、スタッフするかデスタッフするかの判
断が、すべての深度測定ブロックの状態（すなわち、カ
ウント＜エンプティ・ハード・リミット、カウント＜エ
ンプティ・ソフト・リミット、カウント＞フル・ソフト
・リミット、カウント＞フル・ハード・リミット）及び
フレーム・カウントの状態（フレーム・カウント＞短
い、フレーム・カウント＞長い）の関数として行われ
る。すべての深度測定指示が同じである図4a、図4bに見
られるように、ハードFIFO深度スレショルドが超えられ
ていて、フレーム・カウントが短いフレーム・カウント
・スレショルド（４フレーム）を超える場合にスタッフ
又はデスタッフが行われ、ソフト・スレショルドが超え
られていて、フレーム・カウントが長いフレーム・カウ
ント・スレショルドを超える場合にスタッフ又はデスタ
ッフが行われることを条件にして、スタッフ又はデスタ
ッフする判断がそれに従って下される。また、図4a、図
4bに示されているように、任意のFIFOがハードFIFO深度
スレショルドを超える場合には、フレーム・カウントが
残りのFIFOの位置に関係なく短いフレーム・カウント・
スレショルドを超える場合には、当該残りのFIFOがソフ
ト又はハード・スレショルドを同じ方向に超えるか、又
は通常の位置にある限り、スタッフ又はデスタッフが
（すべてのSTS−１成分に対して）実行される。しか
し、FIFOの中の１つがソフト又はハード・スレショルド
をハードFIFO深度スレショルドを超えるFIFOと反対の方
向に超える場合には、エラー信号が発生され（図4bを参
照）、入力されるSTS−１オフセットが許容されるより
も大きいことを示している。
ソフトFIFO深度スレショルドに関しては、スタッフ又
はデスタッフは、すべての３つのFIFOが同じ指示を有し
ている場合にだけ生じる。よって、２つのFIFOがソフト
・スレショルドが超えられたことを示すが、１つのFIFO
がソフト・スレショルドは超えられていないことを示す
場合には、何の動作もなされない。同様に、２つの異な
るFIFOがソフト・スレショルドが異なる方向に超えられ
たことを示す場合にも、何の動作もなされない。
はデスタッフは、すべての３つのFIFOが同じ指示を有し
ている場合にだけ生じる。よって、２つのFIFOがソフト
・スレショルドが超えられたことを示すが、１つのFIFO
がソフト・スレショルドは超えられていないことを示す
場合には、何の動作もなされない。同様に、２つの異な
るFIFOがソフト・スレショルドが異なる方向に超えられ
たことを示す場合にも、何の動作もなされない。
STS−3C信号に関しては、上述したように、スタッフ
とデスタッフとは同時にすべてのSTS−１成分に対して
なされなければならない。これは、STS−3C信号の構造
がSTS−３信号の構造よりも、各STS−１成分の各バイト
が残りのSTS−１成分の残りのバイトに対してアライン
されている（aligned）点で、よりリジッド（rigid）で
あるためである。よって、すべてのSPEは、同じ位置か
ら開始し、すべての経路オーバーヘッド・バイト（例え
ば、J1）は、一緒に置かれる等である。しかし、ただ１
つのH1H2 SPEポインタがSTS−3C信号において提供さ
れ、他方のH1及びH2バイト位置には、STS−3C信号を指
示するように予め定義された値が与えられる。
とデスタッフとは同時にすべてのSTS−１成分に対して
なされなければならない。これは、STS−3C信号の構造
がSTS−３信号の構造よりも、各STS−１成分の各バイト
が残りのSTS−１成分の残りのバイトに対してアライン
されている（aligned）点で、よりリジッド（rigid）で
あるためである。よって、すべてのSPEは、同じ位置か
ら開始し、すべての経路オーバーヘッド・バイト（例え
ば、J1）は、一緒に置かれる等である。しかし、ただ１
つのH1H2 SPEポインタがSTS−3C信号において提供さ
れ、他方のH1及びH2バイト位置には、STS−3C信号を指
示するように予め定義された値が与えられる。
STS−3C信号のバイトは適切にアラインされていなけ
ればならないので、FIFO45を通過する又は交差接続を通
過する異なる遅延は、適切に対処されていなければ、出
力されるSTS−3C信号におけるエラーの原因となる。こ
の問題は、通常の動作中にも生じるが、特に立ち上がり
時に深刻である。本発明の別の特徴によれば、（リ）ア
ラインメントは、すべてのJ1バイトが順序だった同時の
読み出しのために利用可能であることを要求することに
よって得られる。この要求は、３つのFIFOすべてのJ1制
御出力と第３のクロック（クロック＃３）との論理和を
取ることによって達成される。４つの入力すべての論理
和が１であれば、１バイト（すなわち、J1バイト）が各
FIFOから読み出される（すなわち、各FIFOに対する読み
出し信号がハイになる）。もちろん、J1バイト制御信号
がどの特定のFIFOからも出力されず、その特定のFIFOに
関連するSPE及びクロックが（上述のように）ハイであ
る限り、読み出し信号が当該FIFOに対して発生される。
次に、図5aに示されているように、読み出しイネーブル
信号ReadEnが、読み出し信号を発生させるためのANDゲ
ート62への第３の入力として、有効に用いられ、次の論
理式に従って、この読み出しイネーブル信号が発生され
る。
ればならないので、FIFO45を通過する又は交差接続を通
過する異なる遅延は、適切に対処されていなければ、出
力されるSTS−3C信号におけるエラーの原因となる。こ
の問題は、通常の動作中にも生じるが、特に立ち上がり
時に深刻である。本発明の別の特徴によれば、（リ）ア
ラインメントは、すべてのJ1バイトが順序だった同時の
読み出しのために利用可能であることを要求することに
よって得られる。この要求は、３つのFIFOすべてのJ1制
御出力と第３のクロック（クロック＃３）との論理和を
取ることによって達成される。４つの入力すべての論理
和が１であれば、１バイト（すなわち、J1バイト）が各
FIFOから読み出される（すなわち、各FIFOに対する読み
出し信号がハイになる）。もちろん、J1バイト制御信号
がどの特定のFIFOからも出力されず、その特定のFIFOに
関連するSPE及びクロックが（上述のように）ハイであ
る限り、読み出し信号が当該FIFOに対して発生される。
次に、図5aに示されているように、読み出しイネーブル
信号ReadEnが、読み出し信号を発生させるためのANDゲ
ート62への第３の入力として、有効に用いられ、次の論
理式に従って、この読み出しイネーブル信号が発生され
る。
ReadEn1＝｛［J1［１］AND J1［２］AND J1［３］ANDク
ロック＃３］OR［NOT J1［１］｝を｛クロック３｝とラ
ッチする ReadEn2＝｛［J1［１］AND J1［２］AND J1［３］ANDク
ロック＃３］OR［NOT J1［２］｝を｛クロック３｝とラ
ッチする ReadEn1＝｛［J1［１］AND J1［２］AND J1［３］ANDク
ロック＃３］OR［NOT J1［３］｝を｛クロック３｝とラ
ッチする 読み出しイネーブル信号の発生の実現には、図5aに示
されているように、４つの入力ANDゲート151と、３つの
ORゲート152a、152b、152cと、３つのインバータ153a、
153b、153cと、３つのラッチ154a、154b、154cとが要求
される。
ロック＃３］OR［NOT J1［１］｝を｛クロック３｝とラ
ッチする ReadEn2＝｛［J1［１］AND J1［２］AND J1［３］ANDク
ロック＃３］OR［NOT J1［２］｝を｛クロック３｝とラ
ッチする ReadEn1＝｛［J1［１］AND J1［２］AND J1［３］ANDク
ロック＃３］OR［NOT J1［３］｝を｛クロック３｝とラ
ッチする 読み出しイネーブル信号の発生の実現には、図5aに示
されているように、４つの入力ANDゲート151と、３つの
ORゲート152a、152b、152cと、３つのインバータ153a、
153b、153cと、３つのラッチ154a、154b、154cとが要求
される。
発生される読み出しイネーブル信号に加えて、ミス
（誤）アラインメントが生じた場合には、ミスアライン
メント制御信号が好ましくは発生される。ミスアライン
メント（アライン・エラー）は、論理的には、任意の特
定のJ1に対して、そのJ1とクロック＃３おび当該J1信号
のそれぞれの論理和と逆との論理和が１である状態とし
て定義できる。論理的には、 ミスアラインメント＝［J1OR］AND［J1AND］AWD［クロ
ック３］であり、ただし、J1OR＝［J1［１］］OR［J1
［２］］OR［J1［３］］、J1AND＝［J1［１］］AND［J1
［２］］AND［J1［３］］である。換言すれば、J1の値
の１つがハイであるならば、すべての３つのJ1値がクロ
ック３でハイとは限らなくても、ミスアラインメントが
存在する。
（誤）アラインメントが生じた場合には、ミスアライン
メント制御信号が好ましくは発生される。ミスアライン
メント（アライン・エラー）は、論理的には、任意の特
定のJ1に対して、そのJ1とクロック＃３おび当該J1信号
のそれぞれの論理和と逆との論理和が１である状態とし
て定義できる。論理的には、 ミスアラインメント＝［J1OR］AND［J1AND］AWD［クロ
ック３］であり、ただし、J1OR＝［J1［１］］OR［J1
［２］］OR［J1［３］］、J1AND＝［J1［１］］AND［J1
［２］］AND［J1［３］］である。換言すれば、J1の値
の１つがハイであるならば、すべての３つのJ1値がクロ
ック３でハイとは限らなくても、ミスアラインメントが
存在する。
図5b、図5cのタイミング図が、ミスアラインされた信
号をリアラインする機構を更に説明している。図5bに示
されているように、クロック＃１、クロック＃２、クロ
ック＃３がスタガされ（staggered）、しかし全体で、
出力されるSTS−3Cクロック速度を表している。読み出
し［１］、読み出し［２］、読み出し［３］信号が、ク
ロック＃１、クロック＃２、クロック＃３のパルスと並
列に発生され、よってやはりスタガされる。同様にし
て、J1バイトのJ1［１］、J1［２］、J1［３］が、それ
ぞれは３つのSTS−３クロック・サイクルに対して保持
されているが、スタガされて、クロック＃３において、
すべてのJ1バイトがハイになる。よってJ AND信号が図5
bのクロック・パルス５で発生されるが、このパルスは
クロック＃３と同時に生じている。よって、上述の説明
に基づいて、すべては適切にアラインされる。J1OR信号
も、図5bに示されている。
号をリアラインする機構を更に説明している。図5bに示
されているように、クロック＃１、クロック＃２、クロ
ック＃３がスタガされ（staggered）、しかし全体で、
出力されるSTS−3Cクロック速度を表している。読み出
し［１］、読み出し［２］、読み出し［３］信号が、ク
ロック＃１、クロック＃２、クロック＃３のパルスと並
列に発生され、よってやはりスタガされる。同様にし
て、J1バイトのJ1［１］、J1［２］、J1［３］が、それ
ぞれは３つのSTS−３クロック・サイクルに対して保持
されているが、スタガされて、クロック＃３において、
すべてのJ1バイトがハイになる。よってJ AND信号が図5
bのクロック・パルス５で発生されるが、このパルスは
クロック＃３と同時に生じている。よって、上述の説明
に基づいて、すべては適切にアラインされる。J1OR信号
も、図5bに示されている。
次に図5cを参照すると、ミスアラインされた信号が、
J1［１］及びJ1［２］の前に生じるJ1［３］と共に示さ
れている。よって、パルス２においては、J1［３］は、
J1［１］、J1［２］がハイでなくともハイであり、ミス
アラインメント・パルス（アライン・エラー）が生じ
る。ミスアラインメントの結果として、クロック・カウ
ント５〜７に対する読み出しイネーブル信号ReadEn3は
ハイに留まらず、そのときにFIFO45−３から読み出され
るデータは、以前のデータであり、J1［３］データ・バ
イトではない。図5cに示されるように、パルス３、４に
おいて、J1［１］及びJ1［２］信号はハイになる。結果
として、J1［３］は依然としてハイであるからJ1ANDは
２つのクロック・パルス（４、５）に対してハイにな
る。クロック・パルス５はクロック＃３に対応するの
で、すべての３つのFIFOは読み出しイネーブルされ、J1
バイトは、図示のように、連続的にFIFOから読み出され
る。よってSTS−3C信号は、これでリアラインされてい
る。
J1［１］及びJ1［２］の前に生じるJ1［３］と共に示さ
れている。よって、パルス２においては、J1［３］は、
J1［１］、J1［２］がハイでなくともハイであり、ミス
アラインメント・パルス（アライン・エラー）が生じ
る。ミスアラインメントの結果として、クロック・カウ
ント５〜７に対する読み出しイネーブル信号ReadEn3は
ハイに留まらず、そのときにFIFO45−３から読み出され
るデータは、以前のデータであり、J1［３］データ・バ
イトではない。図5cに示されるように、パルス３、４に
おいて、J1［１］及びJ1［２］信号はハイになる。結果
として、J1［３］は依然としてハイであるからJ1ANDは
２つのクロック・パルス（４、５）に対してハイにな
る。クロック・パルス５はクロック＃３に対応するの
で、すべての３つのFIFOは読み出しイネーブルされ、J1
バイトは、図示のように、連続的にFIFOから読み出され
る。よってSTS−3C信号は、これでリアラインされてい
る。
本発明の好適実施例に従うと、任意のデータ・バイト
がFIFOから再度読み出されなければならない場合には、
エラーが、マイクロプロセッサのインターフェースにミ
スアラインメント・エラー・ビットを設定することによ
って、フラグされる。エラー・ビットは、J1ORがハイで
あってJ1ORとJ1ANDとの論理和がローである場合にエラ
ー・ビットが設定されるという論理に従って、有効に設
定される。また、本発明の好適実施例によれば、マイク
ロプロセッサによってエラー・ビットが設定されエラー
・リセット・ビットが設定された（これは通常立ち上げ
た時だけになされる）場合に、データは、SPEのサブフ
レームの開始まで送られる。次に、FIFOのレジスタ・バ
ンク上のポインタがリアラインされて、読み出しポイン
タが書き込みポインタから１つのFIFOの半分だけ離れ
る、すなわち、当該FIFOは15バイトの深度にリセットさ
れる。
がFIFOから再度読み出されなければならない場合には、
エラーが、マイクロプロセッサのインターフェースにミ
スアラインメント・エラー・ビットを設定することによ
って、フラグされる。エラー・ビットは、J1ORがハイで
あってJ1ORとJ1ANDとの論理和がローである場合にエラ
ー・ビットが設定されるという論理に従って、有効に設
定される。また、本発明の好適実施例によれば、マイク
ロプロセッサによってエラー・ビットが設定されエラー
・リセット・ビットが設定された（これは通常立ち上げ
た時だけになされる）場合に、データは、SPEのサブフ
レームの開始まで送られる。次に、FIFOのレジスタ・バ
ンク上のポインタがリアラインされて、読み出しポイン
タが書き込みポインタから１つのFIFOの半分だけ離れ
る、すなわち、当該FIFOは15バイトの深度にリセットさ
れる。
当業者であれば、本明細書で開示されたリアラインメ
ントの技術は、STS−１成分がスイッチングされたネッ
トワークを通って別々に送られるSTS−3C信号のSTS−１
成分のリアラインメントにも応用され得ることは明らか
であろう。このような場合には、３つのFIFOの代わりに
典型的には３つの部分に分割される大きなRAMスペース
を提供することが望ましいが、これは、スイッチングさ
れたネットワークを通る際の遅延は各STS−１成分に対
して著しく異なっており（何100フレームにも相当す
る）、極端に大きなFIFOは非常に高価であるからであ
る。このような状況では、J1バイト・リアラインメント
機構を超えて同期化機構を提供する必要があり、これ
は、１つのSTS−１成分のフレームを残りのSTS−１成分
の対応するフレームとリアラインする必要があるからで
ある。別言すれば、J1バイトをアラインするだけでは、
１つの成分のJ1バイトは遅延が大きい場合には別のフレ
ームのJ1バイトでもあり得るから、適切なリアラインメ
ントは保証されない。よって、本発明によれば、H4又は
定義されていないPOHバイトを同期化信号として用いる
ことが可能である。例えば、256（28）の中の１つのH4
バイトは、すべてのものでコード化できるが、残りのH4
バイトは所望であればすべてゼロとしてコード化でき
る、あるいは、こののこりのH4バイトは数値の順番で
（１から256まで）コード化できるし、そして、リアラ
インメント回路においては、H4バイト又は他の指定され
たPOHバイトをモニタして、３つのH4が全部１（又は同
じコード化された数）でありJ1バイト・リアラインメン
ト機構がみたされた場合にだけRAMからの読み出しが開
始されるようにできる。このようにして、J1バイト及び
従ってSPEがアラインされるだけでなく、１つのSTS−１
成分のSPEが、STS−３信号の対応するSTS−１成分のSPE
ともアラインされる。
ントの技術は、STS−１成分がスイッチングされたネッ
トワークを通って別々に送られるSTS−3C信号のSTS−１
成分のリアラインメントにも応用され得ることは明らか
であろう。このような場合には、３つのFIFOの代わりに
典型的には３つの部分に分割される大きなRAMスペース
を提供することが望ましいが、これは、スイッチングさ
れたネットワークを通る際の遅延は各STS−１成分に対
して著しく異なっており（何100フレームにも相当す
る）、極端に大きなFIFOは非常に高価であるからであ
る。このような状況では、J1バイト・リアラインメント
機構を超えて同期化機構を提供する必要があり、これ
は、１つのSTS−１成分のフレームを残りのSTS−１成分
の対応するフレームとリアラインする必要があるからで
ある。別言すれば、J1バイトをアラインするだけでは、
１つの成分のJ1バイトは遅延が大きい場合には別のフレ
ームのJ1バイトでもあり得るから、適切なリアラインメ
ントは保証されない。よって、本発明によれば、H4又は
定義されていないPOHバイトを同期化信号として用いる
ことが可能である。例えば、256（28）の中の１つのH4
バイトは、すべてのものでコード化できるが、残りのH4
バイトは所望であればすべてゼロとしてコード化でき
る、あるいは、こののこりのH4バイトは数値の順番で
（１から256まで）コード化できるし、そして、リアラ
インメント回路においては、H4バイト又は他の指定され
たPOHバイトをモニタして、３つのH4が全部１（又は同
じコード化された数）でありJ1バイト・リアラインメン
ト機構がみたされた場合にだけRAMからの読み出しが開
始されるようにできる。このようにして、J1バイト及び
従ってSPEがアラインされるだけでなく、１つのSTS−１
成分のSPEが、STS−３信号の対応するSTS−１成分のSPE
ともアラインされる。
以上で、STS−３型信号のリタイミング及びリアライ
ンメント装置を説明してきた。本発明の方法も、この装
置に直接に関係することは明らかである。本発明の特定
の実施例を示してきたが、これは、その特定の実施例に
限定されることを意図しておらず、明細書から読み取れ
る最も広い範囲を有することを意図している。よって、
特定の論理回路をリアラインメント達成のために開示し
たが、それ以外の回路を用いることも可能である。ま
た、特定のTOH同期バイト（03）がFIFO深度のトラッキ
ングを許容するために用い、特定のPOHバイト（J1）を
リアラインメントを達成するために用いたが、FIFO深度
をトラッキングするのに用いるバイトがTOHを同期して
おりSTS−3C信号のリアラインメントを達成するための
バイトがPOHと同期していれば、別のバイトを用いても
かまわない。同様に、直前のポインタ移動が達成された
以後にフレーム数をトラッキングするために、別のバイ
トを用いることもできる。当業者であれば、好適な深度
とあるバイト数のハード及びソフト・スレショルドを有
するFIFOを用いて本発明の説明を行ったが、別の深度の
FIFOを用いることができるし、ハード及びソフト・スレ
ショルドがリタイミング機構に用いられるのであれば、
スレショルドを変更することも可能である。同様に、２
つよりも多くのFIFO深度スレショルド多びタイミング・
スレショルドを用いてもよい。請求の範囲に記載された
発明の精神と範囲から離れずに、これ以外の修正を施す
ことが可能であることは、当業者には明らかであろう。
ンメント装置を説明してきた。本発明の方法も、この装
置に直接に関係することは明らかである。本発明の特定
の実施例を示してきたが、これは、その特定の実施例に
限定されることを意図しておらず、明細書から読み取れ
る最も広い範囲を有することを意図している。よって、
特定の論理回路をリアラインメント達成のために開示し
たが、それ以外の回路を用いることも可能である。ま
た、特定のTOH同期バイト（03）がFIFO深度のトラッキ
ングを許容するために用い、特定のPOHバイト（J1）を
リアラインメントを達成するために用いたが、FIFO深度
をトラッキングするのに用いるバイトがTOHを同期して
おりSTS−3C信号のリアラインメントを達成するための
バイトがPOHと同期していれば、別のバイトを用いても
かまわない。同様に、直前のポインタ移動が達成された
以後にフレーム数をトラッキングするために、別のバイ
トを用いることもできる。当業者であれば、好適な深度
とあるバイト数のハード及びソフト・スレショルドを有
するFIFOを用いて本発明の説明を行ったが、別の深度の
FIFOを用いることができるし、ハード及びソフト・スレ
ショルドがリタイミング機構に用いられるのであれば、
スレショルドを変更することも可能である。同様に、２
つよりも多くのFIFO深度スレショルド多びタイミング・
スレショルドを用いてもよい。請求の範囲に記載された
発明の精神と範囲から離れずに、これ以外の修正を施す
ことが可能であることは、当業者には明らかであろう。
フロントページの続き (56)参考文献 特開 平５−336066（ＪＰ，Ａ) 特開 平４−211534（ＪＰ，Ａ) 特開 昭63−287128（ＪＰ，Ａ) 特開 平３−226133（ＪＰ，Ａ) 特開 平２−27828（ＪＰ，Ａ) 特表 平４−504638（ＪＰ，Ａ) ＩＥＥＥ ＪＯＵＲＮＡＳＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ ＴＳ，Ｖｏｌ．28，Ｎｏ．３（1993− ３），Ｒｏｂｅｒｔ Ｗ．Ｈａｍｌｉ ｎ，Ｊｒ ａｎｄ Ｂｕｄ Ｐａｒｒｕ ｃｋ，”Ａ ＳＯＮＥＴ／ＳＤＨ Ｏｖ ｅｒｈｅａｄ Ｔｅｒｍｉｎａｔｏｒ ｆｏｒ ＳＴＳ−３，ＳＴＳ−３Ｃ，ａ ｎｄ ＳＴＭ−１，ｐ．276−281 ＩＥＥＥ ＣＵＳＴＯＭ ＩＮＴＥＧ ＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮ ＦＥＲＥＮＣＥ（1992−５−９），Ｒｏ ｂｅｒｔ Ｗ．Ｈａｍｌｉｎ，Ｊｒ ａ ｎｄ Ｂｕｄ Ｐａｒｒｕｃｋ，”Ａ ＳＯＮＥＴ／ＳＤＨ Ｏｖｅｒｈｅａｄ Ｔｅｒｍｉｎａｔｏｒ ｆｏｒ ＳＴ Ｓ−３，ＳＴＳ−３Ｃ ，ａｎｄ ＳＴ Ｍ−１，ｐ．14．７．１−14．７．４ (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26
Claims (29)
- 【請求項１】第１のSTS−３速度を有する入力STS−３型
信号を、前記第１のSTS−３速度と厳密に等しくはない
が類似する第２のSTS−３速度を有する第２のSTS−３型
信号にリタイミングする装置において、 ａ）前記入力STS−３型信号の同期ペイロード・エンベ
ロープ・データ信号と、前記入力STS−３型信号の関連
する同期クロックと、前記入力STS−３型信号の同期ペ
イロード・エンベロープ制御信号と前記入力STS−３型
信号の１つのTOHバイトと同期した第１のバイト制御信
号とを含む少なくとも２つの制御信号と、を受け取り、
前記入力STS−３型信号を、３つのSTS−１ペイロード信
号であって各STS−１型信号の少なくとも１バイトに付
随する前記第１のバイト制御信号に関係するバイト制御
信号にそれぞれが付随された３つのSTS−１ペイロード
信号にデマルチプレクスするデマルチプレクサ手段と、 ｂ）前記デマルチプレクサ手段に結合され、それぞれ
が、前記STS−１型信号の１つを受け取る３つのFIFO手
段と、 ｃ）前記デマルチプレクサ手段に結合され、それぞれ
が、前記STS−１型信号に関係する直前のポインタ移動
以後のSTS−１データ・フレームの数をカウントする３
つのフレーム・カウント手段と、 ｄ）１つが前記FIFO手段のそれぞれに結合され、それぞ
れが、前記関係するバイト制御信号を受け取り、少なく
ともそれから前記FIFO手段におけるバイト数を判断する
３つのFIFO深度測定手段と、 ｅ）前記３つのFIFO深度測定手段と前記３つのフレーム
・カウント手段とに結合された論理手段であって、前記
STS−１型信号の特定の１つに対して、前記STS−１型信
号の前記特定の１つを受け取る前記FIFO手段の特定の１
つにおけるバイト数が第１のスレショルド値を超えると
該論理手段が判断した後に、デスタッフ信号の（ｐ−
ｘ）のフレームを発生し、ただし、ｐは２よりも大きな
整数であり、ｘは直前のポインタ移動以後のフレーム数
と（ｐ−１）との小さい方に等しく、また、前記FIFO手
段の前記特定の１つにおけるバイト数が第２のスレショ
ルド値を超えると該論理手段が判断した後に、デスタッ
フ信号の（ｑ−ｙ）のフレームを発生し、ただし、ｑは
１よりも大きな整数であり、ｙは直前のポインタ移動以
後のフレーム数と（ｑ−１）との小さい方に等しく、前
記第１のスレショルドは前記第２のスレショルドよりも
小さく、ｑはｐよりも小さく、前記デスタッフ信号はポ
インタ移動をトリガする論理手段と、 ｆ）前記第２のSTS−３信号速度に従って前記FIFO手段
のそれぞれから前記データを読み出し、前記FIFO手段の
それぞれからの前記データをSTS−３ペイロードにマル
チプレクスするマルチプレクサ手段と、 を備えていることを特徴とする装置。 - 【請求項２】請求の範囲第１記載の装置において、 前記論理手段が、前記特定のFIFO手段におけるバイト数
が第３のスレショルド値よりも小さいと該論理手段が判
断した後に、スタッフ信号の（ｒ−ｕ）のフレームを発
生し、ただし、ｒは２よりも大きな整数であり、ｕは直
前のポインタ移動以後のフレーム数と（ｒ−１）との小
さい方に等しく、また、前記特定のFIFO手段におけるバ
イト数が第４のスレショルド値よりも小さいと該論理手
段が判断した後に、スタッフ信号の（ｓ−ｚ）のフレー
ムを発生し、ただし、ｓは１よりも大きな整数であり、
ｚは直前のポインタ移動以後のフレーム数と（ｓ−１）
との小さい方に等しく、前記第４のスレショルドは前記
第３のスレショルドよりも小さく、ｓはｒよりも小さ
く、前記スタッフ信号は第２のポインタ移動をトリガす
ることを特徴とする装置。 - 【請求項３】請求の範囲２記載の装置において、 ｐはｒに等しく、ｑはｓに等しいことを特徴とする装
置。 - 【請求項４】請求の範囲３記載の装置において、 前記第１のスレショルドはFIFO全体の半分に第１のバイ
ト数を加えたものに等しく、前記第３のスレショルドは
FIFO全体の半分から前記第１のバイト数を引いたものに
等しく、 前記第２のスレショルドはFIFO全体の半分に第２のバイ
ト数を加えたものに等しく、前記第４のスレショルドは
FIFO全体の半分から前記第２のバイト数を引いたものに
等しく、前記第２のバイト数は前記第１のバイト数より
も多いことを特徴とする装置。 - 【請求項５】請求の範囲４記載の装置において、 ｐは32バイトに等しく、ｑは４バイトに等しいことを特
徴とする装置。 - 【請求項６】請求の範囲１記載の装置において、 前記関係するバイト制御信号のそれぞれは、対応するST
S−１型信号のC1のTOHバイトの後の第１の同期ペイロー
ド・エンベロープ（SPE）バイトに付随する制御信号で
あることを特徴とする装置。 - 【請求項７】請求の範囲１記載の装置において、 STS−１型信号のそれぞれは、データ・ペイロードを含
み、 前記FIFO手段のそれぞれは、８ビットは前記データ・ペ
イロードのバイトに対し少なくとも１ビットは前記関係
する制御バイト信号に対する少なくとも９ビット幅であ
って、前記FIFO深度測定手段のそれぞれは前記FIFO手段
の出力に結合されていつ前記関係する制御バイト信号が
前記FIFO手段から読み出されるかを判断し、また、前記
FIFO深度測定手段は、前記関係する制御バイト信号の書
き込みと前記FIFO手段からの前記関係する制御バイト信
号の読み出しとの間に、前記FIFO手段に書き込まれるバ
イト数をカウントするカウント手段を備えていることを
特徴とする装置。 - 【請求項８】請求の範囲４記載の装置において、 前記関係するバイト制御信号のそれぞれは、対応するST
S−１型信号のC1のTOHバイトの後の第１の同期ペイロー
ド・エンベロープ（SPE）バイトに付随する制御信号で
あり、 STS−１型信号のそれぞれは、データ・ペイロードを含
み、 前記FIFO手段のそれぞれは、８ビットは前記データ・ペ
イロードのバイトに対し少なくとも１ビットは前記関係
する制御バイト信号に対する少なくとも９ビット幅であ
って、前記FIFO深度測定手段のそれぞれは前記FIFO手段
の出力に結合されていつ前記関係する制御バイト信号が
前記FIFO手段から読み出されるかを判断し、また、前記
FIFO深度測定手段は、前記関係する制御バイト信号の書
き込みと前記FIFO手段からの前記関係する制御バイト信
号の読み出しとの間に、前記FIFO手段に書き込まれるバ
イト数をカウントするカウント手段を備えていることを
特徴とする装置。 - 【請求項９】請求の範囲４記載の装置において、 ４前記論理手段に結合され、前記論理手段によって提供
されるポインタ移動指示に少なくとも部分的に基いて前
記第２のSTS−３型信号に対するH1H2ポインタ値を発生
し、また、前記マルチプレクサ手段に結合され、前記第
２のSTS−３型信号にマルチプレスクする前記マルチプ
レクサ手段に前記H1H2ポインタ値を提供するポインタ計
算手段を更に備えていることを特徴とする装置。 - 【請求項１０】請求の範囲４記載の装置において、 前記デマルチプレクサ手段が、前記入力STS−３型信号
の所定のバイトに関係する第３の制御信号を受け取り、
該第３の制御信号は、前記フレーム・カウント手段のそ
れぞれに送られ前記フレーム・カウント手段のカウント
を更新することを特徴とする装置。 - 【請求項１１】請求の範囲４記載の装置において、 前記第１のバイト数が４であることを特徴とする装置。
- 【請求項１２】第１のSTS−３速度を有する入力STS−３
型信号を、前記第１のSTS−３速度と厳密に等しくはな
いが類似する第２のSTS−３速度を有する第２のSTS−３
型信号にリタイミングする方法において、 ａ）前記入力STS−３型信号の同期ペイロード・エンベ
ロープ・データ信号と、前記入力STS−３型信号の関連
する同期クロックと、前記入力STS−３型信号の同期ペ
イロード・エンベロープ制御信号と前記入力STS−３型
信号の１つのTOHバイトと同期した第１のバイト制御信
号とを含む少なくとも２つの制御信号と、を受け取るス
テップと、 ｂ）前記入力STS−３型信号を、３つのSTS−１ペイロー
ド信号であって各STS−１ペイロード信号の少なくとも
１バイトに付随する前記第１のバイト制御信号に関係す
るバイト制御信号にそれぞれが付随された３つのSTS−
１ペイロード信号にデマルチプレクスするステップと、 ｃ）前記３つのSTS−１ペイロード信号と前記関係する
バイト制御信号とを３つのFIFO手段に送るステップと、 ｄ）STS−１ペイロードのそれぞれに対して前記入力信
号のフレームをカウントし、前記特定のSTS−１ペイロ
ードに対するポインタ移動の際に前記カウントをリセッ
トするステップと、 ｅ）前記関係するバイト制御信号をトラッキングするこ
とによって各FIFOの深度を測定するステップと、 ｆ）前記特定のFIFOの前記測定された深度と前記関係す
るフレーム・カウントとに基づいて、前記特定のFIFO手
段におけるバイト数が第１のスレショルド値を超えると
判断した後に各STS−１ペイロード信号に対してデスタ
ッフ信号の（ｐ−ｘ）のフレームを発生し、ただし、ｐ
は２よりも大きな整数であり、ｘは直前のポインタ移動
以後のフレーム数と（ｐ−１）との小さい方に等しく、
また、前記特定のFIFO手段におけるバイト数が第２のス
レショルド値を超えると判断した後にデスタッフ信号の
（ｑ−ｙ）のフレームを発生し、ただし、ｑは１よりも
大きな整数であり、ｙは直前のポインタ移動以後のフレ
ーム数と（ｑ−１）との小さい方に等しく、前記第１の
スレショルドは前記第２のスレショルドよりも小さく、
ｑはｐよりも小さく、前記デスタッフ信号はポインタ移
動をトリガする、ステップと、 ｇ）前記第２のSTS−３信号速度で、前記FIFO手段のそ
れぞれからのSTS−１ペイロード・データを、前記第２
のSTS−３型信号にマルチプレスクするステップと、 を含むことを特徴とする方法。 - 【請求項１３】請求の範囲12記載の方法において、 各STS−１ペイロード信号に対して、前記特定のFIFO手
段におけるバイト数が第３のスレショルド値よりも小さ
いと該論理手段が判断した後に、スタッフ信号の（ｒ−
ｕ）のフレームを発生し、ただし、ｒは２よりも大きな
整数であり、ｕは直前のポインタ移動以後のフレーム数
と（ｒ−１）との小さい方に等しく、また、前記特定の
FIFO手段におけるバイト数が第４のスレショルド値より
も小さいと判断した後に、スタッフ信号の（ｓ−ｚ）の
フレームを発生し、ただし、ｓは１よりも大きな整数で
あり、ｚは直前のポインタ移動以後のフレーム数と（ｓ
−１）との小さい方に等しく、前記第４のスレショルド
は前記第３のスレショルドよりも小さく、ｓはｒよりも
小さく、前記スタッフ信号は第２のポインタ移動をトリ
ガすることを特徴とする方法。 - 【請求項１４】請求の範囲13記載の方法において、 ｐはｒに等しく、ｑはｓに等しいことを特徴とする方
法。 - 【請求項１５】請求の範囲14記載の方法において、 前記第１のスレショルドはFIFO全体の半分に第１のバイ
ト数を加えたものに等しく、前記第３のスレショルドは
FIFO全体の半分から前記第１のバイト数を引いたものに
等しく、 前記第２のスレショルドはFIFO全体の半分に第２のバイ
ト数を加えたものに等しく、前記第４のスレショルドは
FIFO全体の半分から前記第２のバイト数を引いたものに
等しく、前記第２のバイト数は前記第１のバイト数より
も多いことを特徴とする方法。 - 【請求項１６】請求の範囲15記載の方法において、 ｐは32バイトに等しく、ｑは４バイトに等しいことを特
徴とする方法。 - 【請求項１７】請求の範囲12記載の方法において、 前記関係するバイト制御信号のそれぞれは、対応するST
S−１ペイロード信号のC1のTOHバイトの後の第１の同期
ペイロード・エンベロープ（SPE）バイトに付随する制
御信号であることを特徴とする方法。 - 【請求項１８】請求の範囲15記載の方法において、 前記第１のバイト数は４であることを特徴とする方法。
- 【請求項１９】第１のSTS−３速度を有する入力STS−3C
型信号を、前記第１のSTS−３速度と厳密に等しくはな
いが類似する第２のSTS−３速度を有する第２のSTS−3C
型信号にリタイミングする装置において、 ａ）前記入力STS−３型信号の同期ペイロード・エンベ
ロープ・データ信号と、前記入力STS−3C型信号の関連
する同期クロックと、前記入力STS−3C型信号の同期ペ
イロード・エンベロープ制御信号と前記入力STS−3C型
信号の１つのTOHバイトと同期した第１のバイト制御信
号とを含む少なくとも２つの制御信号と、を受け取り、
前記入力STS−3C型信号を、３つのSTS−１ペイロード信
号であって各STS−１ペイロード信号の少なくとも１バ
イトに付随する前記第１のバイト制御信号に関係するバ
イト制御信号にそれぞれが付随された３つのSTS−１ペ
イロード信号にデマルチプレクスするデマルチプレクサ
手段と、 ｂ）前記デマルチプレクサ手段に結合され、前記STS−
１ペイロード信号を別々に記憶するデータ記憶手段と、 ｃ）前記デマルチプレクサ手段に結合され、前記第２の
STS−3C型信号に関係する直前のポインタ移動以後のSTS
−3Cデータ・フレームの数をカウントするフレーム・カ
ウント手段と、 ｄ）前記データ記憶手段に結合され、前記関係するバイ
ト制御信号を受け取り、少なくともそれから前記データ
記憶手段における前記STS−１ペイロード信号のそれぞ
れに対するバイト数を判断するデータ記憶測定手段と、 ｅ）前記データ記憶手段と前記フレーム・カウント手段
とに結合された論理手段であって、前記データ記憶手段
における前記STS−１ペイロード信号のそれぞれに対す
るバイト数が第１のスレショルド値を超えると該論理手
段が判断した後に、デスタッフ信号の（ｐ−ｘ）のフレ
ームを発生し、ただし、ｐは２よりも大きな整数であ
り、ｘは直前のポインタ移動以後のフレーム数と（ｐ−
１）との小さい方に等しく、また、前記STS−１ペイロ
ード信号の少なくとも一方に対する前記データ記憶手段
におけるバイト数が第２のスレショルド値を超え、他方
のSTS−１ペイロード信号の前記データ記憶手段におけ
るバイト数が第３のスレショルド値を超えると該論理手
段が判断した後に、デスタッフ信号の（ｑ−ｙ）のフレ
ームを発生し、ただし、ｑは１よりも大きな整数であ
り、ｙは直前のポインタ移動以後のフレーム数と（ｑ−
１）との小さい方に等しく、前記第１のスレショルドは
前記第２のスレショルドよりも小さく、前記第３のスレ
ショルドは前記第２のスレショルドよりも小さく、ｑは
ｐよりも小さく、前記デスタッフ信号は前記第２のSTS
−3C型信号に対するポインタ移動をトリガする論理手段
と、 ｆ）前記第２のSTS−３信号速度で前記データ記憶手段
における前記別々に記憶されたデータを読み出し、前記
別々に記憶されたデータをSTS−3Cペイロードにマルチ
プレスクするマルチプレクサ手段と、 を備えていることを特徴とする装置。 - 【請求項２０】請求の範囲19記載の装置において、 前記論理手段が、前記STS−１ペイロード信号のそれぞ
れに対する前記データ記憶手段におけるバイト数が前記
第３のスレショルド値よりも小さいと該論理手段が判断
した後に、スタッフ信号の（ｒ−ｕ）のフレームを発生
し、ただし、ｒは２よりも大きな整数であり、ｕは直前
のポインタ移動以後のフレーム数と（ｒ−１）との小さ
い方に等しく、また、任意の前記STS−１ペイロード信
号に対する前記データ記憶手段におけるバイト数が第４
のスレショルド値よりも小さく、前記STS−１ペイロー
ド信号の残りのものに対する前記データ記憶手段におけ
るバイト数が前記第２のスレショルド値よりも小さいと
該論理手段が判断した後に、スタッフ信号の（ｓ−ｚ）
のフレームを発生し、ただし、ｓは１よりも大きな整数
であり、ｚは直前のポインタ移動以後のフレーム数と
（ｓ−１）との小さい方に等しく、前記第４のスレショ
ルドは前記第３のスレショルドよりも小さく、ｓはｒよ
りも小さく、前記スタッフ信号は前記第２のSTS−3C型
信号に対する第２のポインタ移動をトリガすることを特
徴とする装置。 - 【請求項２１】請求の範囲20記載の装置において、 前記データ記憶手段が３つのFIFO手段を備え、前記デー
タ記憶測定手段が３つのFIFO深度測定手段を備えている
ことを特徴とする装置。 - 【請求項２２】請求の範囲20記載の装置において、 前記STS−１ペイロード信号をリアラインするリアライ
ンメント手段を更に備えていることを特徴とする装置。 - 【請求項２３】請求の範囲22記載の装置において、 前記デマルチプレクサ手段は、所定の同期ペイロード・
エンベロープ（SPE）バイトに同期した第３の制御信号
を受け取り、該第３の制御信号に関係する第２のバイト
制御信号を提供し、 前記リアラインメント手段は、前記STS−１信号の指定
されたものに関連するクロックにおいて前記マルチプレ
クサ手段によって読み出される前記STS−１ペイロード
のそれぞれのバイトが前記所定のSPEバイトであるかど
うかを判断し、それ以外の任意の特定のSTS−１ペイロ
ードに対する前記所定のSPEバイトの読み出しを禁止す
る論理手段を備えていることを特徴とする装置。 - 【請求項２４】請求の範囲23記載の装置において、 前記所定のSPEバイトがJ1バイトであることを特徴とす
る装置。 - 【請求項２５】請求の範囲23記載の装置において、 ｐはｒに等しく、ｑはｓに等しいことを特徴とする装
置。 - 【請求項２６】請求の範囲25記載の装置において、 前記データ記憶手段は３つのFIFO手段を備え、前記デー
タ記憶測定手段が３つのFIFO深度測定手段を備え 前記第１のスレショルドはFIFO全体の半分に第１のバイ
ト数を加えたものに等しく、前記第３のスレショルドは
FIFO全体の半分から前記第１のバイト数を引いたものに
等しく、 前記第２のスレショルドはFIFO全体の半分に第２のバイ
ト数を加えたものに等しく、前記第４のスレショルドは
FIFO全体の半分から前記第２のバイト数を引いたものに
等しく、前記第２のバイト数は前記第１のバイト数より
も多いことを特徴とする装置。 - 【請求項２７】請求の範囲26記載の装置において、 ｐは32バイトに等しく、ｑは４バイトに等しいことを特
徴とする装置。 - 【請求項２８】請求の範囲26記載の装置において、 前記関係するバイト制御信号のそれぞれは、対応するST
S−１型信号のC1のTOHバイトの後の第１の第１のSPEバ
イトに付随する制御信号であり、 前記所定のSPEバイトはJ1バイトであることを特徴とす
る装置。 - 【請求項２９】請求の範囲28記載の装置において、 前記FIFO手段のそれぞれは、８ビットは前記データ・ペ
イロードのバイトに対し１ビットは前記関係する制御バ
イト信号に対し１ビットは前記第２のバイト制御信号に
対する少なくとも10ビット幅であって、前記FIFO深度測
定手段のそれぞれは前記FIFO手段の出力に結合されてい
つ前記関係する制御バイト信号が前記FIFO手段から読み
出されるかを判断し、また、前記FIFO深度測定手段は、
前記関係する制御バイト信号の書き込みと前記FIFO手段
からの前記関係する制御バイト信号の読み出しとの間
に、前記FIFO手段に書き込まれるバイト数をカウントす
るカウント手段を備えていることを特徴とする装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US848,384 | 1992-03-09 | ||
| US07/848,384 US5331641A (en) | 1990-07-27 | 1992-03-09 | Methods and apparatus for retiming and realignment of STS-1 signals into STS-3 type signal |
| PCT/US1993/002357 WO1993018595A1 (en) | 1992-03-09 | 1993-03-09 | Methods and apparatus for retiming and realignment of sts-1 signals into sts-3 type signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07506944A JPH07506944A (ja) | 1995-07-27 |
| JP3231774B2 true JP3231774B2 (ja) | 2001-11-26 |
Family
ID=25303113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51605393A Expired - Fee Related JP3231774B2 (ja) | 1992-03-09 | 1993-03-09 | Ｓｔｓ−１信号のｓｔｓ−３型信号へのリタイミング及びリアライメント方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5331641A (ja) |
| JP (1) | JP3231774B2 (ja) |
| CA (1) | CA2130473C (ja) |
| IL (1) | IL104990A (ja) |
| WO (1) | WO1993018595A1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630112A (en) * | 1991-06-19 | 1997-05-13 | Kabushiki Kaisha Toshiba | System using timing information contained in data read from reproduction unit controlled by first oscillator to vary frequency of independent system clock signal |
| FR2711435B1 (fr) * | 1993-10-20 | 1995-12-29 | Cit Alcatel | Dispositif pour justifier à intervalles réguliers un train numérique. |
| US5442636A (en) * | 1993-12-14 | 1995-08-15 | At&T Corp. | Circuit and method for alignment of digital information packets |
| KR960009536B1 (en) * | 1993-12-21 | 1996-07-20 | Korea Electronics Telecomm | Apparatus for arranging frame phase |
| JPH07264159A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | Ｓｄｈ伝送システム |
| US5883900A (en) * | 1994-03-23 | 1999-03-16 | Gpt Limited | Telecommunications transmission |
| US5535218A (en) * | 1994-06-03 | 1996-07-09 | Transwitch Corporation | Apparatus and method for limiting jitter in a telecommunications signal which is being mapped in another such signal by temporarily suspending measurement of available data |
| US5528598A (en) * | 1994-06-03 | 1996-06-18 | Transwitch Corporation | Apparatus and method for limiting jitter in a telecommunications signal |
| US5473611A (en) * | 1994-06-03 | 1995-12-05 | Transwitch Corporation | Apparatus and method for limiting jitter caused by pointer movement while mapping one telecommunications signal into another such signal |
| CA2191849A1 (en) * | 1994-06-03 | 1995-12-14 | Tat K. Ng | Apparatus and method for limiting jitter in a telecommunications signal |
| US5461622A (en) * | 1994-06-14 | 1995-10-24 | Bell Communications Research, Inc. | Method and apparatus for using SONET overheat to align multiple inverse multiplexed data streams |
| US5548534A (en) * | 1994-07-08 | 1996-08-20 | Transwitch Corporation | Two stage clock dejitter circuit for regenerating an E4 telecommunications signal from the data component of an STS-3C signal |
| JP2616731B2 (ja) * | 1994-12-27 | 1997-06-04 | 日本電気株式会社 | 伝送信号処理回路 |
| GB9509216D0 (en) * | 1995-05-05 | 1995-06-28 | Plessey Telecomm | Retiming arrangement for SDH data transmission system |
| SE506955C2 (sv) * | 1995-07-06 | 1998-03-09 | Ericsson Telefon Ab L M | ATM-flödesstyrning |
| SE505380C2 (sv) * | 1995-11-06 | 1997-08-18 | Ericsson Telefon Ab L M | System vid en transmissionsbuffert |
| US5724358A (en) * | 1996-02-23 | 1998-03-03 | Zeitnet, Inc. | High speed packet-switched digital switch and method |
| DE19627728A1 (de) | 1996-07-10 | 1998-01-15 | Sel Alcatel Ag | Netzelement und Ein-/Ausgabeeinheit für ein synchrones Übertragungssystem |
| US6157652A (en) * | 1998-05-01 | 2000-12-05 | Emulex Corporation | Hub port with constant phase |
| US6064679A (en) * | 1998-05-01 | 2000-05-16 | Emulex Corporation | Hub port without jitter transfer |
| US6269414B1 (en) * | 1998-07-14 | 2001-07-31 | Rockwell Technologies, Llc | Data rate doubler for electrical backplane |
| US6870860B1 (en) * | 2000-04-19 | 2005-03-22 | Ciena Corporation | Semi-transparent time division multiplexer/demultiplexer |
| US7065103B1 (en) * | 2000-04-19 | 2006-06-20 | Nortel Networks Limited | Hyper-concatenation across multiple parallel channels |
| US6977897B1 (en) * | 2000-05-08 | 2005-12-20 | Crossroads Systems, Inc. | System and method for jitter compensation in data transfers |
| US6975649B1 (en) * | 2000-05-25 | 2005-12-13 | Nortel Networks Limited | Hyper-concatenation across independent pointer processors |
| US6775254B1 (en) * | 2000-11-09 | 2004-08-10 | Qualcomm Incorporated | Method and apparatus for multiplexing high-speed packet data transmission with voice/data transmission |
| US20020103926A1 (en) * | 2000-12-19 | 2002-08-01 | Alcatel Usa Sourcing, L.P. | Method of transparently transporting sonet STS-3C frame information across a network |
| US6577651B2 (en) * | 2001-01-24 | 2003-06-10 | Transwitch Corp. | Methods and apparatus for retiming and realigning sonet signals |
| US7277447B2 (en) * | 2001-03-30 | 2007-10-02 | Redback Networks Inc. | Onboard RAM based FIFO with pointers to buffer overhead bytes of synchronous payload envelopes in synchronous optical networks |
| US7227876B1 (en) | 2002-01-28 | 2007-06-05 | Pmc-Sierra, Inc. | FIFO buffer depth estimation for asynchronous gapped payloads |
| US8762600B2 (en) | 2004-08-05 | 2014-06-24 | Alcatel Lucent | Digital delay buffers and related methods |
| US7349444B2 (en) * | 2004-08-23 | 2008-03-25 | Transwitch Corporation | SONET/SDH SPE/virtual container retiming with adaptive dual pointer leak rate computation |
| WO2012046760A1 (ja) * | 2010-10-07 | 2012-04-12 | Ｎｅｃカシオモバイルコミュニケーションズ株式会社 | データ読出装置、通信装置、データ読出方法およびプログラム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142529A (en) * | 1988-12-09 | 1992-08-25 | Transwitch Corporation | Method and means for transferring a data payload from a first SONET signal to a SONET signal of different frequency |
| US5040170A (en) * | 1988-12-09 | 1991-08-13 | Transwitch Corporation | System for cross-connecting high speed digital signals |
| JPH0654901B2 (ja) * | 1989-02-08 | 1994-07-20 | 富士通株式会社 | フォーマット変換制御方式 |
| US5065396A (en) * | 1990-01-02 | 1991-11-12 | At&T Bell Laboratories | Inverse multiplexer and demultiplexer techniques |
| US5157655A (en) * | 1990-10-31 | 1992-10-20 | Transwitch Corp. | Apparatus for generating a ds-3 signal from the data component of an sts-1 payload signal |
-
1992
- 1992-03-09 US US07/848,384 patent/US5331641A/en not_active Expired - Lifetime
-
1993
- 1993-03-09 WO PCT/US1993/002357 patent/WO1993018595A1/en active Application Filing
- 1993-03-09 IL IL10499093A patent/IL104990A/en not_active IP Right Cessation
- 1993-03-09 CA CA002130473A patent/CA2130473C/en not_active Expired - Fee Related
- 1993-03-09 JP JP51605393A patent/JP3231774B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| ＩＥＥＥ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ（１９９２−５−９），Ｒｏｂｅｒｔ Ｗ．Ｈａｍｌｉｎ，Ｊｒ ａｎｄ Ｂｕｄ Ｐａｒｒｕｃｋ，"Ａ ＳＯＮＥＴ／ＳＤＨ Ｏｖｅｒｈｅａｄ Ｔｅｒｍｉｎａｔｏｒ ｆｏｒ ＳＴＳ−３，ＳＴＳ−３Ｃ ，ａｎｄ ＳＴＭ−１，ｐ．１４．７．１−１４．７．４ |
| ＩＥＥＥ ＪＯＵＲＮＡＳＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，Ｖｏｌ．２８，Ｎｏ．３（１９９３−３），Ｒｏｂｅｒｔ Ｗ．Ｈａｍｌｉｎ，Ｊｒ ａｎｄ Ｂｕｄ Ｐａｒｒｕｃｋ，"Ａ ＳＯＮＥＴ／ＳＤＨ Ｏｖｅｒｈｅａｄ Ｔｅｒｍｉｎａｔｏｒ ｆｏｒ ＳＴＳ−３，ＳＴＳ−３Ｃ，ａｎｄ ＳＴＭ−１，ｐ．２７６−２８１ |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1993018595A1 (en) | 1993-09-16 |
| CA2130473C (en) | 2001-10-30 |
| IL104990A (en) | 1996-06-18 |
| CA2130473A1 (en) | 1993-09-16 |
| IL104990A0 (en) | 1993-07-08 |
| JPH07506944A (ja) | 1995-07-27 |
| US5331641A (en) | 1994-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3231774B2 (ja) | Ｓｔｓ−１信号のｓｔｓ−３型信号へのリタイミング及びリアライメント方法及び装置 | |
| US6094737A (en) | Path test signal generator and checker for use in a digital transmission system using a higher order virtual container VC-4-Xc in STM-N frames | |
| US5923653A (en) | SONET/SDH receiver processor | |
| JP3130425B2 (ja) | ジッタ抑圧回路 | |
| EP0559649B1 (en) | Method and means for transferring a data payload from a first sonet signal to a sonet signal of different frequency | |
| US5257261A (en) | Methods and apparatus for concatenating a plurality of lower level SONET signals into higher level sonet signals | |
| JPH04261239A (ja) | デジタルｔｄｍデータストリームをポインタ処理する方法およびシステム | |
| US5563890A (en) | SONET/SDH pointer justification gap elimination circuit | |
| US7940651B2 (en) | Momentary-disconnection-free switching device | |
| US7016344B1 (en) | Time slot interchanging of time slots from multiple SONET signals without first passing the signals through pointer processors to synchronize them to a common clock | |
| JP4168701B2 (ja) | 位相調整装置及びそれに用いる位相調整方法並びにそのプログラム | |
| US5528580A (en) | Add-drop control apparatus | |
| Hamlin et al. | A SONET/SDH overhead terminator for STS-3, STS-3C, and STM-1 | |
| JP2963194B2 (ja) | ジッタ抑圧回路 | |
| JP3271444B2 (ja) | Ｂｉｐ−２演算回路およびｂｉｐ−２チェック回路 | |
| IL113710A (en) | A device for scheduling and editing STS-1 signals for STS-3 signals | |
| JP2965449B2 (ja) | データ分離出力回路 | |
| US7349444B2 (en) | SONET/SDH SPE/virtual container retiming with adaptive dual pointer leak rate computation | |
| FI94811B (fi) | Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä käytettävien signaalien kehysten kohdistamiseksi | |
| JPH1093536A (ja) | 伝送装置のユニット間インタフェース方式 | |
| Sholander et al. | Methodology and results of synchronous digital hierarchy network payload jitter simulation | |
| KR100252501B1 (ko) | 동기식 다중화장치에서 | |
| KR100397504B1 (ko) | 전송시스템의 데이터열에 대한 시분할 병렬 에러의 누적계산장치 및 그 방법 | |
| JP3949595B2 (ja) | ジッタ抑圧回路 | |
| Show et al. | Design of DS1 transport device in SDH network |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |