JPH07506944A

JPH07506944A - Ｓｔｓ−１信号のｓｔｓ−３型信号へのリタイミング及びリアライメント方法及び装置

Info

Publication number: JPH07506944A
Application number: JP5516053A
Authority: JP
Inventors: パラック，ビデュット; ハムリン，ロバート・ダブリュー，ジュニア
Original assignee: トランスウィッチ・コーポレーション
Priority date: 1992-03-09
Filing date: 1993-03-09
Publication date: 1995-07-27
Anticipated expiration: 2016-11-26
Also published as: US5331641A; JP3231774B2; CA2130473C; CA2130473A1; IL104990A0; IL104990A; WO1993018595A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】５ＴＳ−１信号の５ＴＳ−３俗信号へのリタイミング及びリアライメント方法及び装置本願は、１９９０年７月２７日に出願された出願番号第０７１５５９６３６号の一部継続出願であり、当該出願は、その全体をこの明細書に組み入れるものとする。

発明の背景本発明は、光速距離通信ネットワークに関する。更に詳しくは、本発明は、より高速の５ＯＮＥＴ信号の、それよりも低速の成分に分解され交差接続された及び（又は）スイッチングされるネットワークを通過する異なる経路を介して送られた後で再結合される際の、リタイミング及びリアラインメントに関する。

アメリカ合衆国及び全世界にサービスを提供している遠距離通信ネツトワークは、現在、常に生じる帯域幅増加の要求によって、アナログ送信からデジタル送信へと発展している。光ファイバ（ｆ　１ｂｅｒ　ｏｐｔ　ｉｃ）がそのような発展に適した道具であることがわかっており、大きなトランク（ｔｒｕｎｋ）から回線使用者の配線プラントまでのほとんどすべての応用例で、銅のケーブルを代替している。光ファイバ・ケーブルは、より小さな減衰で、銅よりもはるかに多くの情報を運ぶことができる。

光ファイバ・ケーブルは遠距離通信の未来を代表するが、現時点ては、遠距離通信ネットワークの全体は、異なる種類の装置によって供給され種々の共存する通信スタンダードに従って運営される種々のケーブルの型から成って（Ｘる。より古いスタンダードやケーブルや装置は、実際には消えつつあるが、当分の間は、スタンダード、装置、通信線は、古いものも新しいものも可能な限り互換性を有することが必要である。現に、５ＴＳ−１信号などの５ＯＮＥＴ信号を扱うことが可能な交差接続（スイッチ）装置のような比較的新しい先ネットワーク装置が設置されている場合でも、（詳細は図６ａ〜図６ｄに見られる、５ＴＳ−３，５ＴＳ−３Ｃなどの）更に高レベルの信号が、発生される。典型的には、このような高レベルの信号のための交差接続装置は、人手不可能であるか、通常は設置されていない。よって、より高レベルの信号が使用されるためには、このようなより高レベルの信号をそれよりも低いレベルの装置に適応させる機構、すなわち、逆向きの（ｂ　ａ　ｃ　ｋｗａ　ｒ　ｄ）互換性が要求される。

発明の概要従って、本発明の目的は、より高レベルの遠距離通信信号が、それよりも低レベルの交差接続装置による交差接続及び（又は）スイッチングされるネットワークうえの送信のために複数の構成要素に分解された後で、その高レベル遠距離通信信号を再結合させる機構を提供する。

本発明の更なる目的は、５ＴＳ−３又は５ＴＳ−３Ｃ信号の５ＴＳ−１成分をリタイミング又はリアラインメントする方法及び装置を提供することである。

本発明の更なる目的は、出力される５ＴＳ−３信号が入力される５ＴＳ−３信号とは異なるデータ速度を有している場合に、５ＴＳ−１成分をスタッフ（ｓｔｕｆｆ）及びデスタッフ（ｄｅｓｔｕｆｆ）することによって、５ＴＳ−３信号の５ＴＳ−１成分をリタイミングする方法及び装置を提供することである。

本発明のまた更なる目的は、アルゴリズムを提供して、そのアルゴリズムに従って５ＴＳ−３信号の５ＴＳ−１成分のスタッフ及びデスタッフを制御し、信号シックを減少させることである。

また、本発明の別の目的は、アルゴリズムを提供して、５ＴＳ−３Ｃ信号のスタッフ及びデスタッフを制御することである。

本発明の付加的な目的は、５ＴＳ−１成分それぞれが交差接続装置を通過する際の遅延が異なる場合に、５ＴＳ−３Ｃ信号の５ＴＳ−１成分のリアラインメントのための方法及び装置を提供することである。

本発明の目的を達成するために、５ＴＳ−３俗信号をリタイミングする装置が提供され、この装置は、一般的に、５ＴＳ−３俗信号の同期エンベロープ・ペイロードを３つの５ＴＳ−１ペイロードにデマルチプレクスしてトランスポート・オーハーヘゾド（ＴＯＨ）バイトと同期した少な（とも１つのバイトをトラッキングするデマルチプレクサ手段と、５ＴＳ−１ペイロードを受け取る３つのＦＩＦＯと、各ＦＩＦＯに伴っておりＦＩＦＯにおけるバイト数を測定するＰＩＦＯ深度測定回路と、ＦＩＦＯ深度測定回路に伴っておりＦＩＦＯが一杯に近い又は空に近い場合には従前のポインタ移動からの４つのフレームと同じくらい速く又はＦＩＦＯが単に空に又は一杯になり始めている場合にはそれよりはゆっくりとスタッフ又はデスタッフ信号を発生する論理回路と、入ってくる５ＴＳ−３復信号の速度に類似の速度でＦＩＦＯからデータを読み出し新たな５ＴＳ−３復信号を発生するマルチプレクサ手段と、を備えている。好ましくは、５ＴＳ−３信号のＳＰＥをデマルチプレクスし、ＳＰＥデータをＦＩＦＯに書き込む場合には、ＳＰＥ制御信号及び入力クロックと共に、リサイクリングＮカウンタが用いられる。また、好ましくは、スタッフするがデスタッフするかを決定する際に、ＦＩＦＯ深度測定回路が、（Ｊｌバイトに続くバイトなどの）ＴＯＨに同期したバイトのＦＩＦＯへの書き込みとＦＩＦＯがらの当該バイトの読み出しとの間に生じるバイト数を計数する。バイト数が第１の（ソフト）フル・スレショルドを超える、又は、第１の（ソフト）エンプティ・スレショルドよりも小さい場合には、スタッフ又はデスタッフが好ましくは（３２−ｘ）フレーム後に発生される。ここで、Ｘは、３１と直前のポインタ移動以後のフレーム数との小さい方である。

他方、バイト数が第２の（ハード）フル・スレショルドを超える、又は、第２の（ハード）エンプティ・スレショルドよりも小さい場合には、スタッフ又はデスタッフが好ましくは（５−ｙ）フレーム後に発生される。ここで、ｙは、４と直前のポインタ移動以後のフレーム数との小さい方である。フレーム計数器（カウンタ）は、好ましくは、直前のポインタ移動以後のフレーム数をトラッキングする装置の一部として提供される。

本発明の別の特徴によれば、入力信号及び出力信号が５ＴＳ−３Ｃ信号の場合には、スタッフするかデスタッフするかの決定は、好ましくは、すべての３つの深度測定回路を参暉してなされるが、これは、５ＴＳ−３Ｃ信号のためのりタイミング装置においてはすべての５ＴＳ−１ペイロードが共にスタッフ又はデスタッフされなければならないからである。スレショルドの方向と共にソフト又はハートのスレショルドが満たされたのかと、スレショルドを満たす深度測定回路の数とを見るアルゴリズムが提供されて、スタッフとデスタッフとのどちらが生じるべきかを判断する。

更ニ、５ＴＳ−３Ｃ信号ニ関シテ、５ＴＳ−３Ｃ信号の５Ｔｓ−１成分をリアラインする装置及び方法が提供される。このリアラインソフト装置は、一般に、ＰＯＨ同期バイト制御信号（例えば、Ｊ１バイト）を発生する手段と、ＦＩＦＯ手段の中にあって１１バイト制御信号を介してＪ１バイトをトラッキングする手段と、出力５ＴＳ−３クロツクのフェーズ３と入力として３つのＪ１１バイト制御信とを有する論理手段と、を備えている。この論理手段は、ＦＩＦＯすべてがクロックのフェーズ３においてハイのＪ１１信を有していなければ、任意の特定のＦＩＦＯからの１１バイトの読み出しを禁止する。

本発明の更なる目的及び効果は、添付した図面と共に詳細な説明を参照することにより、当業者には明らかになろう。

図面の簡単な説明図１は、本発明の装置のりタイミング及びリアラインソフトが見られる好適な５ＴＳ−３型端末装置のブロック図である。

図２は、５ＴＳ−３及び５ＴＳ−３Ｃ信号のための、本発明の好適なりタイミング装置の高レベルブロック図である。

図３は、５ＴＳ−３信号に対する図２のりタイミング装置の決定機構の流れ図である。

図４ａ及び図４ｂは、共に、５ＴＳ−３Ｃ信号に対する図２のりタイミング装置の決定機構のチャートである。

図５ａは、５ＴＳ−３Ｃ信号をリアラインする装置の論理回路図であり、図５ｂ及び図５０は、アラインされた５ＴＳ−３Ｃ信号と、図５ａの装置によってリアラインされた誤って（ミス）アラインされた５ＴＳ−３Ｃとのためのタイミング図である。

図６ａ、図６ｂ、図６ｃＬＬ、５ＴＳ−Ｎ７Ｌ／−ムと、５Ｔｓ−３ｃトランスポート・オーバーヘッドと、５ＴＳ−ＮＣのＳＰＥと、５ＴＳ−３のＳＰＥとの７オーマソトの従来技術の図である。

好適実施例の詳細な説明本発明の好適な５ＴＳ−３型端末（ｔｅｒｍｉｎａｔｏｒ）装置１ｏが図１に示されている。端末装置１０は、送信回路と受信回路とを含み、所望であれば、交差接続装置と共に受信及び送信回路の両方を用いることができる。ここに示した端末装置１０は、５ＴＳ−１俗信号を交差接続することができる交差接続装置と共に特に用いられるが、端末又はアット／ドロップ（ａ　ｄ　ｄ／ｄ　ｒ　ｏ　ｐ）回路と共にも用いられ得る。本発明の端末装置１０の受信及び送信回路は同じ物理的装置上に配置される必要はないことは、当業者には明らかであろう。

図１に示されるように、端末装置１０がタロツク信号とデータ信号とフレーム信号とを受け取る受信側では、当該技術分野で公知のポインタ・トラッキング回路１２を用いて、受信された５ＴＳ−３信月における５ＴＳ−１ペイロードのそれぞれに対するポインタＨＩ　Ｈ２を見いだす。入力データ信号が５ＴＳ−３Ｃ信号である場合には、ただ１つのＨＩ　Ｈ２ポインタが見いだされるが、これは、他方のＨｌバイトには連鎖表示（ｃｏｎｃａｔｅｎａｔｉｏｎ　１ｎｄｉｃａｔｉｏｎ）である（１００１００１１）が与えられ、また他方のＨ２には連鎖表示である（１１１１１．１１１）が与えられるが、これは、従来技術の図６ｂに示されている。

本発明の好適実施例によると、端末装置１０では、いったん（１つ又は複数の）ＨＩ　Ｈ２ポインタの位置が決まると、送信オーバーヘッド（ＴＯＨ）と経路オーバーヘット（ＰＯＨ）との両方の位置も容易に決まる。ＴＯＨはＴＯＨコピー回路１４てコピーされ、ＴＯＨハイドは、データＲＡＭ２２に送られて、そこから、外部のマイクロプロセッサ２５によって読み出され得る。同様にして、Ｐ　Ｏ［−１コピ一回路１６はＰＯＨハイドをコピーし、モニタ目的のためにデータＲＡＭ２２に送る。よって、図１に示すように、アラーム及び実１テモニタがＲＡＭ２２と共に提供される。これらのモニタは、他の機能以外に、好ましくはＢ１、Ｂ２、Ｂ３のパリティ計算と、ポインタ・ノヤスティフィケーンヨン・モニタリングと、アラーム計算とを実行する。１６ビントのカウンタ（図示せず）が好ましくは用いられてパリティ・エラーを記録し、他方で、８ビツトのカウンタ（図示せず）は、新たなデータ・フラグとポインタ・７ヤステイフイケーシヨンとの数をモニタする。カウンタ値とアラーム状態ビットは、マイクロプロセッサ・ポート又はインターフェース２０に供給される。

入力５ＴＳ−３型信弓の説明に戻るが、ＴＯＨ及びＰＯＨがコピーされＲＡ　Ｍ２２に送られた後で、５ＴＳ−３復信号は、次に、リタイミング及びポインタ計算ブロック１８に送られる。また、ＳＰＥ制御信号もリタイミング及びポインタ計算ブロック１８に送られ、このＳＰＥ制御信号は、ブロック１８がＳＰＥと、Ｃ１及びＪ１バイトがブロック１８によって受け取られつつある場合にはハイであるＣＩＪＩ制御信号と、入力クロック信号とを受け取っているときにはハイである。次に図２を参照して更に詳細に説明するように、リタイミング及びポインタ再計算ブロックは、入力５ＴＳ−３速度の入力信号を捕らえ、その信号を３つの５ＴＳ−１塑成分にデマルチプレクスし、各５ＴＳ−１型信号に対して新たなポインタ（例えば、ＨＩＨ２）を計算し、５ＴＳ−１信号を適当なものとして（図６ｂに示したようにバイトＨ３で、そして、以後バイト０と称するＨ３バイトの後の最初のバイトで）スタッフ及びデスタッフし、この３つの５ＴＳ−１信号を端末側のクロック速度での出力のために、リタイミングされた５ＴＳ−３復信号に戻すためにマルチブレスフする。典型的な応用例では、リタイミングされた５ＴＳ−３復信号は、次に、再度デマルチプレクスされて、５ＴＳ−１型の交差接続を用いて交差接続される。この交差接続された信号は、次には、再度マルチブレスフされ、同じ又は別の端末ブロック１０の出力側に印加される。この詳細は以下で説明する。別の応用例では、５ＴＳ−３信号は、交差接続されている５ＴＳ−１信号にデマルチプレクスするのではなく、終端される、すなわち端末に送られ得る。また、５ＴＳ−１信号を、次にデマルチプレクスされ交差接続される５ＴＳ−３信号にマルチプレスフする代わりに、個別の５ＴＳ−１信号が終端され得る。

端末ブロック１０の出力側では、典型的には交差接続されている３つの５ＴＳ− １信号から成る５ＴＳ−３復信号が受信される。交差接続から帰ってくる５ＴＳ −３信号は出力５ＴＳ−３線の速度とは異なり得るデータ速度を有するので、この信号は、（典型的にはブロック１８と等しい）リタイミング及びポインタ計算ブロック３０で、デマルチプレクスされ、再びリタイミングされ、再びマルチプレスフされる。しかし、５ＴＳ−３信号を再構成する際に、経路オーバーヘッド（Ｈ４以外）及びトランスポート・オーバーヘット・バイトが、ＰＯＨマルチプレクサ３２とＴＯＨマルチプレクサ３４それぞれにおいて、信号にマルチプレスフされる。これらのオーバーヘッド・バイトのための情報は、好ましくは、その情報をアラーム及び実行モニタとマイクロプロセッサ２５とから受け取るＲＡＭ２２から取られる。

次に図２を参照すると、リタイミング及びポインタ計算ブロック１８（及び３０）の詳細が示されている。特に、本発明によるリタイミング装置は、入力５ＴＳ −３型代号を３つの５ＴＳ−１型信号にデマルチプレクスするデマルチプレクサ４０と、それらの５ＴＳ−１信号を受け取る３つのＦＩＦＯ４５−１，４５−２，４５−３と、これらのＦＩＦＯにおけるデータの量を測定する３つの深度測定ブロック４８−１．４８−２．４８−３と、ポインタ移動以後にデマルチプレクスされたデータのフレーム数をカウントする３つのフレーム・カウンタ５〇−１，５０−２，５０−３と、それぞれのＦＩＦＯにおけるデータの量に基づいてポインタ移動（増加及び減少）を発生する論理決定ブロック５２と、論理決定ブロック５２からの情報に応答してポインタを発生するポインタ計算ブロック５４と、ＦＸＦＯ、ポインタ計算ブロック５４によって再計算されたポインタ情報、「ダミー」情報（すなわち、すべてゼロ）かＲＡＭ　（図１）から得たデータかのどちらかであるＴＯＨデータカラノＳＰＥデータをマルチブレスフするマルチプレクサ５５と、を含む。

デマルチプレクサ４０へのデータ入力は、有効に、５ＴＳ−３信号である。データ入力に付随するのは、入力５ＴＳ−３クロツク、いつ入力データがＳＰＥデータであるかを指示するＳＰＥ制御信号、１−１３バイト指示器制御、及び、ＣＩＪ１バイト制御信号である。ＳＰＥ制御信号は、デマルチプレクサ４０によって受け取られつつあるデータ・バイトがＳＰＥバイト（すなわち、データ・ハイド又はＰ　ＯＨバイト）である場合にだけハイである。ＣＩＪＩバイト制御信号は、デマルチプレクサ４０によって受け取られつつあるハイドがＣ１又はＪ１バイトである場合は常にハイである。５ＴＳ−３フレームに対しては、Ｃ１パルスは第１の０１バイトに対してだけハイになり、Ｊ１パルスは３つの受け取ったペイロードのそれぞれのＪ１バイトに対してハイになる。ｓｐｔ、’ｇ号は、ＣＩＪＩバイパルスが０１パルスなのかＪ１パルスなのかを判断するのに用いられるが、これは、ＳＰＥがハイでＣＩＪＩがハイの場合にはＪ　１　（ＰＯＨ）ハイドが送信され、ＳＰＥがローてＣＩＪＩがハイである場合にはＣ１（Ｔｏｔｌ）ハイドが送信される。

以下で述べるように、本発明によるリアラインソフト機構のためにはＪ１パルスが必要であり、他方、Ｃ１パルスは、好ましくは、本発明のりタイミング機構のために用いられる。

デマルチプレクサ４０は、入力５ＴＳ−３型信号を３つの部分にデマルチプレクスする。有効には、入力信号５ＴＳ−３クロック信号は、回転型（ｒｅｖｏｌｖｉｎｇ）ｍｏｄ３カウンタ（図示せず）等の任意の適切な手段によって、３つのクロック（タロツク＃１、クロック＃２、クロック＃３）に分解される。結果として生じるクロックは、それぞれが入力クロックの速度の３分の１であり、ＡＮＤゲート５８−１．５８−２．５８−３によって、ＳＰＥ信号とＡＮＤ演算され、３つの書き込み信号（書き込み＃１、書き込み＃２、書き込み＃３）を発生する。これらの書き込み信号によって、ＦＨ”０４５−１．４５−２．４５−３のそれぞれは、デマルチプレクサ４０からだけＳＰＥのデマルチプレクスされたデータ信号を受け取り、ＴＯＨバイトは有効にデマルチプレクスされている。

本発明によるＦＩＶＯ４５は、好ましくは、レジスタ・バンクとして実現される。レジスタの出力は３状態の（ｔｒｉｓｔａｔｅ）　ドライバであり、レジスタへの書き込み及びレジスタからの読み出しは、２つのウオーキング・ワン（ＷａＩｋｉｎｇ−ｏｎｅ）カウンタの使用を介してなされる。（１を１つと他はすべてゼロの値を有する再循環型バケット・ブリゲートである）第１のウオーキング・ワン・カウンタは書き込み用であり、入力データを選択された（アドレス指定された）レジスタにランチするように機能する、すなわち、ウオーキング・ワン・カウンタの１つの値を有するカウンタである。第２のウオーキング・ワン・カウンタは読み取り用であり、選択されたレジスタの３状態出力をイネーブルするように機能する。

本発明による好適なＦＩＦＯは、少なくとも２９バイトの深度と１０ビツトの幅を有する。ＦＩＦＯの特定の２９ビツトという深度は、別の５ＴＳ−１信号に対して１つの５ＴＳ−１信号の少な（とも１２バイトの遅延をエラー信号を発生させずに与えることが望ましい、すなわち少なくとも４つの連続する入力ポインタ移動（それぞれは４フレ一ム離間している）を出力ポインタ移動を発生させずに吸収することが望ましい、すなわち少なくとも６バイトの安全性（ｓａｆｅｔｙ）が望まれるという事実に基づいて、選択される。これらの各特徴は以下で更に詳細に説明される。好適なＦＩＦＯの１０ビツトの幅は、８ビツトのＳＰＥデータ・バイトを与え、また、Ｊｌ及び０３バイト（この０３バイトは、本明細書では、Ｃ１バイトに従うバイトとして定義される）だけに付随する１ビツトの制御信号であるＪ１バイト及びバイト０３も与える。上述のように、Ｊ１バイト制御信号は、ＳＰＥがハイてありデマルチプレクサ４０へのＣ１１１制御入力がハイである場合に発生される。他方で、バイト０３制御信号は、ＳＰＥ制御がローでありデマルチプレクサ４０へのＣＩＪＩ制御入力がハイである後てＳＰＥの第１のバイトカ仏イになる場合に、発生される。よって、０３バイトは、ＴＯＨに同期しているので用いられるが、他方て、ＳＰＥに同期しているＪ１バイトが用いられている場合には、Ｔ　ＯＨの位置の変化によって、深度測定を変動させる。

当業者てあれば、Ｔ　ＯＨに同期した他のバイトを、０３バイトの代わりに用いることも可能であることを理解しよう。

深度測定ブロック４８−１．４８−２．４８−３は、好ましくはカウンタである。これらのカウンタは、デマルチプレクサ４ｏからのバイト０３制御信号を開始制御として、ＦＩＦＯ手段からのバイト０３制御信号を停止制御として用いる。

ここで、読み取り信号はカウントを増加させるように作用する。深度測定ブロックのカウントは、よって、０３バイトがＦＩＦＯに書き込まれた際に正確に何バイトが関連するＦＩＦＯの中にあるかを指示する。バイト０３がＦＩＦＯがら出力される際に、深度測定ブロックのカウントは論理決定ブロック５２に送られる。

論理決定ブロック５２は、マイクロプロセッサか、デノタル信号プロセッサか、所望の論理回路かによって実現され得るが、スタッフ又はデスタッフがそれぞれの特定の出力される５ＴＳ−１成分に対して要求されるかどうかを判断する。入力信号が５ＴＳ−３信号である場合には、各５ＴＳ−１成分は別々にスタッフ又はデスタッフされる。しかし、入力信号が以下で更に詳細に説明するように５ＴＳ−３０信号である場合には、５ＴＳ−１ｒ成分」のスタッフ又はデスタッフは共になされなければならない。

フレーム・カウンタ・ブロック５０−１．５０−２．５０−３もまた、好ましくはカウンタである。これらのフレーム・カウンタはデマルチプレクサ４０からのＨ３制御信号を用いてカウントを増加させ、次に更に詳細に説明するように、当該フレーム・カウンタに関連するＦＸＦＯのスタッフ又はデスタッフに影響するポインタ移動の際にだけリセットされる。５ＴＳ−３Ｃ信号に対しては、ただ１つのフレーム・カウンタ・ブロックだけが要求されるが、これは５ＴＳ−３Ｃ信号の各５ＴＳ−１ｒ成分」のスタッフ又はデスタッフが共に生じなければならないからである。よって、直前のポインタ移動以後のフレーム・カウントは常に同じである。１つ又は３つのフレーム・カウンタ・ブロックが用いられるかどうかとは無関係に、（１つ又は複数の）フレーム・カウンタ・ブロックからの（１つ又は複数の）カウントが論理決定ブロック５２に提供される。

ＦＩＦＯ４５の出力側は、出力（端末側）クロック及びフレームを用いる。特に、基準フレームは、Ｔ　ＯＨ情報がいつ要求されるか、従って、いつＳＰＥが要求され、いつＰＯＨ情報（これはＳＰＥの一部である）が要求されるかを有効に判断する。トランスポート・オーバーヘッドは、Ｈｌ及びＨ２バイトを除いて、典型的にはヌル・データ（全部ゼロ）として提供される。ＳＰＥの開始に向くＴＯＨのＨｌ及びＨ２バイトは、論理決定ブロック５２によって受け取られる情報に基づいてポインタ計算ブロック５４によって発生される（これについては、以下で更に詳細に説明し、また、上記の親出願でも説明されている）。出力されるＳＰＥ制御信号を発生するのに要求される唯一の池の情報は、スタッフ又はデスタッフが要求されるか、である。しかし、その情報は論理決定ブロック５２による増加又は減少制御出力によってＩｊｌ＝給される。よって、デスタッフが信号の５ＴＳ−１成分の１つ、２つ、又は全部に対して要求される場合には、出力されるＳＰＥ制御は、１．２、又は全部の８３バイトに対してハイに維持され、他方で、スタッフが５ＴＳ−１成分の１つ、２つ、又は全部に対して要求される場合には、出力されるＳＰＥ制御は、Ｈ３バイトに続（３バイトの１．２、又は全部のＨ３バイトに対してローに維持される。

ＦＩＦＯに対する読み取り制御信号は、書き込み制御信号とほぼ同じ態様で発生する。このようにして、端末側の基準クロックは、有効に、３つのクロック（出力クロック＃１、＃２、＃３）にデマルチプレクスされ、それぞれの出力り口、りは対応する出力ＳＰＥ信号と、ＡＮＤゲート６２−１．６２−２．６２−３においてＡＮＤ演算される。出力される信号が５ＴＳ−３Ｃ信号である場合には、３つの異なる出力ＳＰＥ制御信号は、常に、すべて、ハイかローである。しかし、出力される信号が５ＴＳ−３信号である場合には、１つの５ＴＳ−１成分がデスタッフを要求するときには残りの成分はデスタッフを要求しないので、１つ又は２つの出力されるＳＰＥ制御信号がハイであり、残りがローであることはあり得る。この場合には、マルチプレクサ５５は、例えばＲＡＭから１又は２のＨ３バイトに対してＴＯＨバイトを受け取り、他方で、残りのＨ３バイトに対してＦＩＦＯの１つからＳＰＥデータ信号を受け取る。これとは無関係に、マルチプレクサ５５は、Ｆ　Ｉ　ＦＯ４５からのデータ信号を、ポインタ計算手段からのｔｉ１１］２バイ１〜情報及び他のＴＯＨ情報（これは、すべてセロ、又は、ＲＡＭからのＴＯＨデータであり得る）と共に、５ＴＳ−３型代号（すなわち、５ＴＳ−３又は５ＴＳ−３Ｃ信号）にマルチプレスフする。

次に図３を参照すると、５ＴＳ−３信号に対する論理決定ブロック５２のフローチャートが示されている。論理決定ブロックの構成は、アペンディクスＡに示されている。この構成は、オレゴン州ウィルソンビルのメンタ−・グラフィクス社の製造によるＡｕｔｏＬｏｇｉｃ自動論理合成及び回路発生システムへのコード入力によって、発生する離散的論理てのものである。論理決定ブロック５２の機能は、いつスタッフ又はデスタッフが必要になるかを判断することと、スタッフ又はデスタッフを生じさせる制御信号を発生することである。論理決定ブロック５２の別の機能には、ジッタを制限する態様で、スタッフ及びデスタッフ制御信号を発生することがある。」二連のように、論理決定ブロックへの入力は、（１つ又は複数の）フレーム・カウントと深度測定とを含む。ステップ１０２では、論理決定ブロック５２は、それぞれのフレーム・カウントを、「短い」スレ７ョルドと「長い」スレ７ョルドとの２つの異なるスレ７ョルドと比較する。短いスレ７ョルドは、好ましくは、標準によれば４フレームであり、２つのポインタ移動は、相互の４フレ一ム以内では不可１ｉＥである。長いスレ７ョルドは、好ましくは、３２フレームであり、２つの５ＯＮＥＴ信号の間の最大の許容される差は４０ｐｐｍであるので、これによって、はぼ３１フレームごとのポインタ移動になる。よって２つの５ＯＮＥＴの差が最大許容差に近い場合には、信号にはエラーは存在せず、長いスレ７ョルドは、規則的にポインタ移動を許容して信号における許容差を、より多（のジッタを含む短いスレショルドのポインタ移動を行わずに、与える機構を提供する。

１０４では、論理決定ブロック５２は、それぞれの深度測定カウントを、「エンプティ・ハード・リミット」、［エンプティ・ソフト・リミット、「フル・ソフト・リミット」、「フル・ハード・リミット」の４つの異なるスレショルドと比較する。ＦＩＦＯ深度が２９バイトである好適実施例では、エンプティ・ハード・リミットは７バイトに設定され、エンプティ・ソフト・リミットは１１バイトに設定され、フル・ソフト・リミットは１９バイトに設定され、エンプティ・ハード・リミットは２３バイトに設定される。よって、上述した６バイトの安全性マージンが各端部に提供され、エンプティ・ハード・リミットとフル・ソフト・リミット（同様に、フル・ハード・リミットとエンプティ・ソフト・リミット）との差は、好ましくは１２バイトである。

本発明によれば、特定のＦＩＦＯの深度がエンプティ・ハード・リミット（７バイト）よりも小さい場合には、１０６において、フレーム・カウントが短いフレーム・カウントよりも大きいかどうかがチェックされ、そうであれば、１２０において、出力ポインタ増加（スタッフ）制御信号が発生され、特定のＦＩＦＯに対するフレーム・カウンタがリセットされる。他方で、フレーム・カウントが短いフレーム・カウントよりも小さい場合には、ポインタ移動は許容されず、論理決定ブロック５２は、特定のＦＩＦＯに対する次の深度評価のためにもう１つのフレームを待機する。同様にして、１０８において、特定のＦＩＦＯ深度がエンプティ・ハード・リミット（７バイト）よりも大きく、しかし、エンプティ・ソフト・リミット（１１バイト）よりも小さい場合には、フレーム・カウントが長いフレーム・カウント（３２バイト）よりも大きいかどうかがチェックされる。

そってあれば、１２０において、出カポインタ増加制陣信号が発生され、特定のＦＩＦＯに対するフレーム・カウンタがリセットされる。そうでなければ、ポインタ移動は許容されず、論理決定ブロック５２は、特定のＦＩＦＯの次の深度評価のためにもう１つのフレームを待機する。

１１０と１１２において、論理決定ブロックは、ステップ１０６及び１０８と類似の比較を行うが、これは、バイト深度がソフト又はハードなフル・リミットよりも大きい状況に対するものである。よって、１１０ては、バイト深度がフル・ソフト・リミット（１９ハイド）よりも大きいがフル・ハード・リミット（２３バイト）よりも小さい場合には、フレーム・カウントが長いフレーム・カウント・スレショルド（３２バイト）よりも大きければ、１２２でポインタ減少（デスタッフ、すなわち、Ｈ３へのデータのインサート）制御信号が発生し、この特定のＦＩＦＯに対するフレーム・カウンタがリセットされる。他方で、フレーム・カウントがフル・ソフト・リミットよりも小さい場合には、ポインタ移動は許容されず、論理決定ブロック５２は、特定のＦＩＦＯの次の深度評価のためにもう１つのフレームを待機する。同様に、ハイド深度がフル・ハード・リミット（２３バイト）よりも大きい場合には、１１２において、フレーム・カウントが４バイトの短いフレーム・カウントよりも大きいかどうかの判断がなされる。そうであれば、１２２において、ポインタ減少制御信号が発生され、特定のＦＩＦＯに対するフレーム・カウンタがリセットされる。そうでなければ、ポインタ移動は許容されず、論理決定ブロック５２は、特定のＦＩＦＯの次の深度評価のためにもう１つのフレームを待機する。

典型的な機能においては、ＦＩＦＯは、その中に１５バイトを含む。よって、出力される５ＴＳ−３型代号が入力される５ＴＳ−３型代号よりも若干速い速度を有するならば、ＦＩＦＯからの読み出しは、ＦＩＦＯへの書き込みよりもいくらかより頻繁に生じる。結果的に、ＦＩＦＯは、データに関しては短（、エンプティ・ソフト・リミットは多くのフレームの律に到達され、スタッフ信号（ポインタ増加）が発生される。同様に、出力される５ＴＳ−３型代号が入力される５ＴＳ−３型代号よりも若干遅い速度を有するならば、ＦＩＦＯへの書き込みは、ＦＩＦＯからの読み出しよりもいくらかより頻繁に生じる。結果的に、ＦＩＦＯは、データに関しては長く（すなわち、満たす）、フル・ソフト・リミットは多くのフレームの後に到達され、デスタッフ信号（ポインタ減少）が発生される。

フル・ソフト・リミット又はエンプティ・ソフト・リミットを満たす場合において従前のポインタ移動以後に少なくとも３２データ・フレームが通過することを要求することによって、ジッタを制限することが保証される。また、ＦＩＦＯがポインタ移動を行うために予測されるよりも４つだけ多い又は４つだけ少ないバイトをもたなければならないようにソフト・スレショルドを設定することによって、あとでキャンセルされてしまうデータ速度（ジッタ）若干の相対的な移動が、ポインタ移動を要求せずに与えられる。更に、ポインタ移動をエンプティ１ハード・リミット又はフル・ハード・リミットの直後に生じさせることによって、論理決定ブロック５２は、ＦＩＦＯでデータがランアウトするとかオーバーフローするとかの緊急事態に有効に備える。また、ハード・スレショルドをエンプティ又はオーバーフロー状態から４バイトよりも太き（設定することによって、スタッフ又はデスタッフによる連続する動作が、入力データ速度と出力データ速度との差が４フレーム当たり１バイト程度になった場合でも、保証される。

上述したように、入力及び出力される信号が５ＴＳ−３Ｃ信号である場合には、１つだけのフレーム・カウンタ・ブロック５０が要求されて使用され、任意のスタッフ及びデスタッフが同時にすべての３つの５ＴＳ−１成分に対してなされなければならない。５ＴＳ−３Ｃ信号の場合に対してスタッフ及びデスタッフを作るための論理決定ブロックの論理は、図４ａ、図４ｂに示されている。図４ａ。

図４ｂに見られるように、スタッフするかデスタッフするかの判断が、すべての深度測定ブロックの状態（すなわち、カウント〈エンプティ・ハード・リミット、カウント〈エンプティ・ソフト・リミット、カウント〉フル・ソフト・リミット、カウント〉フル・ハード・リミット）及びフレーム・カウントの状態（フレーム・カウント〉短い、フレーム・カウント〉長い）の関数として行われる。すべての深度測定指示が同じである図−１ａ、図４ｂに見られるように、ハードＦＩＦＯ深度スレショルドが超えられていて、フレーム・カウントが短いフレーム・カウント・スレ７ョルド（４フレーム）を超える場合にスタッフ又はデスタッフが行われ、ソフト・スレ７ョルドが超えられていて、フレーム・カウントが長いフレーム・カウント・スレ７ョルドを超える場合にスタッフ又はデスタッフが行われることを条件にして、スタッフ又はデスタッフする判断がそれに従って下される。

また、図４ａ、図４ｂに示されているように、任意のＦＩＦＯがハードＦＩＦＯ深度スレンヨルドを超える場合には、フレーム・カウントが残りのＦＩＦＯの位置に関係なく短いフレーム・カウント・スレショルドを超える場合には、当該残りのＦＩＦＯがソフト又はハード・スレショルドを同じ方向に超えるか、又は通常の位置にある限り、スタッフ又はデスタッフがくすべての５ＴＳ−１成分に対して）実行される。しかし、ＦＩＦＯの中の１つがソフト又はハード・スレショルドをハードＦＩＦＯ深度スレ／ヨルドを超えるＦＩＦＯと反対の方向に超える場合には、エラー信号が発生され（図４ｂを参照）、入力される５ＴＳ−１オフセツトが許容されるよりも大きいことを示している。

ソフトＦＩＦＯ深度スレショルドに関しては、スタッフ又はデスタッフは、すべての３つのＦＩＦＯが同じ指示を有している場合にだけ生じる。よって、２つのＦＩＦＯがソフト・スレショルドが超えられたことを示すが、１つのＦＩＦＯがソフト・スレショルドは超えられていないことを示す場合には、何の動作もなされない。同様に、２つの異なるＦＩＦＯがソフト・スレショルドが異なる方向に超えられたことを示す場合にも、何の動作もなされない。

５ＴＳ−３Ｃ信号に関しては、上述したように、スタッフとデスタッフとは同時にすべての５ＴＳ−１成分に対してなされなければならない。これは、５ＴＳ− ３Ｃ信号の構造が５ＴＳ−３信号の構造よりも、各５ＴＳ−１成分の各バイトが残りの５ＴＳ−１成分の残りのバイトに対してアラインされている（ａｌｉｇｎｅｄ）点で、よりリジッド（ｒｉｇｉｄ）であるためである。よって、すべてのＳＰＥは、同じ位置から開始し、すべての経路オーバーヘッド・バイト（例えば、Ｊｌ）は、−緒に置かれる等である。しかし、ただ１つのＨＩＨ２５ＰＥポインタが５ＴＳ−３Ｃ信号において提供され、他方のＨｌ及びＨ２２バイト置には、５ＴＳ−３Ｃ信号を指示するように予め定義された値が与えられる。

５ＴＳ−３Ｃ信号のバイトは適切にアラインされていなけらばならないので、ＦＩＦＯ４５を通過する又は交差接続を通過する異なる遅延は、適切に対処されていなければ、出力される５ＴＳ−３Ｃ信号におけるエラーの原因となる。この問題は、通常の動作中にも生じるが、特に立ち上がり時に深刻である。本発明の別の特徴によれば、（す）アラインメントは、すべてのＪ１バイトが順序だった同時の読み出しのために利用可能であることを要求することによって得られる。

この要求は、３つのＦＩＦＯすべてのＪ１制御出力と第３のクロック（クロック＃３）との論理和を取ることによって達成される。４つの入力すべての論理和が１であれば、１バイト（すなわち、Ｊ１バイト）が各ＦＩＦＯから読み出される（すなわち、各ＦＩＦＯに対する読み出し信号がハイになる）。もちろん、Ｊ１バイト制御信号がどの特定のＦＩＦＯからも出力されず、その特定のＦＩＦＯに関連するＳＰＥ及びクロックが（上述のように）ハイである限り、読み出し信号が当該ＦＩＦＯに対して発生される。次に、図５ａに示されているように、読み出しイネーブル信号ＲｅａｄＥｎが、読み出し信号を発生させるためのＡＮＤゲート６２への第３の入力として、有効に用いられ、次の論理式に従って、この読み出しイネーブル信号が発生される。

ＲｅａｄＥｎｌ＝　ｔ［Ｊｌ　［１］　ＡＮＤＪＩ　［２］　ＡＮＤＪＩ　［３］　ＡＮＤクロックａ３］　ＯＲ［Ｎ０ＴＪ　１　［１コ）を（クロック３）とラッチするＲｅａｄＥｎ２＝　Ｉ　［Ｊ　１　［１コＡＮＤＪ　１　［２］　ＡＮＤＪ　１　［３］　ＡＮＤクロック＃３Ｆ　ＯＲ［Ｎ０ＴＪ　１　［２］　１　を（クロック３）とラッチするＲｅａｄＥｎｌ＝　Ｉ［Ｊｌ　［１］　ＡＮＤＪＩ　［２］　ＡＮＤＪＩ　［３］　ＡＮＤクロック＃３］　ＯＲ［Ｎ０ＴＪ　１　［３］　１　を（クロック３）とラッチする読み出しイネーブル信号の発生の実現には、図５ａに示されているように、４つの入力ＡＮＤゲート１５１と、３つのＯＲゲート１５２ａ１１５２ｂ、１５２Ｃと、３つのインバータ１５３ａ、１５３ｂ、１５３Ｃと、３つのラッチ１５４ａ、１５４ｂ、１５４ｃとが要求される。

発生される読み出しイネーブル信号に加えて、ミス（誤）アラインメントが生じた場合には、ミスアラインメント制御信号が好ましくは発生される。ミスアラインメント（アライン・エラー）は、論理的には、任意の特定のＪｌに対して、そのＪｌとクロック＃３おび当該Ｊ１１信のそれぞれの論理和の逆との論理和が１である状態として定義できる。論理的には、ミスアラインメント−［Ｊ　ｌ０ＲＩ　ＡＮＤ　［Ｊ　ＬＡＮＤ］　ＡＮＤ　［クロック３］であり、ただし、Ｊ　１０Ｒ＝　［Ｊ　１　［１］　］　ＯＲ［Ｊ　１　［２］　］　ＯＲ［Ｊ　１　［３］］　、　Ｊ　ＩＡＮＤ−［Ｊ　１　［１］　］　ＡＮＤ　［Ｊ　１　［２］　］　ＡＮＤ　［Ｊ　１　［３コ　］　である。換言すれば、Ｊｌの値の１つがハイであるならば、すべての３つのＪｌ値がクロック３でハイとは限らなくても、ミスアラインメントが存在する。

図５ｂ、図５ｃのタイミング図が、ミスアラインされた信号をリアラインする機構を更に説明している。図５ｂに示されているように、クロック＃１、クロック＃２、クロック＃３がスタガされ（ｓｔａｇｇｅｒｅｄ）、しかし全体で、出力される５ＴＳ−３Ｃクロック速度を表している。読み出し［１］、読み出し［２］、読み出し［３コ信゛号が、クロック＃１、クロック＃２、タロツク＃３のパルスと並列に発生され、よってやはりスタガされる。同様にして、Ｊ１ハイドのＪｌ［１コ、Ｊｌ　［２］、Ｊｌ　［３］が、それぞれは３つの５ＴＳ−３クロツク・サイクルに対して保持されているが、スタガされて、クロック＃３において、すべてのＪ１バイトがハイになる。よってＪＡＮＤ信号が図５ｂのクロック・パルス５て発生されるが、このパルスはクロック＃３と同時に生じている。よって、上述の説明に基づいて、すべては適切にアラインされる。ＪＩＯＲ信号も、図５ｂに示されている。

次に図５ｃを参照すると、ミスアラインされた信号が、Ｊｌ［１］及びＪｌ［２］の前に生じるＪｌ［３］と共に示されている。よって、パルス２においては、Ｊｌ［３］は、Ｊｌ　［１］、Ｊｌ　［２コがハイてな（ともハイであり、ミスアラインメント・パルス（アライン・エラー）が生じる。ミスアラインメントの結果として、クロック・カウント５〜７に対する読み出しイネーブル信号ＲｅａｄＥｎ３はハイに留まらず、そのときにＦＩＦＯ４５−３から読み出されるデータは、以前のデータてあり、Ｊｌ［３］データ・バイトではない。図５０に示されるように、パルス３．４において、Ｊｌ［１］及びＪｌ［２］信号はハイになる。結果として、Ｊｌ［３］は依然としてハイであるからＪＩＡＮＤは２つのクロック・パルス（４，５）に対してハイになる。クロック・パルス５はクロック＃３に対応するので、すべての３つのＦＴＦＯは読み出しイネーブルされ、Ｊ１ハイドは、図示のように、連続的にＦＩＦＯから読み出される。よって５ＴＳ− ３Ｃ信号は、これでリアラインされている。

本発明の好適実施例に従うと、任意のデータ・バイトがＦＩＦＯから再度読み出されなければならない場合には、エラーが、マイクロプロセンサのインターフェースにミスアラインメント・エラー・ビットを設定することによって、フラグされる。エラー・ヒツトは、ＪＩＯＲがハイてあってＪＩＯＲとＪ　ＬＡＮＤとの論理和かローである場合にエラー・ビットが設定されるという論理に従って、有効に設定される。また、本発明の好適実施例によれば、マイクロプロセッサによってエラー・ビットが設定されエラー・リセット・ビットが設定された（これは通常立ち上げ時だけになされる）場合に、データは、ＳＰＥのサブフレームの開始まで送られる。次に、ＦＩＦＯのレジスタ・バンク上のポインタがリアラインされて、読み出しポインタが書き込みポインタから１つのＦＩＦＯの半分だけ離れる、すなわち、当該ＦＩＦＯは１５バイトの深度にリセットされる。

当業者であれば、本明細嘗て開示されたリアラインソフトの技術は、５ＴＳ−１成分がスイッチングされたネットワークを通って別々に送られる５ＴＳ−３Ｃ信号の５ＴＳ−１成分のリアラインソフトにも応用され得ることは明らかであろう。このような場合には、３つのＦＩＦＯの代わりに典型的には３つの部分に分割される大きなＲＡＭスペースを提供することが望ましいが、これは、スイッチングされたネットワークを通る際の遅延は各５ＴＳ−１成分に対して著しく異なっており（何１００フレームにも相当する）、極端に大きなＦＩＦＯは非常に高価であるからである。このような状況では、３１バイト・リアラインソフト機構を超えて同期化機構を提供する必要があり、これは、１つの５ＴＳ−１成分のフレームを残りの５ＴＳ−１成分の対応するフレームとリアラインする必要があるからである。別言すれば、Ｊ１バイトをアラインするだけでは、１つの成分のＪ１バイトは遅延が大きい場合には別のフレームのＪ１バイトでもあり得るから、適切なリアラインソフトは保証されない。よって、本発明によれば、Ｈ４又は定義されていないＰＯＨハイドを同期化信号として用いることが可能である。例えば、２５６（２”）の中の１つのＨ４バイトは、すべてのものでコード化できるが、残りのＨ４バイトは所望であればすべてセロとしてコード化できる、あるいは、こののこりのＨ４ハイドは数値の順番で（１から２５６まで）コード化できるし、そして、リアラインソフト回路においては、Ｈ４バイト又は他の指定されたＰＯＨハイドをモニタして、３つのＨ４が全部１（又は同じコード化された数）でありＪ１バイト・リアラインソフト機構がみたされた場合にだけＲＡＭからの読み出しが開始されるようにできる。このようにして、Ｊ１バイト及び従ってＳＰＥがアラインされるだけでなく、１つの５ＴＳ−１成分のＳＰＥが、５ＴＳ− ３信号の対応する５ＴＳ−１成分のＳＰＥともアラインされる。

以上で、５ＴＳ−３型温号のりタイミング及びリアラインソフト装置を説明してきた。本発明の方法も、この装置に直接に関係することは明らかである。本発明の特定の実施例を示してきたが、これは、その特定の実施例に限定されることを意図しておらず、明細書から読み取れる最も広い範囲を有することを意図している。よって、特定の論理回路をリアラインソフト達成のために開示したが、それ以外の回路を用いることも可能である。また、特定のＴ　Ｏ）ｆ同期バイト（０３）がＦＩＦＯ深度のトラッキングを許容するために用い、特定のＰＯＨバイト（Ｊｌ）をリアラインソフトを達成するために用いたが、ＦＩＦＯ深度をトラッキングするのに用いるバイトがＴＯＨを同期しており５ＴＳ−３Ｃ信号のリアラインソフトを達成するためのバイトがＰＯＨと同期していれば、別のバイトを用いてもかまわない。同様に、直前のポインタ移動が達成された以後にフレーム数をトラッキングするために、別のバイトを用いることもてきる。当業者であれば、好適な深度とあるバイト数のハード及びソフト・スレショルドを有するＦＩＦＯを用いて本発明の説明を行ったが、別の深度のＦＩＦＯを用いることができるし、ハード及びソフト・スレショルドがリタイミング機構に用いられるのであれば、スレ７ョルドを変更することも可能である。同様に、２つよりも多くのＦＩＦＯ深度スレ／ヨルド及びタイミング・スレ７ョルドを用いてもよい。請求の範囲に記載された発明の精神と範囲から離れずに、これ以外の修正を施すことが可能であることは、当業者には明らかであろう。

ＰＯＩ−１＋経路オーバーヘッド・バイトＦＩＧ、　６ｂ・　連鎖表示Ｈｌ”（１００１００川Ｈ２”（１＋１１１１１１）補正書の翻訳文提出書（特許法第１８４条の８）平成　６年　９月　９日！。

Claims

【特許請求の範囲】

１．第１のＳＴＳ−３速度を有する入力ＳＴＳ−３型信号を、前記第１のＳＴＳ −３速度と厳密に等しくはないが類似する第２のＳＴＳ−３速度を有する第２のＳＴＳ−３型信号にリタイミングする装置において、ａ）前記入力ＳＴＳ−３型信号の同期ペイロード・エンベロープ・データ信号と、前記入力ＳＴＳ−３型信号の関連する同期クロックと、前記入力ＳＴＳ−３型信号の同期ペイロード・エンベロープ制御信号と前記入力ＳＴＳ−３型信号の１つのＴＯＨバイトと同期した第１のバイト制御信号とを含む少なくとも２つの制御信号と、を受け取り、前記入力ＳＴＳ−３型信号を、３つのＳＴＳ−１ペイロード信号であって各ＳＴＳ −１ペイロード信号の少なくとも１バイトに付随する前記第１のバイト制御信号に関係するバイト制御信号にそれぞれが付随された３つのＳＴＳ−１ペイロード信号にデマルチプレクスするデマルチプレクサ手段と、ｂ）前記デマルチプレクサ手段に結合され、それぞれが、前記ＳＴＳ−１ペイロード信号の１つを受け取る３つのＦＩＦＯ手段と、ｃ）前記デマルチプレクサ手段に結合され、それぞれが、前記ＳＴＳ−１型信号に関係する直前のポインタ移動以後のＳＴＳ−１データ・フレームの数をカウントする３つのフレーム・カウント手段と、ｄ）１つが前記ＦＩＦＯ手段のそれぞれに結合され、それぞれが、前記関係するバイト制御信号を受け取り、少なくともそれから前記ＦＩＦＯ手段におけるバイト数を判断する３つのＦＩＦＯ深度測定手段と、ｅ）前記３つのＦＩＦＯ深度測定手段と前記３つのフレーム・カウント手段とに結合された論理手段であって、前記ＦＩＦＯ手段におけるバイト数が第１のスレショルド値を超えると該論理手段が判断した後に、各ＳＴＳ−１型信号に対して、デスタッフ信号の（ｐ−ｘ）のフレームを発生し、ただしｘは直前のポインタ移動以後のフレーム数と（ｐ−１）との小さい方に等しく、また、前記ＦＩＦＯ手段におけるバイト数が第２のスレショルド値を超えると該論理手段が判断した後に、デスタツフ信号の（ｑ−ｙ）のフレームを発生し、ただしｙは直前のポインタ移動以後のフレーム数と（ｑ−１）との小さい方に等しく、前記第１のスレショルドは前記第２のスレショルドよりも小さく、ｑはｐよりも小さく、前記デスタツフ信号はポインタ移動をトリガする論理手段と、ｆ）前記第２のＳＴＳ−３信号速度に従って前記ＦＩＦＯ手段のそれぞれから前記データを読み出し、前記ＦＩＦＯ手段のそれぞれからの前記データをＳＴＳ−３ペイロードにマルチプレスクするマルチプレクサ手段と、を備えていることを特徴とする装置。
２．請求の範囲１記載の装置において、各ＳＴＳ−１信号に対して、前記論理手段が、前記ＦＩＦＯ手段におけるバイト数が第３のスレショルド値よりも小さいと該論理手段が判断した後に、スタッフ信号の（ｒ−ｕ）のフレームを発生し、ただしｕは直前のポインタ移動以後のフレーム数と（ｒ−１）との小さい方に等しく、また、前記ＦＩＦＯ手段におけるバイト数が第４のスレショルド値よりも小さいと該論理手段が判断した後に、スタッフ信号の（ｓ−ｚ）のフレームを発生し、ただしｚは直前のポインタ移動以後のフレーム数と（ｓ−１）との小さい方に等しく、前記第４のスレショルドは前記第３のスレショルドよりも小さく、ｓはｒよりも小さく、前記スタッフ信号は第２のポインタ移動をトリガすることを特徴とする装置。
３．請求の範囲２記載の装置において、ｐはｒに等しく、ｑはｓに等しいことを特徴とする装置。
４．請求の範囲３記載の装置において、前記第１のスレショルドはＦＩＦＯ全体の半分に第１のバイト数を加えたものに等しく、前記第３のスレショルドはＦＩＦＯ全体の半分から前記第１のバイト数を引いたものに等しく、前記第２のスレショルドはＦＩＦＯ全体の半分に第２のバイト数を加えたものに等しく、前記第４のスレショルドはＦＩＦＯ全体の半分から前記第２のバイト数を引いたものに等しく、前記第２のバイト数は前記第１のバイト数よりも多いことを特徴とする装置。
５．請求の範囲４記載の装置において、ｐは３２バイトに等しく、ｑは４バイトに等しいことを特徴とする装置。
６．請求の範囲１記載の装置において、前記関係するバイト制御信号のそれぞれは、対応するＳＴＳ−１型信号のＣ１のＴＯＨバイトの後の第１のＳＰＥバイトに付随する制御信号であることを特徴とする装置。
７．請求の範囲１記載の装置において、前記ＦＩＦＯ手段のそれぞれは、８ビットは前記データ・ペイロードのバイトに対し少なくとも１ビットは前記関係する制御バイト信号に対する少なくとも９ビット幅であって、前記ＦＩＦＯ深度測定手段のそれぞれは前記ＦＩＦＯ手段の出力に結合されていつ前記関係する制御バイト信号が前記ＦＩＦＯ手段から読み出されるかを判断し、また、前記ＦＩＦＯ深度測定手段は、前記関係する制御バイト信号の書き込みと前記ＦＩＦＯ手段からの前記関係する制御バイト信号の読み出しとの間に、前記ＦＩＦＯ手段に書き込まれるバイト数をカウントするカウント手段を備えていることを特徴とする装置。
８．請求の範囲４記載の装置において、前記関係するバイト制御信号のそれぞれは、対応するＳＴＳ−１型信号のＣ１のＴＯＨバイトの後の第１のＳＰＥバイトに付随する制御信号であり、前記ＦＩＦＯ手段のそれぞれは、８ビットは前記データ・ペイロードのバイトに対し少なくとも１ビットは前記関係する制御バイト信号に対する少なくとも９ビット幅であって、前記ＦＩＦＯ深度測定手段のそれぞれは前記ＦＩＦＯ手段の出力に結合されていつ前記関係する制御バイト信号が前記ＦＩＦＯ手段から読み出されるかを判断し、また、前記ＦＩＦＯ深度測定手段は、前記関係する制御バイト信号の書き込みと前記ＦＩＦＯ手段からの前記関係する制御バイト信号の読み出しとの間に、前記ＦＩＦＯ手段に書き込まれるバイト数をカウントするカウント手段を備えていることを特徴とする装置。
９．請求の範囲４記載の装置において、前記論理手段に結合され、前記論理手段によって提供されるポインタ移動指示に少なくとも部分的に基いて前記第２のＳＴＳ−３型信号に対するＨ１Ｈ２ポインタ値を発生し、また、前記マルチプレクサ手段に結合され、前記第２のＳＴＳ−３型信号にマルチプレスクする前記マルチプレクサ手段に前記Ｈ１Ｈ２ポインタ値を提供するポインタ計算手段を更に備えていることを特徴とする装置。
１０．請求の範囲４記載の装置において、前記デマルチプレクサ手段が、前記入力ＳＴＳ−３型信号の所定のバイトに関係する第３の制御信号を受け取り、該第３の制御信号は、前記フレーム・カウンタ手段のそれぞれに送られ前記フレーム・カウンタ手段のカウントを更新することを特徴とする装置。
１１．請求の範囲４記載の装置において、前記第１のバイト数が４であることを特徴とする装置。
１２．第１のＳＴＳ−３速度を有する入力ＳＴＳ−３型信号を、前記第１のＳＴＳ−３速度と厳密に等しくはないが類似する第２のＳＴＳ−３速度を有する第２のＳＴＳ−３型信号にリタイミングする方法において、ａ）前記入力ＳＴＳ−３型信号の同期ペイロード・エンベロープ・データ信号と、前記入力ＳＴＳ−３型信号の関連する同期クロックと、前記入力ＳＴＳ−３型信号の同期ペイロード・エンベロープ制御信号と前記入力ＳＴＳ−３型信号の１つのＴＯＨバイトと同期した第１のバイト制御信号とを含む少なくとも２つの制御信号と、を受け取るステップと、ｂ）前記入力ＳＴＳ−３型信号を、３つのＳＴＳ−１ペイロード信号であって各ＳＴＳ−１ペイロード信号の少なくとも１バイトに付随する前記第１のバイト制御信号に関係するバイト制御信号にそれぞれが付随された３つのＳＴＳ−１ペイロード信号にデマルチプレクスするステップと、ｃ）前記３つのＳＴＳ−１ペイロード信号と前記関係するバイト制御信号とを３つのＦＩＦＯ手段に送るステップと、ｄ）ＳＴＳ−１ペイロードのそれぞれに対して前記入力信号の前記フレームをカウントし、前記特定のＳＴＳ−１ペイロードに対するポインタ移動の際に前記カウントをリセットするステップと、ｅ）前記関係するバイト制御信号をトラッキングすることによって各ＦＩＦＯの深度を測定するステップと、ｆ）前記特定のＦＩＦＯの前記測定された深度と前記関係するフレーム・カウントとに基づいて、前記ＦＩＦＯ手段におけるバイト数が第１のスレショルド値を超えると判断した後に各ＳＴＳ−１型信号に対してデスタッフ信号の（ｐ−ｘ）のフレームを発生し、ただし、Ｘは直前のポインタ移動以後のフレーム数と（ｐ −１）との小さい方に等しく、また、前記ＦＩＦＯ手段におけるバイト数が第２のスレショルド値を超えると判断した後にデスタッフ信号の（ｑ−ｙ）のフレームを発生し、ただし、ｙは直前のポインタ移動以後のフレーム数と（ｑ−１）との小さい方に等しく、前記第１のスレショルドは前記第２のスレショルドよりも小さく、ｑはｐよりも小さく、前記デスタッフ信号はポインタ移動をトリガする、ステップと、ｇ）前記第２のＳＴＳ−３信号速度で、前記ＦＩＦＯ手段のそれぞれからのＳＴＳ−１ペイロード・データを、前記第２のＳＴＳ−３型信号にマルチプレスクするステップと、を含むことを特徴とする方法。
１３．請求の範囲１２記載の方法において、各ＳＴＳ−１ペイロード信号に対して、前記ＦＩＦＯ手段におけるバイト数が第３のスレショルド値よりも小さいと該論理手段が判断した後に、スタッフ信号の（ｒ−ｕ）のフレームを発生し、ただし、ｕは直前のポインタ移動以後のフレーム数と（ｒ−１）との小さい方に等しく、また、前記ＦＩＦＯ手段におけるバイト数が第４のスレショルド値よりも小さいと判断した後に、スタッフ信号の（ｓ−ｚ）のフレームを発生し、ただし、ｚは直前のポインタ移動以後のフレーム数と（ｓ−１）との小さい方に等しく、前記第４のスレショルドは前記第３のスレショルドよりも小さく、ｓはｒよりも小さく、前記スタッフ信号は第２のポインタ移動をトリガすることを特徴とする方法。
１４．請求の範囲１３記載の方法において、ｐはｒに等しく、ｑはｓに等しいことを特徴とする方法。
１５．請求の範囲１４記載の方法において、前記第１のスレショルドはＦＩＦＯ全体の半分に第１のバイト数を加えたものに等しく、前記第３のスレショルドはＦＩＦＯ全体の半分から前記第１のバイト数を引いたものに等しく、前記第２のスレショルドはＦＩＦＯ全体の半分に第２のバイト数を加えたものに等しく、前記第４のスレショルドはＦＩＦＯ全体の半分から前記第２のバイト数を引いたものに等しく、前記第２のバイト数は前記第１のバイト数よりも多いことを特徴とする方法。
１６．請求の範囲１５記載の方法において、ｐは３２バイトに等しく、ｑは４バイトに等しいことを特徴とする方法。
１７．請求の範囲１２記載の方法において、前記関係するバイト制御信号のそれぞれは、対応するＳＴＳ−１型信号のＣ１のＴＯＨバイトの後の第１のＳＰＥバイトに付随する制御信号であることを特徴とする方法。
１８．請求の範囲１５記載の方法において、前記第１のバイト数は４であることを特徴とする方法。
１９．第１のＳＴＳ−３速度を有する入力ＳＴＳ−３Ｃ型信号を、前記第１のＳＴＳ−３速度と厳密に等しくはないが類似する第２のＳＴＳ−３速度を有する第２のＳＴＳ−３Ｃ型信号にリタイミングする装置において、ａ）前記入力ＳＴＳ −３Ｃ型信号の同期ペイロード・エンベロープ・データ信号と、前記入力ＳＴＳ −３Ｃ型信号の関連する同期クロックと、前記入力ＳＴＳ−３Ｃ型信号の同期ペイロード・エンベロープ制御信号と前記入力ＳＴＳ−３Ｃ型信号の１つのＴＯＨバイトと同期した第１のバイト制御信号とを含む少なくとも２つの制御信号と、を受け取り、前記入力ＳＴＳ−３Ｃ型信号を、３つのＳＴＳ−１ペイロード信号であって各ＳＴＳ−１ペイロード信号の少なくとも１バイトに付随する前記第１のバイト制御信号に関係するバイト制御信号にそれぞれが付随された３つのＳＴＳ−１ペイロード信号にデマルチプレクスするデマルチプレクサ手段と、ｂ）前記デマルチプレクサ手段に結合され、前記ＳＴＳ−１ペイロード信号を別々に記憶するデータ記憶手段と、ｃ）前記デマルチプレクサ手段に結合され、前記第２のＳＴＳ−３Ｃ型信号に関係する直前のポインタ移動以後のＳＴＳ−３Ｃデータ・フレームの数をカウントするフレーム・カウント手段と、ｄ）前記データ記憶手段に結合され、前記関係するバイト制御信号を受け取り、少なくともそれから前記データ記憶手段における前記ＳＴＳ−１ペイロード信号のそれぞれに対するバイト数を判断するデータ記憶測定手段と、ｅ）前記データ記憶手段と前記フレーム・カウント手段とに結合された論理手段であって、前記データ記憶手段における前記ＳＴＳ−１ペイロード信号のそれぞれに対するバイト数が第１のスレショルド値を超えると該論理手段が判断した後に、デスタツフ信号の（ｐ−ｘ）のフレームを発生し、ただし、Ｘは直前のポインタ移動以後のフレーム数と（ｐ−１）との小さい方に等しく、また、前記ＳＴＳ−１ペイロード信号の少なくとも一方に対する前記データ記憶手段におけるバイト数が第２のスレショルド値を超え、他方のＳＴＳ−１ペイロード信号の前記データ記憶手段におけるバイト数が第３のスレショルド値を超えると該論理手段が判断した後に、デスタッフ信号の（ｑ−ｙ）のフレームを発生し、ただし、ｙは直前のポインタ移動以後のフレーム数と（ｑ−１）との小さい方に等しく、前記第１のスレショルドは前記第２のスレショルドよりも小さく、前記第３のスレショルドは前記第２のスレショルドよりも小さく、ｑはｐよりも小さく、前記デスタッフ信号はポインタ移動をトリガする論理手段と、ｆ）前記第２のＳＴＳ−３信号速度で前記データ記憶手段における前記別々に記憶されたデータを読み出し、前記別々に記憶されたデータをＳＴＳ−３Ｃペイロードにマルチプレスクするマルチプレクサ手段と、を備えていることを特徴とする装置。
２０．請求の範囲１９記載の装置において、前記論理手段が、前記ＳＴＳ−１ペイロード信号のそれぞれに対する前記データ記憶手段におけるバイト数が前記第３のスレショルド値よりも小さいと該論理手段が判断した後に、スタッフ信号の（ｒ−ｕ）のフレームを発生し、ただし、ｕは直前のポインタ移動以後のフレーム数と（ｒ−１）との小さい方に等しく、また、任意の前記ＳＴＳ−１ペイロード信号に対する前記データ記憶手段におけるバイト数が第４のスレショルド値よりも小さく、前記ＳＴＳ−１ペイロード信号の残りのものに対する前記データ記憶手段におけるバイト数が前記第２のスレショルド値よりも小さいと該論理手段が判断した後に、スタッフ信号の（ｓ−ｚ）のフレームを発生し、ただし、ｚは直前のポインタ移動以後のフレーム数と（ｓ−１）との小さい方に等しく、前記第４のスレショルドは前記第３のスレショルドよりも小さく、ｓはｒよりも小さく、前記スタッフ信号は第２のポインタ移動をトリガすることを特徴とする装置。
２１．請求の範囲２０記載の装置において、前記データ記憶手段が３つのＦＩＦＯ手段を備え、前記データ記憶測定手段が３つのＦＩＦＯ深度測定手段を備えていることを特徴とする装置。
２２．請求の範囲２０記載の装置において、前記ＳＴＳ−１ペイロード信号をリアラインするリアラインメント手段を更に備えていることを特徴とする装置。
２３．請求の範囲２２記載の装置において、前記デマルチプレクサ手段は、所定のＳＰＥバイトに同期した第３の制御信号を受け取り、該第３の制御信号に関係する第２のバイト制御信号を提供し、前記リアラインメント手段は、前記ＳＴＳ −１信号の指定されたものに関連するクロックにおいて前記マルチプレクサ手段によって読み出される前記ＳＴＳ−１ペイロードのそれぞれのバイトが前記所定のＳＰＥバイトであるかどうかを判断し、それ以外の任意の特定のＳＴＳ−１ペイロードに対する前記所定のＳＰＥバイトの読み出しを禁止する論理手段を備えていることを特徴とする装置。
２４．請求の範囲２３記載の装置において、前記所定のＳＰＥバイトがＪ１バイトであることを特徴とする装置。
２５．請求の範囲２３記載の装置において、ｐはｒに等しく、ｑはｓに等しいことを特徴とする装置。
２６．請求の範囲２５記載の装置において、前記データ記憶手段は３つのＦＩＦＯ手段を備え、前記データ記憶測定手段が３つのＦＩＦＯ深度測定手段を備え前記第１のスレショルドはＦＩＦＯ全体の半分に第１のバイト数を加えたものに等しく、前記第３のスレショルドはＦＩＦＯ全体の半分から前記第１のバイト数を引いたものに等しく、前記第２のスレショルドはＦＩＦＯ全体の半分に第２のバイト数を加えたものに等しく、前記第４のスレショルドはＦＩＦＯ全体の半分から前記第２のバイト数を引いたものに等しく、前記第２のバイト数は前記第１のバイト数よりも多いことを特徴とする装置。
２７．請求の範囲２６記載の装置において、ｐは３２バイトに等しく、ｑは４バイトに等しいことを特徴とする装置。
２８．請求の範囲２６記載の装置において、前記関係するバイト制御信号のそれぞれは、対応するＳＴＳ−１型信号のＣ１のＴＯＨバイトの後の第１のＳＰＥバイトに付随する制御信号であり、前記所定のＳＰＥバイトはＪ１バイトであることを特徴とする装置。
２９．請求の範囲２８記載の装置において、前記ＦＩＦＯ手段のそれぞれは、８ビットは前記データ・ペイロードのバイトに対し１ビットは前記関係する制御バイト信号に対し１ビットは前記第２のバイト制御信号に対する少なくとも１０ビット幅であって、前記ＦＩＦＯ深度測定手段のそれぞれは前記ＦＩＦＯ手段の出力に結合されていつ前記関係する制御バイト信号が前記ＦＩＦＯ手段から読み出されるかを判断し、また、前記ＦＩＦＯ深度測定手段は、前記関係する制御バイト信号の書き込みと前記ＦＩＦＯ手段からの前記関係する制御バイト信号の読み出しとの間に、前記ＦＩＦＯ手段に書き込まれるバイト数をカウントするカウント手段を備えていることを特徴とする装置。