JPS5933949A - 種々異なるデジタル信号―マルチプレクサ用の同期動作クロック発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、第１カウンク（ｃｏ１２′）を有し、該カウ
ンタの計数周期がパルスフレームのブロック長さに相応
し、該カウンタを予め与えられた計数位置に調節でき、
また第１カウンタ（ＣＯ１２）により制御されるブロッ
クカウンタ（ＣＯ３）、およびカラフタ−ＣＣｏ　１２
．Ｃ０３）の出力側（Ｑｏ、Ｑよ＋　　Ｃ２・・・）に
接続されて　・いる、動作クロックを発生させるだめの
論理間ｍ（（）４　）を有するデジタル信号のマルチプ
レクサ用同期クロック発生器に関する。

デジタル信号−マルチプレクサにおいて多数のデジタル
通信電流がマルチプレクサ信号に合成される。このマル
チプレクサ信号の中には公知のように、例えばフレーム
識別語、スタッフ識別ビット、スタッフビットおよびサ
ービスビットのような付加的情報が挿入されなければな
らない。この時点を定めるために、クロック発生器にお
いて得られるクロックパルスが役立つ。

受信側でマルチプレクサ信号と付加的情報は時間的に正
しく評価されなければならない。送信側および受信側で
必要とされる、所定のマルチプレクサ段のクロック発生
器はわずかに相異するのみである。それに対して種々の
ハイアラーキ段に対する種々のマルチプレクサは相異な
るビット数を有する種々のパルスフレームラ有スる。種
々のハイアラーキ段におけるパルスフレームは伝送する
ブロックの数において、またはブロック当りの伝送する
ビットの数において、または両方の点で異なっている。

従来は各マルチプレクサに対して固有のクロック発生器
が製作された。

本発明の課題は種々のマルチプレクサにおいて使用でき
るクロック発生器を提案することである。

前述した公知技術から出発して、この課題は次のように
して解決される。即ち、種々のマルチプレクサにおける
使用に相応して第１カウンタおよび／またはブロックカ
ウンタの計数周期を変化させるだめの切換装置を設け、
論理回路が種々のマルチプレクサ段のための動作クロソ
りを出力するようにする。

少なくとも２つの相異なるハイアラーキ段まだはマルチ
プレクサにおいて使用できる、唯一つの切換可能なりロ
ック発生器を構成すると有利である。このため少なくと
も１つのカウンタの計数周期が変化される。動作クロッ
クを発生させるだめの論理回路は両方のハイアラーキ段
に対して動作クロックを発生しなければならないが、こ
れは非常に屡々クロック発生器の同じ計数位置において
得られる。唯一つのクロック発生器を製作すればよいこ
とによって、クロック発生器はわずかに複雑になるが、
製造費において著しく節約できる。

第１の２進カウンタの計数周期の切換装置として切換可
能な第１）ｆ＋−ト回路が設けられており、この第１デ
ート回路の入力側は第１カウンタの出力側だ接続されて
おり、また第１デート回路の出力側は第１カウンクのセ
ット入力側に接続されていると有利である。

第１カウンタを２進カウンタとして形成し、この２進カ
ウンタの計数周期は予め与えられた計数値の際のカウン
タのリセットにより決定される。切換可能な第１ゲート
回路により種々の計数値が出力され、それによって種々
の計数周期が調節される。

第１カウンクが並列なデータ入力側を有し、データ入力
側に制御論理回路が前置接続されており、この制（財）
論理回路の入力側に同期パルスが供給され、この同期パ
ルスが第１カウ／りを常に同じ計数位置に切換え、まだ
切換可能な第１ケ゛−１・回路の出力が制御論理回路の
入力に第１オアー素子を介して論理結合されており、こ
のオアー素子の出力側が第１カウンタのセント入力側に
接続されていると有利である。

第１カウンタは種々の計数周期の際常に同じ初期位置に
リセットされる。そのようにして、動作クロックをパル
スフレームの各ブロックの始めに必要とするので、動作
クロックを発生させるだめの論理回路は簡単化される。

それに対してフレーム識別信号の受信の際クロック発生
器は他の計数位置にセットされなければならない。これ
は制御論理回路を用いて行なわれる。

使用されたクロックの時間条件に基づいて、その際第１
カウンタを、回路の走行時間に応じフレーム識別語の受
信後の次のビットに相応する計数位置にセットすると有
利である。

ブロックカウンタの計数周期の切換装置として切換可能
な第２デート回路が設けられており、この第２ケゞ−ト
回路の入力側はブロックカウンタの出力側に接続されて
おり、まだ第２デート回路の出力は制御論理回路の入力
に第２オアー素子を介して論理結合されており、このオ
アー素子の出力側はブロックカウンタのセット入力側に
接続されていると有利である。

ブロックカウンタの切換装置を第１カウンタの際と同じ
ように構成する。と有利である。ブロックカウンタは、
計数周期の終了後の通常のリセットの際のように、受信
されたフレーム識別語により同じ計数位置に切換えられ
るので、ブロックカウンタは制御論理回路を必要としな
い。

第１のケゞ−ト回路が２つの出力側を有しており、その
うち第１出力側が第１カウンクのセット入力側に接続さ
れており、第２出力側をブロックカウンタの桁上入力端
に接続すると有利である。

このようにして、ブロックカウンタが第１カウンクとは
異なる時点にクロック制御される。

ブロックカウンタの出力側はこれによって各ブロックの
第１ピツトを取出すだめに時間的に制限されない。

本発明の有利な実施形態は他の実施態様項に示されてい
る。

実施例の説明 本発明の実施例につき以下に図を用いて詳しく説明する
。

第１図に示されているクロック発生器の原理回路におい
て６つの２進カウンタＣＯ１，Ｃ０２およびＣＯ３を有
する。クロック入カ側工。

を介して２進カウンタに動作クロックＴが供給される。

カウンタＣＯ１〜ＣＯ３の個々のマルチバイブレークの
出力側は動作クロックを発生させるために論理回路Ｇ４
に接続されており、この動作クロックは論理回路Ｇ４の
出力側０１〜０６から供給される。第１の２進カウン□
りＣ０１の桁上入力端Ｃには論理１が加えられ、ｎ 第２の２進カウンタＣＯ２の桁上入力端Ｃ１ｎは第２ゲ
ート回路Ｇ２の出力側に接続されており、この第２ゲー
ト回路の入力側は第１の２進カウンタＣＯ１の出力側Ｑ
。−Ｃ３に接続されている。

桁上入力端はここで、論理１が加えられると作動可能と
なると仮定する。カウンタユニットが多数の際論理１の
かわりに論理Ｏが桁上入力端において使用可能にするた
めに必要である。これは回路を実現する際に考慮すべき
である。切換可能な第１ケゞ−ト回路Ｇ１は同様に第１
の２進カウンタの出力側および第２の２進カウンタの出
力側Ｑ。−Ｃ２に接続されている。供給すべきビットパ
ターンに依存して必ずしもすべての接続端子を設ける必
要はない。このことは切換可能な第１デート回路Ｇ１の
入力側と第１および第２カウンクの出力側との破線の接
続および接続の省略により示唆されている。切換可能な
第１ゲート回路Ｇ１の出力側は第１オアー素子ＯＲ１を
介して第１および第２の２進カウンクＣＯ１，ＣＯ２の
セット入力側ＳＥに接続されている。さらに切換可能な
第１ゲート回路Ｇ１の出力側はブロックカウンタＣＯ３
の桁上げ入力側Ｃ１ｎに接続されている。ブロックカウ
ンタＣＯ３の出力側Ｑ。−Ｃ２は切換可能な第２ケゞ−
ト回路Ｇ６と第２オアーデート○Ｒ２とを介してブロッ
クカウンタＣＯ３の七ツト入力側Ｓ、Ｅに帰還接続され
ている。第１の２進カウンタＣ０１の最初の６つのデー
タ入力側り。−Ｄ２には制御論理回路Ｇ５が前置接続さ
れている。この制御論理回路の入力何重。Ｙには図示さ
れていない同期装置から同期パルスが供給される。制御
論理回路Ｇ５の入力側はさら（Ｃそれぞれ第１および第
２オアー素子ＯＲＩ、ＯＲ２の第２入力端に接続されて
いる。カウンタの他のデータ入力側は、ブロックカウン
タの第１データ入力側Ｄｏを除いて、論理Ｏが加えられ
る。切換可能なケゞ−ト回路Ｇｌ、（）３はそれぞれ切
換入力側Ｍ１．Ｍ２を備えている。もう１つの切換入力
側Ｍ６は論理回路Ｇ４に設けられている。論理回路Ｇ４
は本質的にケゞ−ト回路を含み、このデート回路を用い
て特定の計数位置が選択されて出力される。動作クロッ
クは、障害パルスの影響を回避するために、通例マルチ
バイブレークを介して供給される。

第２図にはクロック発生器の実施例が示されている。こ
のクロック発生器は本質的に第１図に示されたクロック
発生器に一致し、ここでは２つの２進カウンタＣＯ１と
ＣＯ２が１つの第１カウンタＣＯ１’２で置き替えられ
ている。使用されるカウンタのリセット過程は動作クロ
ックと同期して行なわれる。

第２図に示されたクロック発生器は例えばマルチゾレク
サ装置５４／１４０および１４０１５６５用に切換使用
可能である。このマルチゾレクサ段のパルスフレームは
第６図および第４図に示されている。ここでは低いビッ
ト伝送速度のデータ流のフレームに関して記載されてい
る。その都度４つのデータ流が１つのマルチプレックス
信号に合成される。受信側で受信されたマルチプレック
ス信号は、図示されたパルスフレームに相応する４つの
データ流に分割され、受信側で再び連続したデータ流と
して取出される。第６図に示され、ているパルスフレー
ムは７６２ビツトを含む。これらのビットはそれぞれ１
２２ビツトを有する６ブロツク■〜■に区分されている
。割当てられたフレーム識別語（６ビツト）が１で示さ
れており、２はサービス語の１ビツトを示し、３はスタ
ッフ識別ビット、４はスタッフビットを示している。

それに対して第４図に示されたパルスフレームは６７２
ビツトを含み、この６７２ビツトはそれぞれ９６ビツト
を有する７ブロツク区分されている。付加的に伝送され
る情報の位置は、サービス語は除いて、個々のブロック
内に保持されている。

論理回路においてこれらの２つのマルチゾレクサ装置の
、すべての動作クロックを取出すのに、わずかな付加的
費用しかかからない。個々のブロック長さは第１カウン
タｃｏ１２によりまた切換可能な第１デート回路Ｇ１を
用いて発生される。ゲート回路Ｇ１により例えば計数値
１２１が取出され、カウンタはセット入力側ＳＥを介し
て次の動作クロックでもって計数値０にセットされる。

それによって第１カウンタＣ０１２は計数周期１２２に
達する。各ブロックの終りでブロックカウンタＣ０３の
桁上入力端Ｃ１ｎが付勢される。従ってブロックカウン
タは次の動作クロックである計数位置に切換えられ、そ
れによって次のブロックを示す。ブロックカウンタのリ
セットは、切換可能な第２デート回路Ｇ６を介して行な
われる。計数値６が取出され、桁上入力端Ｃ１ｎＶｃお
ける論理１と共に生じる次の動作クロックＴでもってブ
ロックカウンタが計数術１にリセットされ、その結果１
つの計数周期が６ブロツクを含む。これによって第６図
に示すパルスフレームが発生する。使用された回路技術
では動作クロックは、桁上入力端Ｃが論理１を有してい
る場合にのみ、ブロンｎ クカウンタのリセットに対しても有効である。

他の回路技術では接続は相応して変化させられる。ブロ
ックカウンタのリセットは、切換可能な第２ゲート回路
Ｇ３により相応する値を取出す場合、同様に計数位置Ｏ
で行うこともできる。

切換可能な第１ゲート回路Ｇ１は２つの出力側を用いて
、ブロックカウンタが既に１ビツトまたは数ビット早め
にクロック制御されるように構成できる。これによって
ブロックカウンタの出力側が時間的に制限されずに出力
できる。

第４図に示すパルスフレームを発生させるために切換可
能な第１デート回路Ｇ１は、計数値９５が取出されるよ
うに、切換えられる。ブロックカウンタＣＯ３において
切換可能な第２ケゞ−ト回路Ｇ６により計数値７が取出
され、それによってブロックカウンタの計数周期も同様
に７に上昇する。必要な動作クロックは論理（ロ）路Ｇ
４の出力側Ｏ工〜０６において送出される。サービス語
を示すパルスは例えば論理回路Ｇ４の出力側０５で送出
できる。それに対して第４図に示すパルスフレームを発
生しようとする場合、サービス語を示す動作クロックが
出力側０６で送出される。論理回路Ｇ４の切換入力側Ｍ
６における切換により、同じ゛ピット、例えば常に出力
側０５に送出されるサービス語のビット２、に所属する
動作クロックを出力側００〜０６において送出すること
か同様に考えられる。

低いビット伝送速度の場合の各パルスフレームの第６ビ
ツトの後で完了する同期語の受信の際、クロック発生器
は動作を開始する際まだはフレーム同期が失われた後に
新たに調節されなければならない。これは制御論理回路
Ｇ５と２つのオアー素子ＯＲ１，ＯＲ２を介して行なわ
れる。入力細工ＳＹの同期パルスは第１カウンタＣＯ１
２のデータ入力側に例えば４（２進数で０１００）を加
え、第１カウンタｃｏ１２とブロックカウンタＣ○６の
セット入力側ＳＥを付勢する。従って次の動作クロック
で第１カウンクは計数位置４に切換えられ、ブロックカ
ウンタは計数位置１に切換えられる。これによってクロ
ック発生器は同期される。

使用されたユニットの走行時間に応じて、第１カウンタ
を後の時点で同期により計数位置５または乙にリセット
することが必要でありうる。

【図面の簡単な説明】

第１図はクロック発生器の原理回路図、第２図は本発明
によるクロック発生器の実施例の回路図、第６図はマル
チゾレクサ装置３４／１４０のパルスフレームの図、第
４図はマルチプレクー！；）−装ｆｆ　１４０１５６５
のマルチプレックスフレームの図を示す。 ＣＯｌ、ＣＯ２，Ｃ０１２−＝カウンタ、Ｃ０６・・・
ブロックカウンタ、（）１，０２．Ｇ３・・デート（ロ
）路、Ｇ４・・・論理回路、Ｇ５・・・制御論理回路、
Ｍｌ、Ｍ２．Ｍ３・・・切換入力側、ＳＦ・・セット入
力側、Ｃ・・・桁上入力端、■、・・・クロッｎ り入力側。

Claims (1)

1. 【特許請求の範囲】 １、第１カウンタ（ＣＯ１２）を有し、該カウンタの計
   数周期がパルスフレームのブロック長さに相応し、該カ
   ウンタを予め与えられた計数位置に調節でき、また第１
   カウンタ（ＣＯ１２）により泄制御されるブロックカウ
   ンタ（Ｃ○ろ）、およびカウンタ（ＣＯ１２，Ｇ０６）
   の出力側（Ｑｏ　＋　　Ｑ１＋　　Ｇ２−　）に接続さ
   れている、動作クロックを発生させるだめノ論理回路（
   Ｇ４）を有するデジタル信号のマルチプレクサ用同期ク
   ロック発生器において、種々のマルチプレクサにおける
   使用に応じて第１カウンタ（ｃ　ｏ、１２　）および／
   またはブロックカウンタ（ｃｏ３）の計数周期を変化さ
   せるだめの切換装置が設けられており、論理回路（Ｇ４
   ）が種々のマルチプレクサ段のための動作クロックを出
   力することを特徴とするデジタル信号のマルチプレクサ
   用同期クロック発生器。 ２、第１の２進カウンタ（ＣＯ１２）の計数周期の切換
   装置として、切換可能な第１’７＋−１回路（Ｇ１）が
   設けられており、該ケゞ−ト回路の入力側が第１カウン
   タ（ＣＯ１２）の出力側（Ｑｏ、Ｑ工＋　　Ｇ２・・・
   ）に接続されており、また第１デート回路の出力側が第
   １カウンタのセット入力側（ＳＥ）に接続されている特
   許請求の範囲第１項記載のデジタル信号のマルチプレク
   サ用同期クロック発生器。 ６、第１カウンタ（ＣＯ１２）が並列のデータ入力側（
   Ｄｏ　＋　　ＤＩ　＋　　Ｄ２−　）を有し、データ入
   力側（Ｄｏ、Ｄよ、Ｄ２・・・）に制御論理回路（Ｇ５
   ）が前置接続されており、該制御論理回路の入力側（工
   。Ｙ）に同期パルスが供給され該同期パルスが第１カウ
   ンタを常に同じ計数位置に切換え、切換可能な第１ケゞ
   −ト回路（Ｇ１）の出力が制御論理回路（Ｇ５）の入力
   （工、Ｙ）に第１オアー素子を介して論理結合されてお
   り、該オアー素子の出力側が第１カウンタ（ＣＯ１２）
   のセット入力側（ＳＥ）に接続されている特許請求の範
   囲第１項記載のデジタルパルスのマルチプレクサ用同期
   クロック発生器。 ４、　ブロックカウンタ（ＣＯ３）の計数周期の切換装
   置として切換可能な第２ゲート回路（Ｇ３）が設けられ
   ており、該デート回路の出力が制御論理回路（Ｇ５）の
   出力に第２オアー素子（ＯＲ２）を介して論理結合され
   ており、該オアー素子の出力側がブロックカウンタ（ｃ
   ｏ３）のセット入力側（ＳＥ）に接続されている特許請
   求の範囲第１項記載のデジタル信号のマルチプレクサ用
   同期クロック発生器。 ５、第１の２進カウンタ（ＣＯ１２）および／またはブ
   ロックカウンタ（ＣＯ３）としてそれぞれ同期調節でき
   る２進カウンタが設けられている特許請求の範囲第１項
   記載のデジタル信号のマルチプレクサ用同期クロック発
   生器。 ６、　切換可能な第１ケゝ−ト回路（Ｇ１）の出力側が
   ブロックカウンタの桁上入力端（Ｃ１ｎ）に接続されて
   いる特許請求の範囲第１項記載のデジタル信号のマルチ
   プレクサ用同期クロック発生器。 Ｚ　論理回路（Ｇ４）が動作クロックを発生させるため
   にマルチプレクサ段に依存して切換可能である特許請求
   の範囲第１項記載のデジタル信号のマルチプレクサ用同
   期クロック発生器。 ８、第１ケゞ−ト回路（Ｇ１）が２つの出力側を有して
   おり、そのうちの第１出力側は第１カウンタ（ＣＯ１２
   ）のセット入力側に接続されており、第２出力側はブロ
   ック回路（Ｃｏ６）の桁上入力端に接続されている特許
   請求の範囲第１項記載のデジタル信号のマルチプレクサ
   用同期クロック発生器。