JPH08139706A - Ｂｉｐ−２演算回路およびｂｉｐ−２チェック回路 - Google Patents
Ｂｉｐ−２演算回路およびｂｉｐ−２チェック回路Info
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- JPH08139706A JPH08139706A JP27763494A JP27763494A JPH08139706A JP H08139706 A JPH08139706 A JP H08139706A JP 27763494 A JP27763494 A JP 27763494A JP 27763494 A JP27763494 A JP 27763494A JP H08139706 A JPH08139706 A JP H08139706A
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Abstract
(57)【要約】
【目的】 ＢＩＰ−２演算回路およびＢＩＰ−２チェッ
ク回路に関し、ＳＤＨにおけるＳＴＭ−１等の上位のフ
レームのまま入力されるデータに対してＢＩＰ−２の演
算を行う場合に、常にＴＵレベルのスタッフバイト（Ｖ
３）も演算に含むことにより、回路を簡略化したＢＩＰ
−２演算回路を提供することを目的とする。 【構成】 ＣＣＩＴＴで規定されている新同期ディジタ
ルハイアラーキ（ＳＤＨ）における複数の下位フレーム
を周波数調整用のスタッフバイト（Ｖ３）を用いて上位
フレームに多重化する伝送装置のＢＩＰ−２演算回路で
あって、上位フレームに多重化されたデータに対して時
分割でＢＩＰ−２の演算を行う場合に、その演算範囲に
常にスタッフバイト（Ｖ３）を含むように構成する。
ク回路に関し、ＳＤＨにおけるＳＴＭ−１等の上位のフ
レームのまま入力されるデータに対してＢＩＰ−２の演
算を行う場合に、常にＴＵレベルのスタッフバイト（Ｖ
３）も演算に含むことにより、回路を簡略化したＢＩＰ
−２演算回路を提供することを目的とする。 【構成】 ＣＣＩＴＴで規定されている新同期ディジタ
ルハイアラーキ（ＳＤＨ）における複数の下位フレーム
を周波数調整用のスタッフバイト（Ｖ３）を用いて上位
フレームに多重化する伝送装置のＢＩＰ−２演算回路で
あって、上位フレームに多重化されたデータに対して時
分割でＢＩＰ−２の演算を行う場合に、その演算範囲に
常にスタッフバイト（Ｖ３）を含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は伝送装置等に使用される
ＢＩＰ−２（Bit Interleaved Parity-2）演算回路に関
するものである。
ＢＩＰ−２（Bit Interleaved Parity-2）演算回路に関
するものである。
【０００２】ＣＣＩＴＴで規定されている伝送方式の１
つである同期多重変換（ＳＤＨ：Synchronous Digital
Hierarchy ）は、図６に示すような構造を有し、これま
での伝送装置で用いられてきた１次群、２次群、３次群
と呼ばれるデータを収容するためのデータフォーマット
（例えばＶＣ（Virtual Container)−１１、ＶＣ−２、
ＶＣ−３等）が用意されており、これらを例えば155.52
Ｍｂ／ｓ（ＳＴＭ（Synchronous Transport Module)−
１）に多重して送出している。
つである同期多重変換（ＳＤＨ：Synchronous Digital
Hierarchy ）は、図６に示すような構造を有し、これま
での伝送装置で用いられてきた１次群、２次群、３次群
と呼ばれるデータを収容するためのデータフォーマット
（例えばＶＣ（Virtual Container)−１１、ＶＣ−２、
ＶＣ−３等）が用意されており、これらを例えば155.52
Ｍｂ／ｓ（ＳＴＭ（Synchronous Transport Module)−
１）に多重して送出している。
【０００３】これらのデータフォーマット中にはパリテ
ィビットが用意されており、送信側でパリティ演算を行
って挿入し、受信側でチェックすることにより伝送路の
品質を監視することが可能である。このパリティ演算
は、ＳＴＭ−１の中にはＶＣ−１１なら８４チャネル
（ＣＨ）分を収容することができるため、各ＶＣ−１１
ごとに個別の回路でパリティ演算を行うと膨大な回路規
模となってしまうが、ＳＴＭ−１に多重した後に時分割
で処理することにより回路を小型化する方法が知られて
いる。本発明は上位のフレームに多重されたままパリテ
ィ演算を行う回路に関するものである。
ィビットが用意されており、送信側でパリティ演算を行
って挿入し、受信側でチェックすることにより伝送路の
品質を監視することが可能である。このパリティ演算
は、ＳＴＭ−１の中にはＶＣ−１１なら８４チャネル
（ＣＨ）分を収容することができるため、各ＶＣ−１１
ごとに個別の回路でパリティ演算を行うと膨大な回路規
模となってしまうが、ＳＴＭ−１に多重した後に時分割
で処理することにより回路を小型化する方法が知られて
いる。本発明は上位のフレームに多重されたままパリテ
ィ演算を行う回路に関するものである。
【０００４】
【従来の技術】最初にＢＩＰ−２演算回路が使用される
伝送装置の構成について概略を説明する。図７は従来例
の新同期多重変換装置のブロック構成図であり、図８は
ＴＵ−１１のオーバーヘッドバイトの内容を示してい
る。図７において、送信側では、多重化部（ＭＵＸ）１
で、低次群のデータ、例えば1.544 Ｍｂ／ｓのデータが
例えば８４チャネル分多重される。この際、上位フレー
ムのオーバーヘッド部に相当する部分（バイト）には、
すべて"1" が挿入される。
伝送装置の構成について概略を説明する。図７は従来例
の新同期多重変換装置のブロック構成図であり、図８は
ＴＵ−１１のオーバーヘッドバイトの内容を示してい
る。図７において、送信側では、多重化部（ＭＵＸ）１
で、低次群のデータ、例えば1.544 Ｍｂ／ｓのデータが
例えば８４チャネル分多重される。この際、上位フレー
ムのオーバーヘッド部に相当する部分（バイト）には、
すべて"1" が挿入される。
【０００５】この多重化部１の多重化した出力に対し
て、VC-11ＰＯＨ付加部２でＢＩＰ−２の演算を行い、
演算結果をＶ５（図８）のバイトの先頭２ビットに挿入
する。VC-11ＰＯＨ付加部２の出力に対して、ＴＵ−１
１ポインタ付加部３でＶ１〜Ｖ４のオーバーヘッドバイ
トがＳＤＨの規定に則って挿入される。
て、VC-11ＰＯＨ付加部２でＢＩＰ−２の演算を行い、
演算結果をＶ５（図８）のバイトの先頭２ビットに挿入
する。VC-11ＰＯＨ付加部２の出力に対して、ＴＵ−１
１ポインタ付加部３でＶ１〜Ｖ４のオーバーヘッドバイ
トがＳＤＨの規定に則って挿入される。
【０００６】更にＴＵ−１１ポインタ付加部３の出力に
対して、上位フレームオーバーヘッド付加部４で、セク
ションオーバーヘッド（ＳＯＨ）、パスオーバーヘッド
（ＰＯＨ）等が挿入され、電気／光変換部（Ｅ／Ｏ）５
で光信号に変換されて光伝送路に送出される。
対して、上位フレームオーバーヘッド付加部４で、セク
ションオーバーヘッド（ＳＯＨ）、パスオーバーヘッド
（ＰＯＨ）等が挿入され、電気／光変換部（Ｅ／Ｏ）５
で光信号に変換されて光伝送路に送出される。
【０００７】受信側では、上述した送信側と逆の動作を
行う。光伝送路からの光信号はＯ／Ｅ６で電気信号に変
換され、上位フレームオーバーヘッド終端部７でＳＯ
Ｈ、ＰＯＨの処理をし、ＴＵ−１１ポインタ終端部８で
Ｖ１、Ｖ２によりＶ５の位置を検出する。VC-11ＰＯＨ
終端部９で、伝送されてきたデータに対してＢＩＰ−２
のパリティ演算を行い、結果をＶ５に挿入されている値
と比較し、不一致の時には外部にアラームを出力する。
そして、多重分離部（ＤＭＵＸ）10で多重分離を行う。
行う。光伝送路からの光信号はＯ／Ｅ６で電気信号に変
換され、上位フレームオーバーヘッド終端部７でＳＯ
Ｈ、ＰＯＨの処理をし、ＴＵ−１１ポインタ終端部８で
Ｖ１、Ｖ２によりＶ５の位置を検出する。VC-11ＰＯＨ
終端部９で、伝送されてきたデータに対してＢＩＰ−２
のパリティ演算を行い、結果をＶ５に挿入されている値
と比較し、不一致の時には外部にアラームを出力する。
そして、多重分離部（ＤＭＵＸ）10で多重分離を行う。
【０００８】次に従来のＢＩＰ−２演算方法について説
明する。上述した送信側のＭＵＸ１で、例えばＶＣ−１
１を例えばＳＴＭ−１に多重していく際、図９に示すよ
うに、ＶＣ−１１はまずＴＵ−１１にマッピングされ
る。ＴＵ−１１のフレームフォーマット中には入力と出
力のクロック変動を吸収するためのスタッフバイト（Ｖ
３）が１フレームに付き１バイト用意されており、入出
力のクロックの状況によりこのスタッフバイトを削除し
たり２バイトに増やしたりして、実質的なデータの速度
調整を行っている。
明する。上述した送信側のＭＵＸ１で、例えばＶＣ−１
１を例えばＳＴＭ−１に多重していく際、図９に示すよ
うに、ＶＣ−１１はまずＴＵ−１１にマッピングされ
る。ＴＵ−１１のフレームフォーマット中には入力と出
力のクロック変動を吸収するためのスタッフバイト（Ｖ
３）が１フレームに付き１バイト用意されており、入出
力のクロックの状況によりこのスタッフバイトを削除し
たり２バイトに増やしたりして、実質的なデータの速度
調整を行っている。
【０００９】この速度調整は各ＴＵ−１１ごとに個別に
行われ、その情報はＴＵ−１１のオーバーヘッドバイト
（Ｖ１、Ｖ２バイト）に挿入される。つまり、回路の小
型化のためＳＴＭ−１に多重された後でＶＣ−１１のパ
リティ演算を行う場合、単にフレームカウンタ等で時分
割の処理を行うだけでなく、各ＴＵ−１１のオーバーヘ
ッドバイト（Ｖ１、Ｖ２）からスタッフバイトの有無を
調べ、それによって演算範囲を制御する回路を別に設け
なければならない。
行われ、その情報はＴＵ−１１のオーバーヘッドバイト
（Ｖ１、Ｖ２バイト）に挿入される。つまり、回路の小
型化のためＳＴＭ−１に多重された後でＶＣ−１１のパ
リティ演算を行う場合、単にフレームカウンタ等で時分
割の処理を行うだけでなく、各ＴＵ−１１のオーバーヘ
ッドバイト（Ｖ１、Ｖ２）からスタッフバイトの有無を
調べ、それによって演算範囲を制御する回路を別に設け
なければならない。
【００１０】以下に具体的回路により説明する。図10は
従来例のパリティ演算部のブロック構成図である。図1
1、図12は従来例におけるＢＩＰ−２の演算範囲を示す
図である。図10において、スタッフバイト検出部12で入
力データのスタッフバイト（図11のＶ３）を検出して、
信号を出力する。
従来例のパリティ演算部のブロック構成図である。図1
1、図12は従来例におけるＢＩＰ−２の演算範囲を示す
図である。図10において、スタッフバイト検出部12で入
力データのスタッフバイト（図11のＶ３）を検出して、
信号を出力する。
【００１１】一方、時分割処理制御部11で、タイミング
パルス入力によりフレームパルス（ＦＰ）を出力すると
ともに信号を出力する。ＡＮＤ回路13で上記信号の
位相を反転した信号と信号との論理積を求め、データ
イネーブル信号としてＢＩＰ−２演算回路14に加え
る。ＢＩＰ−２演算回路14では、前記フレームパルス
（ＦＰ）及びデータイネーブル信号により、入力デー
タに対して１フレーム毎のＢＩＰ−２を計算する。
パルス入力によりフレームパルス（ＦＰ）を出力すると
ともに信号を出力する。ＡＮＤ回路13で上記信号の
位相を反転した信号と信号との論理積を求め、データ
イネーブル信号としてＢＩＰ−２演算回路14に加え
る。ＢＩＰ−２演算回路14では、前記フレームパルス
（ＦＰ）及びデータイネーブル信号により、入力デー
タに対して１フレーム毎のＢＩＰ−２を計算する。
【００１２】図11（ａ）に示すように、１バイトのスタ
ッフバイト（Ｖ３）が挿入されている通常の場合は、こ
のＶ３の１バイトを除いた図の斜線部分のデータに対し
てパリティ演算が行われる。同図（ｂ）に示すネガティ
ブ・ジャスティフィケーション時には、スタッフバイト
は無しとみなされ、Ｖ３バイトが１バイト分詰められて
いる。また図12（ｃ）に示すポジティブ・ジャスティフ
ィケーション時には、Ｖ３及び隣接する１バイト（計２
バイト）分パリティ演算が行われないように制御され
る。
ッフバイト（Ｖ３）が挿入されている通常の場合は、こ
のＶ３の１バイトを除いた図の斜線部分のデータに対し
てパリティ演算が行われる。同図（ｂ）に示すネガティ
ブ・ジャスティフィケーション時には、スタッフバイト
は無しとみなされ、Ｖ３バイトが１バイト分詰められて
いる。また図12（ｃ）に示すポジティブ・ジャスティフ
ィケーション時には、Ｖ３及び隣接する１バイト（計２
バイト）分パリティ演算が行われないように制御され
る。
【００１３】送信側の装置では、上記図10のＢＩＰ−２
演算回路14の出力の演算結果は、パリティ挿入回路15で
前述したＶ５のバイトの先頭２ビットに挿入されて、VC
-11ＰＯＨ付加部２から出力される。これはＶＣ−１
２、ＶＣ−２のパリティ演算についても同様にして行わ
れる。なお、ＶＣ−１１、ＶＣ−１２、ＶＣ−２のパリ
ティは、ＢＩＰ−２と呼ばれている。
演算回路14の出力の演算結果は、パリティ挿入回路15で
前述したＶ５のバイトの先頭２ビットに挿入されて、VC
-11ＰＯＨ付加部２から出力される。これはＶＣ−１
２、ＶＣ−２のパリティ演算についても同様にして行わ
れる。なお、ＶＣ−１１、ＶＣ−１２、ＶＣ−２のパリ
ティは、ＢＩＰ−２と呼ばれている。
【００１４】
【発明が解決しようとする課題】上述したように従来の
回路構成においては、Ｖ１とＶ２（ポインタ）によりス
タッフバイト（Ｖ３）の有無を検出し、スタッフバイト
の検出時にはパリティ演算からこのスタッフバイトを除
くように制御する回路を用いていたため、回路規模が大
きくなった。
回路構成においては、Ｖ１とＶ２（ポインタ）によりス
タッフバイト（Ｖ３）の有無を検出し、スタッフバイト
の検出時にはパリティ演算からこのスタッフバイトを除
くように制御する回路を用いていたため、回路規模が大
きくなった。
【００１５】本発明は上記問題を解決するためになされ
たもので、ＳＤＨにおけるＳＴＭ−１等の上位のフレー
ムのまま入力されるデータに対してＢＩＰ−２の演算を
行う場合に、常にＴＵレベルのスタッフバイト（Ｖ３）
も演算に含むことにより、回路を簡略化したＢＩＰ−２
演算回路を提供することを目的とする。
たもので、ＳＤＨにおけるＳＴＭ−１等の上位のフレー
ムのまま入力されるデータに対してＢＩＰ−２の演算を
行う場合に、常にＴＵレベルのスタッフバイト（Ｖ３）
も演算に含むことにより、回路を簡略化したＢＩＰ−２
演算回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記問題点は以下に示す
回路構成によって解決される。 （請求項１） ＣＣＩＴＴで規定されている新同期ディ
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを周波数調整用のスタッフバイト（Ｖ３）を用いて
上位フレームに多重化する伝送装置のＢＩＰ−２演算回
路であって、該上位フレームに多重化されたデータに対
して時分割でＢＩＰ−２の演算を行う場合に、その演算
範囲に常に該スタッフバイト（Ｖ３）を含むように構成
する。
回路構成によって解決される。 （請求項１） ＣＣＩＴＴで規定されている新同期ディ
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを周波数調整用のスタッフバイト（Ｖ３）を用いて
上位フレームに多重化する伝送装置のＢＩＰ−２演算回
路であって、該上位フレームに多重化されたデータに対
して時分割でＢＩＰ−２の演算を行う場合に、その演算
範囲に常に該スタッフバイト（Ｖ３）を含むように構成
する。
【００１７】（請求項２） ＣＣＩＴＴで規定されてい
る新同期ディジタルハイアラーキ（ＳＤＨ）における複
数の下位フレームを周波数調整用のスタッフバイト（Ｖ
３）を用いて上位フレームに多重化する伝送装置のＢＩ
Ｐ−２チェック回路であって、フレームの乗り換えのた
めにポインタを付け替えた後に該多重化されたデータに
対して時分割でＢＩＰ−２のチェックを行う場合に、そ
の演算範囲に常に該スタッフバイト（Ｖ３）を含むよう
に構成する。
る新同期ディジタルハイアラーキ（ＳＤＨ）における複
数の下位フレームを周波数調整用のスタッフバイト（Ｖ
３）を用いて上位フレームに多重化する伝送装置のＢＩ
Ｐ−２チェック回路であって、フレームの乗り換えのた
めにポインタを付け替えた後に該多重化されたデータに
対して時分割でＢＩＰ−２のチェックを行う場合に、そ
の演算範囲に常に該スタッフバイト（Ｖ３）を含むよう
に構成する。
【００１８】
（請求項１） ＣＣＩＴＴで規定されている新同期ディ
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを上位フレームに多重化する伝送装置においては、
スタッフバイト（Ｖ３）は"11111111"に初期設定されて
おり、このスタッフバイトの偶数番目および奇数番目の
ビットが共に４ビットであるため、このスタッフバイト
をＢＩＰ−２の演算範囲に含めても、演算結果は変わら
ない。
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを上位フレームに多重化する伝送装置においては、
スタッフバイト（Ｖ３）は"11111111"に初期設定されて
おり、このスタッフバイトの偶数番目および奇数番目の
ビットが共に４ビットであるため、このスタッフバイト
をＢＩＰ−２の演算範囲に含めても、演算結果は変わら
ない。
【００１９】この結果、例えばＳＤＨにおけるＴＵフレ
ームで、周波数調整のためスタッフバイト（Ｖ３）が増
加あるいは減少されてパリティを演算するデータの位置
が変わっても、このスタッフバイトの増／減を検出して
演算範囲を変えるという操作を行なうことなくＢＩＰ−
２の演算を行なうことができるため、ＢＩＰ−２の演算
回路の構成を簡略化することができる。
ームで、周波数調整のためスタッフバイト（Ｖ３）が増
加あるいは減少されてパリティを演算するデータの位置
が変わっても、このスタッフバイトの増／減を検出して
演算範囲を変えるという操作を行なうことなくＢＩＰ−
２の演算を行なうことができるため、ＢＩＰ−２の演算
回路の構成を簡略化することができる。
【００２０】（請求項２） フレームの乗り換えのため
にポインタを付け替えた後では、スタッフバイト（Ｖ
３）は"11111111"に設定されるため、受信側で多重化さ
れたデータに対して時分割でＢＩＰ−２のチェックを行
う場合に、このスタッフバイト（Ｖ３）をＢＩＰ−２の
演算範囲に含めても、演算結果は変わらない。この結
果、ＢＩＰ−２のチェック回路の構成についても、簡略
化することができる。
にポインタを付け替えた後では、スタッフバイト（Ｖ
３）は"11111111"に設定されるため、受信側で多重化さ
れたデータに対して時分割でＢＩＰ−２のチェックを行
う場合に、このスタッフバイト（Ｖ３）をＢＩＰ−２の
演算範囲に含めても、演算結果は変わらない。この結
果、ＢＩＰ−２のチェック回路の構成についても、簡略
化することができる。
【００２１】
【実施例】本発明の特徴は、スタッフバイト（Ｖ３）が
"11111111"である場合に、偶数番目、及び奇数番目のビ
ットが共に４ビットであり、このスタッフバイトをＢＩ
Ｐ−２の演算に加えても結果は変わらないことに着目し
て、ＢＩＰ−２の演算のためのスタッフバイトの検出を
しなくてすむようにしたことにある。以下に詳細に説明
する。
"11111111"である場合に、偶数番目、及び奇数番目のビ
ットが共に４ビットであり、このスタッフバイトをＢＩ
Ｐ−２の演算に加えても結果は変わらないことに着目し
て、ＢＩＰ−２の演算のためのスタッフバイトの検出を
しなくてすむようにしたことにある。以下に詳細に説明
する。
【００２２】図１に本発明の実施例のパリティ演算部の
構成図を示す。図において、時分割処理制御部11で、タ
イミングパルス入力によりフレームパルス（ＦＰ）を生
成すると共にイネーブル信号を生成してＢＩＰ−２演算
回路14に加え、入力データに対してＢＩＰ−２の演算を
行う。
構成図を示す。図において、時分割処理制御部11で、タ
イミングパルス入力によりフレームパルス（ＦＰ）を生
成すると共にイネーブル信号を生成してＢＩＰ−２演算
回路14に加え、入力データに対してＢＩＰ−２の演算を
行う。
【００２３】図２は実施例におけるＢＩＰ−２の演算範
囲を示す図である。通常時（図の（ａ））、ネガティブ
・ジャスティフィケーション時（図の（ｂ））、ポジテ
ィブ・ジャスティフィケーション時（図の（ｃ））共、
演算範囲を示すデータイネーブル信号の"H" レベルの位
置は変わらない。演算範囲は、通常時はスタッフバイト
が１バイト分、ポジティブ・ジャスティフィケーション
時はスタッフバイトが２バイト分多くなっているが、前
述したようにスタッフバイトが"11111111"であるため演
算結果としては同じ値になる。
囲を示す図である。通常時（図の（ａ））、ネガティブ
・ジャスティフィケーション時（図の（ｂ））、ポジテ
ィブ・ジャスティフィケーション時（図の（ｃ））共、
演算範囲を示すデータイネーブル信号の"H" レベルの位
置は変わらない。演算範囲は、通常時はスタッフバイト
が１バイト分、ポジティブ・ジャスティフィケーション
時はスタッフバイトが２バイト分多くなっているが、前
述したようにスタッフバイトが"11111111"であるため演
算結果としては同じ値になる。
【００２４】図３に送信側のＢＩＰ−２演算回路の一例
を示す。図において、８ビットパラレルの入力データの
うち奇数番目、即ち、１、３、５、及び７ビット目のデ
ータについて、排他的論理和（EX-OR)回路16でEX-ORを
求める。EX-OR 回路16の演算結果と、直前のデータのEX
-OR の演算結果であるＦＦ18のＱ端子出力とのEX-ORをE
X-OR 回路17により求め、結果を上記ＦＦ18のＤ端子に
入力する。これをクロックにより１フレーム内の入力デ
ータについて順次求める。
を示す。図において、８ビットパラレルの入力データの
うち奇数番目、即ち、１、３、５、及び７ビット目のデ
ータについて、排他的論理和（EX-OR)回路16でEX-ORを
求める。EX-OR 回路16の演算結果と、直前のデータのEX
-OR の演算結果であるＦＦ18のＱ端子出力とのEX-ORをE
X-OR 回路17により求め、結果を上記ＦＦ18のＤ端子に
入力する。これをクロックにより１フレーム内の入力デ
ータについて順次求める。
【００２５】EX-OR は２つの入力データが等しいとき
"0" を、又等しくないとき"1" を出力する特性を有する
ので、偶パリティの場合、ＦＦ18から出力される１フレ
ームの奇数番目に関する最終的な値が"0" の時には、Ｖ
５の先頭２ビットのうち一方のビットに"0"を挿入し、
最終的な値が"1" の時には、"1"を挿入する。
"0" を、又等しくないとき"1" を出力する特性を有する
ので、偶パリティの場合、ＦＦ18から出力される１フレ
ームの奇数番目に関する最終的な値が"0" の時には、Ｖ
５の先頭２ビットのうち一方のビットに"0"を挿入し、
最終的な値が"1" の時には、"1"を挿入する。
【００２６】EX-OR 回路20に入力される偶数番目、即ち
２、４、６、及び８ビット目のデータについても同様に
して、ＦＦ22のＱ端子から出力される１フレームの偶数
番目に関する最終的な値が"0" の時にはＶ５の先頭２ビ
ットのうち他方のビットに"0"を挿入し、最終的な値が
"1" の時には、"1"を挿入する。
２、４、６、及び８ビット目のデータについても同様に
して、ＦＦ22のＱ端子から出力される１フレームの偶数
番目に関する最終的な値が"0" の時にはＶ５の先頭２ビ
ットのうち他方のビットに"0"を挿入し、最終的な値が
"1" の時には、"1"を挿入する。
【００２７】また、本発明は送信側のＢＩＰ−２の演算
だけでなく、受信側のＢＩＰ−２のチェックにも同様に
適用することが可能である。但し、受信側では、スタッ
フバイト（Ｖ３）が伝送路誤りのために必ずしも"11111
111"となっているとは限らないため、受信後にそのまま
本発明を適用してチェックを行っても正しい結果は得ら
れない。
だけでなく、受信側のＢＩＰ−２のチェックにも同様に
適用することが可能である。但し、受信側では、スタッ
フバイト（Ｖ３）が伝送路誤りのために必ずしも"11111
111"となっているとは限らないため、受信後にそのまま
本発明を適用してチェックを行っても正しい結果は得ら
れない。
【００２８】しかし、単なる終端装置ではなく下位フレ
ームの処理回路（ＤＭＵＸ部分）のためにポインタの付
け替えを行う同期多重変換装置の場合には、スタッフバ
イト（Ｖ３）に新たに"11111111"を挿入するので、ＢＩ
Ｐ−２のチェックをフレームの乗り換え後に行う装置構
成とすることにより、本発明を適用することができる。
図４に受信側のＢＩＰ−２チェック回路の一例を示す。
ームの処理回路（ＤＭＵＸ部分）のためにポインタの付
け替えを行う同期多重変換装置の場合には、スタッフバ
イト（Ｖ３）に新たに"11111111"を挿入するので、ＢＩ
Ｐ−２のチェックをフレームの乗り換え後に行う装置構
成とすることにより、本発明を適用することができる。
図４に受信側のＢＩＰ−２チェック回路の一例を示す。
【００２９】又、図５に本発明の実施例の新同期多重変
換装置のブロック構成を示す。図において、多重化部
（ＭＵＸ）１で、低次群のデータ、例えば1.544 Ｍｂ／
ｓのデータが例えば８４チャネル分多重される。この
際、上位フレームのオーバーヘッド部に相当するバイト
には、すべて"1" が挿入される。多重化部１の多重化し
た出力に対してVC-11 ＰＯＨ付加部２’で、ＢＩＰ−２
の演算を行い、演算結果をＶ５のバイトの先頭２ビット
に挿入する。
換装置のブロック構成を示す。図において、多重化部
（ＭＵＸ）１で、低次群のデータ、例えば1.544 Ｍｂ／
ｓのデータが例えば８４チャネル分多重される。この
際、上位フレームのオーバーヘッド部に相当するバイト
には、すべて"1" が挿入される。多重化部１の多重化し
た出力に対してVC-11 ＰＯＨ付加部２’で、ＢＩＰ−２
の演算を行い、演算結果をＶ５のバイトの先頭２ビット
に挿入する。
【００３０】受信側のＴＵ−１１ポインタ付け替え部
８’で、Ｖ１、Ｖ２によりＶ５の位置を検出してポイン
タの付け替えを行い、スタッフバイト（Ｖ３）に新たに
"11111111"を挿入する。この結果、VC-11 ＰＯＨ終端部
９で、本発明によるＢＩＰ−２のチェックを行うことが
できる。
８’で、Ｖ１、Ｖ２によりＶ５の位置を検出してポイン
タの付け替えを行い、スタッフバイト（Ｖ３）に新たに
"11111111"を挿入する。この結果、VC-11 ＰＯＨ終端部
９で、本発明によるＢＩＰ−２のチェックを行うことが
できる。
【００３１】尚、上記実施例では、低次群データとして
1.544 Ｍｂ／ｓを、また高次群としてこれを多重化した
ＳＴＭ−１（155.52Ｍｂ／ｓ）のデータについて、ＢＩ
Ｐ−２の演算を時分割で行う場合について説明したが、
高次群としてはＳＴＭ−１（155.52Ｍｂ／ｓ）に限られ
るものではなく、例えば1.544 Ｍｂ／ｓの低次群データ
を多重化したに対しても本発明を適用することができ
る。
1.544 Ｍｂ／ｓを、また高次群としてこれを多重化した
ＳＴＭ−１（155.52Ｍｂ／ｓ）のデータについて、ＢＩ
Ｐ−２の演算を時分割で行う場合について説明したが、
高次群としてはＳＴＭ−１（155.52Ｍｂ／ｓ）に限られ
るものではなく、例えば1.544 Ｍｂ／ｓの低次群データ
を多重化したに対しても本発明を適用することができ
る。
【００３２】この結果、上位のフレームにマッピングさ
れたまま入力されるＶＣ−１１、ＶＣ−１２、ＶＣ−２
のＢＩＰ−２の演算において、ＴＵフレームで周波数調
整のためスタッフバイト（Ｖ３）が増／減されてパリテ
ィを演算するデータの位置が変わっても、このスタッフ
バイトの増／減を検出して演算範囲を変えるという操作
を行うことなく、ＢＩＰ−２の演算を行うことができ
る。この結果、ＢＩＰ−２の演算部の構成を簡略化する
ことができる。
れたまま入力されるＶＣ−１１、ＶＣ−１２、ＶＣ−２
のＢＩＰ−２の演算において、ＴＵフレームで周波数調
整のためスタッフバイト（Ｖ３）が増／減されてパリテ
ィを演算するデータの位置が変わっても、このスタッフ
バイトの増／減を検出して演算範囲を変えるという操作
を行うことなく、ＢＩＰ−２の演算を行うことができ
る。この結果、ＢＩＰ−２の演算部の構成を簡略化する
ことができる。
【００３３】また、フレームの乗り換え後であれば、受
信側でのＢＩＰ−２のチェックに対しても本発明を適用
でき、ＢＩＰ−２のチェック部の構成についても、簡略
化することができる。
信側でのＢＩＰ−２のチェックに対しても本発明を適用
でき、ＢＩＰ−２のチェック部の構成についても、簡略
化することができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、 （請求項１） ＣＣＩＴＴで規定されている新同期ディ
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを上位フレームに多重化する伝送装置においては、
スタッフバイト（Ｖ３）は"11111111"に初期設定されて
おり、このスタッフバイトの偶数番目および奇数番目の
ビットが共に４ビットであるため、このスタッフバイト
をＢＩＰ−２の演算範囲に含めても、演算結果は変わら
ない。
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを上位フレームに多重化する伝送装置においては、
スタッフバイト（Ｖ３）は"11111111"に初期設定されて
おり、このスタッフバイトの偶数番目および奇数番目の
ビットが共に４ビットであるため、このスタッフバイト
をＢＩＰ−２の演算範囲に含めても、演算結果は変わら
ない。
【００３５】この結果、例えばＳＤＨにおけるＴＵフレ
ームで、周波数調整のためスタッフバイト（Ｖ３）が増
加あるいは減少されてパリティを演算するデータの位置
が変わっても、このスタッフバイトの増／減を検出して
演算範囲を変えるという操作を行なうことなくＢＩＰ−
２の演算を行なうことができるため、ＢＩＰ−２の演算
回路の構成を簡略化することができる。
ームで、周波数調整のためスタッフバイト（Ｖ３）が増
加あるいは減少されてパリティを演算するデータの位置
が変わっても、このスタッフバイトの増／減を検出して
演算範囲を変えるという操作を行なうことなくＢＩＰ−
２の演算を行なうことができるため、ＢＩＰ−２の演算
回路の構成を簡略化することができる。
【００３６】（請求項２） フレームの乗り換えのため
にポインタを付け替えた後では、スタッフバイト（Ｖ
３）は"11111111"に設定されるため、受信側で多重化さ
れたデータに対して時分割でＢＩＰ−２のチェックを行
う場合に、このスタッフバイト（Ｖ３）をＢＩＰ−２の
演算範囲に含めても、演算結果は変わらない。この結
果、ＢＩＰ−２のチェック回路の構成についても、簡略
化することができる。
にポインタを付け替えた後では、スタッフバイト（Ｖ
３）は"11111111"に設定されるため、受信側で多重化さ
れたデータに対して時分割でＢＩＰ−２のチェックを行
う場合に、このスタッフバイト（Ｖ３）をＢＩＰ−２の
演算範囲に含めても、演算結果は変わらない。この結
果、ＢＩＰ−２のチェック回路の構成についても、簡略
化することができる。
【図１】は本発明の実施例のパリティ演算部の構成図
（送信側）、
（送信側）、
【図２】は実施例におけるＢＩＰ−２の演算範囲を示す
図、
図、
【図３】は一例のＢＩＰ−２演算回路図（送信側）、
【図４】は一例のＢＩＰ−２チェック回路図（受信
側）、
側）、
【図５】は本発明の実施例の新同期多重変換装置のブロ
ック構成図、
ック構成図、
【図６】は一例のＳＤＨ多重化構造を示す図、
【図７】は従来例の新同期多重変換装置のブロック構成
図、
図、
【図８】はTU-11 のオーバーヘッドバイトを示す図、
【図９】はVC-11 のTU-11へのマッピングを示す図、
【図１０】は従来例のパリティ演算部のブロック構成図
（送信側）、
（送信側）、
【図１１】は従来例のＢＩＰ−２の演算範囲を示す図
（その１）、
（その１）、
【図１２】は従来例のＢＩＰ−２の演算範囲を示す図
（その２）である。
（その２）である。
１は多重化部（ＭＵＸ）、 ２、２’はVC-11 ＰＯＨ付加部、 ３はＴＵ−１１ポインタ付加部、 ４は上位フレームオーバーヘッド付加部、 ５は電気／光変換部（Ｅ／Ｏ）、 ６はＯ／Ｅ、 ７は上位フレームオーバーヘッド終端部、 ８はＴＵ−１１ポインタ終端部、 ８’はＴＵ−１１ポインタ付け替え部、 ９はVC-11 ＰＯＨ終端部、 10は多重分離部（ＤＭＵＸ）、 11は時分割処理制御部、 12はスタッフバイト検出部、 13、19、23、26、31はＡＮＤ回路、 14はＢＩＰ−２演算回路、 15はパリティ挿入部、 16、17、20、21、23、24、27、28、29、32は排他的論理
和（EX-OR)回路、 18、22、25、30はＦＦ、 を示す。
和（EX-OR)回路、 18、22、25、30はＦＦ、 を示す。
Claims (2)
- 【請求項１】 ＣＣＩＴＴで規定されている新同期ディ
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを周波数調整用のスタッフバイト（Ｖ３）を用いて
上位フレームに多重化する伝送装置のＢＩＰ−２演算回
路であって、 該上位フレームに多重化されたデータに対して時分割で
ＢＩＰ−２の演算を行う場合に、その演算範囲に常に該
スタッフバイト（Ｖ３）を含む構成としたことを特徴と
するＢＩＰ−２演算回路。 - 【請求項２】 ＣＣＩＴＴで規定されている新同期ディ
ジタルハイアラーキ（ＳＤＨ）における複数の下位フレ
ームを周波数調整用のスタッフバイト（Ｖ３）を用いて
上位フレームに多重化する伝送装置のＢＩＰ−２チェッ
ク回路であって、 フレームの乗り換えのためにポインタを付け替えた後に
該多重化されたデータに対して時分割でＢＩＰ−２のチ
ェックを行う場合に、その演算範囲に常に該スタッフバ
イト（Ｖ３）を含む構成としたことを特徴とするＢＩＰ
−２チェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27763494A JP3271444B2 (ja) | 1994-11-11 | 1994-11-11 | Ｂｉｐ−２演算回路およびｂｉｐ−２チェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27763494A JP3271444B2 (ja) | 1994-11-11 | 1994-11-11 | Ｂｉｐ−２演算回路およびｂｉｐ−２チェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139706A true JPH08139706A (ja) | 1996-05-31 |
| JP3271444B2 JP3271444B2 (ja) | 2002-04-02 |
Family
ID=17586167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27763494A Expired - Fee Related JP3271444B2 (ja) | 1994-11-11 | 1994-11-11 | Ｂｉｐ−２演算回路およびｂｉｐ−２チェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271444B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591383B1 (en) * | 1999-11-19 | 2003-07-08 | Eci Telecom Ltd. | Bit error rate detection |
-
1994
- 1994-11-11 JP JP27763494A patent/JP3271444B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591383B1 (en) * | 1999-11-19 | 2003-07-08 | Eci Telecom Ltd. | Bit error rate detection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3271444B2 (ja) | 2002-04-02 |
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