JPH04273731A - 非同期データ伝送方式 - Google Patents
非同期データ伝送方式Info
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- JPH04273731A JPH04273731A JP5822991A JP5822991A JPH04273731A JP H04273731 A JPH04273731 A JP H04273731A JP 5822991 A JP5822991 A JP 5822991A JP 5822991 A JP5822991 A JP 5822991A JP H04273731 A JPH04273731 A JP H04273731A
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- circuit
- frame
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Links
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Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＩＴＴ勧告の同期
ディジタルハイアラーキ（以下、ＳＤＨという）におけ
る光伝送装置に利用する。特に、非同期の映像信号や音
声信号の伝送装置に関する。
ディジタルハイアラーキ（以下、ＳＤＨという）におけ
る光伝送装置に利用する。特に、非同期の映像信号や音
声信号の伝送装置に関する。
【０００２】この明細書に記載のＳＴＭフレームとは、
ＳＤＨのＳＴＭ−ｎ階層のフレームであり、ＳＴＭ−１
は、ＳＤＨの階層の基準になる１次群で伝送速度は１５
５．５２ビット／秒であり、その構造を図４に示す。Ｓ
ＴＭは、同期転送モジュールを意味する英語の略号であ
る。また、ＶＣは、仮想コンテナを意味する英語の略号
であり、ＶＣデータは、信号を運ぶペイロード容量の単
位であるコンテナ（Ｃ−ｎ）とそのコンテナのレベルに
対応したバーチャルコンテナパスオーバヘッド（ＶＣ
ＰＯＨ）とからなるバーチャルコンテナに収められた
データである。また、ＡＵは管理ユニットを意味する英
語の略号であり、ＡＵポインタ値は、ＡＵフレーム内の
ＶＣデータの先頭を示し、図４の１列〜９列の４行目が
その収納位置である。
ＳＤＨのＳＴＭ−ｎ階層のフレームであり、ＳＴＭ−１
は、ＳＤＨの階層の基準になる１次群で伝送速度は１５
５．５２ビット／秒であり、その構造を図４に示す。Ｓ
ＴＭは、同期転送モジュールを意味する英語の略号であ
る。また、ＶＣは、仮想コンテナを意味する英語の略号
であり、ＶＣデータは、信号を運ぶペイロード容量の単
位であるコンテナ（Ｃ−ｎ）とそのコンテナのレベルに
対応したバーチャルコンテナパスオーバヘッド（ＶＣ
ＰＯＨ）とからなるバーチャルコンテナに収められた
データである。また、ＡＵは管理ユニットを意味する英
語の略号であり、ＡＵポインタ値は、ＡＵフレーム内の
ＶＣデータの先頭を示し、図４の１列〜９列の４行目が
その収納位置である。
【０００３】
【従来の技術】従来の代表的なディジタルハイアラーキ
に対比して１９８８年のＣＣＩＴＴ勧告による新しいＳ
ＤＨを図７に示す。ＳＤＨは光ファイバを利用する超高
速伝送方式のために統一されたルールであり、１５６
Ｍビット／秒（正確には、１５５．５２Ｍビット／秒）
を基準とし、それより高速度（高多重）の場合は１５６
ビット／秒のＮ倍（Ｎは整数）とする。図７に示す伝
送速度は概数であり、表１に各伝送速度の正味通信容量
を６４ビット／秒の電話チャネル数に換算した値を示す
。
に対比して１９８８年のＣＣＩＴＴ勧告による新しいＳ
ＤＨを図７に示す。ＳＤＨは光ファイバを利用する超高
速伝送方式のために統一されたルールであり、１５６
Ｍビット／秒（正確には、１５５．５２Ｍビット／秒）
を基準とし、それより高速度（高多重）の場合は１５６
ビット／秒のＮ倍（Ｎは整数）とする。図７に示す伝
送速度は概数であり、表１に各伝送速度の正味通信容量
を６４ビット／秒の電話チャネル数に換算した値を示す
。
【表１】
【０００４】公称伝送速度は媒体上で伝送する信号全体
の速度の端数をラウンドした値であり、この中には利用
者メッセージの他に伝送制御用信号が付加される。すな
わち、図８のＳＤＨのフレーム構造に示すように、ディ
ジタル伝送システムでは、電話音声信号の標本化周波数
である８ｋＨｚの逆数に相当する１２５ μＳごとに一
定のビット配列を繰り返す。この配列の構造をフレーム
構造とよぶ。ＳＤＨの規格では、図８に示すように、２
次配列でフレーム構造を表現する。１フレームは２７０
×９＝２４３０バイトすなわち１９，９４４ビットであ
り、このフレームを１秒間に８，０００回繰り返し、伝
送速度は１５５．５２Ｍビット／秒になる。
の速度の端数をラウンドした値であり、この中には利用
者メッセージの他に伝送制御用信号が付加される。すな
わち、図８のＳＤＨのフレーム構造に示すように、ディ
ジタル伝送システムでは、電話音声信号の標本化周波数
である８ｋＨｚの逆数に相当する１２５ μＳごとに一
定のビット配列を繰り返す。この配列の構造をフレーム
構造とよぶ。ＳＤＨの規格では、図８に示すように、２
次配列でフレーム構造を表現する。１フレームは２７０
×９＝２４３０バイトすなわち１９，９４４ビットであ
り、このフレームを１秒間に８，０００回繰り返し、伝
送速度は１５５．５２Ｍビット／秒になる。
【０００５】利用者メッセージを運ぶのは２６１ バイ
ト幅のＶＣ部分であり、左端の９バイト幅のセクション
オーバヘッド（以下、ＳＯＨという）部分は制御信号に
使われる。ＳＴＭ−１では、ＶＣデータの内容を８７バ
イト幅に３分割し、それぞれをＶＣ−３２と呼ぶ。ＶＣ
−１１は電話２４チャネルに相当する。ＶＣ−３２の中
にもパスオーバヘッド（以下、ＰＯＨという）と呼ぶ制
御信号の部分が付加される。
ト幅のＶＣ部分であり、左端の９バイト幅のセクション
オーバヘッド（以下、ＳＯＨという）部分は制御信号に
使われる。ＳＴＭ−１では、ＶＣデータの内容を８７バ
イト幅に３分割し、それぞれをＶＣ−３２と呼ぶ。ＶＣ
−１１は電話２４チャネルに相当する。ＶＣ−３２の中
にもパスオーバヘッド（以下、ＰＯＨという）と呼ぶ制
御信号の部分が付加される。
【０００６】ＳＤＨのフレーム構成は広帯域ＩＳＤＮの
中核技術であるＡＴＭ（非同期転送モード）のユーザ・
網インタフェースのフレーム構造の１つとして採用され
ている。
中核技術であるＡＴＭ（非同期転送モード）のユーザ・
網インタフェースのフレーム構造の１つとして採用され
ている。
【０００７】説明を簡単にするために以下のペイロード
をＡＵ−４、ＶＣ−４について行う。本発明の適用範囲
が、ＡＵ−４、ＶＣ−４に限らないのは明らかである。 ＶＣ−４をＡＵ−４上で転送する際のＳＴＭ−１のマッ
ピング形式を図４に示す。ＶＣ−４は９行 ２６１列の
ペイロード構造であり、最初の１列はパスオーバヘッド
（ＰＯＨ）に使われている。図４に示されているＶＣ−
４のペイロードは単一のＣ−４である。
をＡＵ−４、ＶＣ−４について行う。本発明の適用範囲
が、ＡＵ−４、ＶＣ−４に限らないのは明らかである。 ＶＣ−４をＡＵ−４上で転送する際のＳＴＭ−１のマッ
ピング形式を図４に示す。ＶＣ−４は９行 ２６１列の
ペイロード構造であり、最初の１列はパスオーバヘッド
（ＰＯＨ）に使われている。図４に示されているＶＣ−
４のペイロードは単一のＣ−４である。
【０００８】図５に示されているＳＴＭ−１は、ＡＵ−
４およびセクションオーバヘッド（ＳＯＨ）で構成され
ている。ＶＣ−４は、ＡＵ−４（およびＳＴＭ−１）に
対して固定した位相を持たない。ＡＵ−４に対するＶＣ
−４の最初のバイトの位置はＡＵ−４ポインタで与えら
れる。なお、ＡＵ−４ポインタを含むＡＵ−４はＳＴＭ
−１フレーム上の固定した位置を占める。ＡＵ−４ポイ
ンタは、ＶＣ−４をＡＵ−４フレーム内に柔軟でダイナ
ミックに同期することを可能にする。ダイナミックな同
期とは、ＶＣ−４はＡＵ−４フレーム中で異動可能であ
ることを意味する。
４およびセクションオーバヘッド（ＳＯＨ）で構成され
ている。ＶＣ−４は、ＡＵ−４（およびＳＴＭ−１）に
対して固定した位相を持たない。ＡＵ−４に対するＶＣ
−４の最初のバイトの位置はＡＵ−４ポインタで与えら
れる。なお、ＡＵ−４ポインタを含むＡＵ−４はＳＴＭ
−１フレーム上の固定した位置を占める。ＡＵ−４ポイ
ンタは、ＶＣ−４をＡＵ−４フレーム内に柔軟でダイナ
ミックに同期することを可能にする。ダイナミックな同
期とは、ＶＣ−４はＡＵ−４フレーム中で異動可能であ
ることを意味する。
【０００９】ＡＵ−４ポインタは、図６に示すように、
Ｈ１、Ｈ２およびＨ３バイトに入っている。Ｈ１とＨ２
とに入っているポインタは、ＶＣデータが始まるバイト
の位置を示す。ポインタ機構に割り当てられたふたつの
バイトは図６のとおり１ワードとして見なせる。ポイン
タワードの後ろの１０ビット （ビット７〜ビット１６
） がポインタ値を有している。ポインタワードのビッ
ト１〜４（Ｎビット）は、新データフラッグ（ＮＤＦ）
を運び、これはペイロードの変化に応じてポイント値を
任意に変更することを可能にする。
Ｈ１、Ｈ２およびＨ３バイトに入っている。Ｈ１とＨ２
とに入っているポインタは、ＶＣデータが始まるバイト
の位置を示す。ポインタ機構に割り当てられたふたつの
バイトは図６のとおり１ワードとして見なせる。ポイン
タワードの後ろの１０ビット （ビット７〜ビット１６
） がポインタ値を有している。ポインタワードのビッ
ト１〜４（Ｎビット）は、新データフラッグ（ＮＤＦ）
を運び、これはペイロードの変化に応じてポイント値を
任意に変更することを可能にする。
【００１０】図３は、従来のＡＵポインタデータを解析
した結果による制御のブロック図である。まず、初めに
図３を用いて従来のＡＵポインタ制御回路について述べ
る。ＡＴＭ−１データ１５がＡＵポインタ終端回路１８
に入るとＡＵ−４ポインタが分離される。ＡＵ−４ポイ
ンタは、ポインタ値が変わらない通常の状態と、ポイン
タの値が変わる３つの状態とがある。通常の状態では、
ポインタはＡＵフレーム内のＶＣの先頭を示し、ＮＤＦ
は「０１１０」である。次にポインタ値が変わるのは正
スタッフまたは負スタッフが必要な場合、またそれら以
外の規則でポインタ値が変わる場合である。正スタッフ
または負スタッフが必要な場合は、図３のスタッフ検出
回路１９で図６のポインタ値でＩビットの多くが反転し
ているなら正スタッフ動作と判断し、またＤビットなら
負スタッフ動作と判断し、スタッフ制御でＷＣ（ライト
クロック）とライトアドレスカウンタへのＣＫ（クロッ
ク）を変えて書き込むタイミングを直す。この場合にＮ
ＤＦは「０１１０」である。正スタッフまたは負スタッ
フ動作以外でポインタ値が変わる場合は、ポインタ変更
検出回路２０でＮＤＦが「１００１」であることを検出
してＬＤ（ロード信号）を流すことにより、ポインタレ
ジスタ２１に記憶してある変更したポインタ値をリード
アドレスカウンタ２４の初期値としてリードアドレスを
カウントさせバッファ２５で読み込みを行う。
した結果による制御のブロック図である。まず、初めに
図３を用いて従来のＡＵポインタ制御回路について述べ
る。ＡＴＭ−１データ１５がＡＵポインタ終端回路１８
に入るとＡＵ−４ポインタが分離される。ＡＵ−４ポイ
ンタは、ポインタ値が変わらない通常の状態と、ポイン
タの値が変わる３つの状態とがある。通常の状態では、
ポインタはＡＵフレーム内のＶＣの先頭を示し、ＮＤＦ
は「０１１０」である。次にポインタ値が変わるのは正
スタッフまたは負スタッフが必要な場合、またそれら以
外の規則でポインタ値が変わる場合である。正スタッフ
または負スタッフが必要な場合は、図３のスタッフ検出
回路１９で図６のポインタ値でＩビットの多くが反転し
ているなら正スタッフ動作と判断し、またＤビットなら
負スタッフ動作と判断し、スタッフ制御でＷＣ（ライト
クロック）とライトアドレスカウンタへのＣＫ（クロッ
ク）を変えて書き込むタイミングを直す。この場合にＮ
ＤＦは「０１１０」である。正スタッフまたは負スタッ
フ動作以外でポインタ値が変わる場合は、ポインタ変更
検出回路２０でＮＤＦが「１００１」であることを検出
してＬＤ（ロード信号）を流すことにより、ポインタレ
ジスタ２１に記憶してある変更したポインタ値をリード
アドレスカウンタ２４の初期値としてリードアドレスを
カウントさせバッファ２５で読み込みを行う。
【００１１】すなわち、ＡＵ−４ポインタ制御には、ポ
インタ制御とスタッフ制御との２種類があるが、従来例
のＡＵポインタ制御回路１１では、図３に示すポインタ
変更検出回路２０でポインタ変更フラグ（ＮＤＦフラグ
）の検出または同一値の３回連続受信でポインタが変更
されたことを検出し、新たなポインタ値を使用してＶＣ
４データの位相合わせを行う。
インタ制御とスタッフ制御との２種類があるが、従来例
のＡＵポインタ制御回路１１では、図３に示すポインタ
変更検出回路２０でポインタ変更フラグ（ＮＤＦフラグ
）の検出または同一値の３回連続受信でポインタが変更
されたことを検出し、新たなポインタ値を使用してＶＣ
４データの位相合わせを行う。
【００１２】ＡＵ−４ポインタによる位相合わせの機能
は、図２および図３で共通であり、ＳＴＭ−１データの
先頭位置をフレームの先頭とすると、バッファ２５から
出力されるＶＣ−４データの先頭データが送信装置で設
定したＡＵ４ポインタ値で指定されたデータになるよう
に制御する。図２および図３で、ＳＴＭ−１データのフ
レーム先頭位置のタイミングでバッファ２５の書き込み
アドレスと読み出しアドレスとを生成するライトアドレ
スカウンタ２３とリードアドレスカウンタ２４とに初期
値をロードする。ライトアドレスカウンタ２３とリード
アドレスカウンタ２４とはともに１フレームのＶＣ−４
のバイトである２３４９（＝２６１ ×９）進カウンタ
であり、初期値はライトアドレスカウンタ２３は「０」
であり、リードアドレスカウンタ２４はポインタレジス
タ２１の出力である。ロードされた値は、再度ロード信
号を受け付けるまでライトアドレスカウンタ２３および
リードアドレスカウンタ２４は記憶している。
は、図２および図３で共通であり、ＳＴＭ−１データの
先頭位置をフレームの先頭とすると、バッファ２５から
出力されるＶＣ−４データの先頭データが送信装置で設
定したＡＵ４ポインタ値で指定されたデータになるよう
に制御する。図２および図３で、ＳＴＭ−１データのフ
レーム先頭位置のタイミングでバッファ２５の書き込み
アドレスと読み出しアドレスとを生成するライトアドレ
スカウンタ２３とリードアドレスカウンタ２４とに初期
値をロードする。ライトアドレスカウンタ２３とリード
アドレスカウンタ２４とはともに１フレームのＶＣ−４
のバイトである２３４９（＝２６１ ×９）進カウンタ
であり、初期値はライトアドレスカウンタ２３は「０」
であり、リードアドレスカウンタ２４はポインタレジス
タ２１の出力である。ロードされた値は、再度ロード信
号を受け付けるまでライトアドレスカウンタ２３および
リードアドレスカウンタ２４は記憶している。
【００１３】なお、ＡＵ−４ポインタのもうひとつの機
能であるスタッフ制御は、図２および図３で共通であり
、ポインタ値からスタッフコードを検出し、スタッフバ
イトの書き込みまたは削除をライトアドレスカウンタ２
３に入力するクロック数を制御することにより行われる
。すなわち、正スタッフは書き込みクロックを追加挿入
し、負スタッフは書き込みクロック数を削減する。一方
、読み出しクロック数はＶＣ−４データの通常のバイト
数で固定されている。
能であるスタッフ制御は、図２および図３で共通であり
、ポインタ値からスタッフコードを検出し、スタッフバ
イトの書き込みまたは削除をライトアドレスカウンタ２
３に入力するクロック数を制御することにより行われる
。すなわち、正スタッフは書き込みクロックを追加挿入
し、負スタッフは書き込みクロック数を削減する。一方
、読み出しクロック数はＶＣ−４データの通常のバイト
数で固定されている。
【００１４】
【発明が解決しようとする課題】このような従来例では
、ＡＵ−４ポインタデータを解析した結果による制御が
行われる。ＡＵ−４ポインタの変更はＡＵポインタデー
タで識別できフレーム単位で制御される。ＡＵ−４ポイ
ンタによるＶＣ−４位相制御機能にはＡＵ−４ポインタ
の変更とスタッフ制御の２種類があり、ＡＵ−ポインタ
の変更の場合に通常ＶＣ−４データの不連続が発生する
。ＡＵ−４ポインタの変更時にデータの不連続が生じる
が、ＶＣ−４データが特に映像符号データや音声符号デ
ータの場合にポインタ変更によるＶＣ−４位相の変更制
御にかかる時間は数ｍｓ〜数十ｍｓかかっても実用上問
題にならないような余裕がある。
、ＡＵ−４ポインタデータを解析した結果による制御が
行われる。ＡＵ−４ポインタの変更はＡＵポインタデー
タで識別できフレーム単位で制御される。ＡＵ−４ポイ
ンタによるＶＣ−４位相制御機能にはＡＵ−４ポインタ
の変更とスタッフ制御の２種類があり、ＡＵ−ポインタ
の変更の場合に通常ＶＣ−４データの不連続が発生する
。ＡＵ−４ポインタの変更時にデータの不連続が生じる
が、ＶＣ−４データが特に映像符号データや音声符号デ
ータの場合にポインタ変更によるＶＣ−４位相の変更制
御にかかる時間は数ｍｓ〜数十ｍｓかかっても実用上問
題にならないような余裕がある。
【００１５】本発明は、この余裕を利用してポインタ制
御回路を簡略化する。ポインタに位相ずれが発生すると
、ＶＣ−４データ誤り率劣化情報は閾値以上になる。 この値は通常の誤り率劣化閾値よりはるかに悪い値にな
るために明確に区別することができる。このＶＣ−４デ
ータに含まれるデータ誤り率劣化監視情報の差を利用し
て一定の誤り率以上を検出することにより、ＡＵ−４ポ
インタによりＶＣ−４の位相ずれを検出し、これをトリ
ガにＡＵ−４ポインタの変更を行い、ＡＵポインタ制御
回路の簡略化と、ＶＣ−４データ誤り率劣化監視を実現
する手段を提供することを目的とする。
御回路を簡略化する。ポインタに位相ずれが発生すると
、ＶＣ−４データ誤り率劣化情報は閾値以上になる。 この値は通常の誤り率劣化閾値よりはるかに悪い値にな
るために明確に区別することができる。このＶＣ−４デ
ータに含まれるデータ誤り率劣化監視情報の差を利用し
て一定の誤り率以上を検出することにより、ＡＵ−４ポ
インタによりＶＣ−４の位相ずれを検出し、これをトリ
ガにＡＵ−４ポインタの変更を行い、ＡＵポインタ制御
回路の簡略化と、ＶＣ−４データ誤り率劣化監視を実現
する手段を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、同期ディジタ
ルハイアラーキによる同期網を使用し、非同期データを
伝送する非同期データ伝送方式において、非同期データ
の水平パリティを計算し、パリティビットとして非同期
データとともに同期転送モジュールフレームに多重する
手段を含む送信装置と、この送信装置から上記同期ディ
ジタルハイアラーキによる同期網を介して伝送される同
期転送モジュールフレームからＡＵ−４ポインタを終端
する回路、ＡＵ−４ポインタに従って仮想コンテナデー
タの位相を調整するフレームアライナ回路、仮想コンテ
ナデータから非同期データと上記パリティビットとを分
離する回路および分離した非同期データの水平パリティ
を計算し、フレーム単位に上記パリティビットと比較し
てフレーム単位の誤り率劣化を検出する回路を含む受信
装置とを備えた非同期データ伝送方式において、上記受
信装置は、上記誤り率劣化を検出する回路の出力により
上記フレームアライナ回路に仮想コンテナデータの位相
を再設定させる手段を含むことを特徴とする。
ルハイアラーキによる同期網を使用し、非同期データを
伝送する非同期データ伝送方式において、非同期データ
の水平パリティを計算し、パリティビットとして非同期
データとともに同期転送モジュールフレームに多重する
手段を含む送信装置と、この送信装置から上記同期ディ
ジタルハイアラーキによる同期網を介して伝送される同
期転送モジュールフレームからＡＵ−４ポインタを終端
する回路、ＡＵ−４ポインタに従って仮想コンテナデー
タの位相を調整するフレームアライナ回路、仮想コンテ
ナデータから非同期データと上記パリティビットとを分
離する回路および分離した非同期データの水平パリティ
を計算し、フレーム単位に上記パリティビットと比較し
てフレーム単位の誤り率劣化を検出する回路を含む受信
装置とを備えた非同期データ伝送方式において、上記受
信装置は、上記誤り率劣化を検出する回路の出力により
上記フレームアライナ回路に仮想コンテナデータの位相
を再設定させる手段を含むことを特徴とする。
【００１７】
【作用】ＡＵポインタデータを解析をした結果による制
御に代わり、ＶＣ−ｎデータに含まれるデータ誤り率劣
化監視情報を利用してＡＵ−４ポインタによるＶＣ−ｎ
位相ずれを検出し、これをトリガにＡＵポインタの変更
を行う。
御に代わり、ＶＣ−ｎデータに含まれるデータ誤り率劣
化監視情報を利用してＡＵ−４ポインタによるＶＣ−ｎ
位相ずれを検出し、これをトリガにＡＵポインタの変更
を行う。
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は、この実施例の簡単なブロック図
である。以下、本発明の一実施例を図面に基づき説明す
る。図１は、この実施例の構成を示すブロック構成図で
あり、図２は、図１のＡＵポインタ制御回路の構成を示
すブロック構成図である。すなわち、この実施例は、図
１および図２に示すように、非同期データの水平パリテ
ィを計算し、パリティビットとして非同期データととも
にＳＴＭ−１フレームに多重する手段であるパリティ演
算回路５およびパリティバイト挿入回路６からなる送信
装置と、この送信装置からＳＤＨによる同期網を介して
伝送されるＳＴＭフレームからＡＵ−４ポインタを終端
する回路であるＡＵポインタ終端回路１８（ＡＵポイン
タ制御回路１１の一部）、ＡＵ−４ポインタに従ってＶ
Ｃデータの位相を調整するフレームアライナ回路である
ＡＵポインタ制御回路１１、ＶＣデータから非同期デー
タと上記パリティビットとを分離する回路である映像符
号化データ分離回路１２および分離した非同期データの
水平パリティを計算し、フレーム単位に上記パリティビ
ットと比較してフレーム単位の誤り率劣化を検出する回
路であるパリティチェック演算回路１３および誤り率劣
化検出回路１４からなる受信装置とを備え、さらに、本
発明の特徴とする手段として、上記受信装置は、上記誤
り率劣化を検出する回路の出力により上記フレームアラ
イナ回路にＶＣデータの位相を再設定させる手段である
リードアドレスカウンタ２４（ＡＵポインタ制御回路１
１の一部）を備える。
して説明する。図１は、この実施例の簡単なブロック図
である。以下、本発明の一実施例を図面に基づき説明す
る。図１は、この実施例の構成を示すブロック構成図で
あり、図２は、図１のＡＵポインタ制御回路の構成を示
すブロック構成図である。すなわち、この実施例は、図
１および図２に示すように、非同期データの水平パリテ
ィを計算し、パリティビットとして非同期データととも
にＳＴＭ−１フレームに多重する手段であるパリティ演
算回路５およびパリティバイト挿入回路６からなる送信
装置と、この送信装置からＳＤＨによる同期網を介して
伝送されるＳＴＭフレームからＡＵ−４ポインタを終端
する回路であるＡＵポインタ終端回路１８（ＡＵポイン
タ制御回路１１の一部）、ＡＵ−４ポインタに従ってＶ
Ｃデータの位相を調整するフレームアライナ回路である
ＡＵポインタ制御回路１１、ＶＣデータから非同期デー
タと上記パリティビットとを分離する回路である映像符
号化データ分離回路１２および分離した非同期データの
水平パリティを計算し、フレーム単位に上記パリティビ
ットと比較してフレーム単位の誤り率劣化を検出する回
路であるパリティチェック演算回路１３および誤り率劣
化検出回路１４からなる受信装置とを備え、さらに、本
発明の特徴とする手段として、上記受信装置は、上記誤
り率劣化を検出する回路の出力により上記フレームアラ
イナ回路にＶＣデータの位相を再設定させる手段である
リードアドレスカウンタ２４（ＡＵポインタ制御回路１
１の一部）を備える。
【００１９】次に、この実施例の動作を図に基づき説明
する。この実施例では、図１に示すように、映像符号化
データ１は送信装置から同期網９を介して受信装置に伝
送され、映像符号化データ２として出力される。
する。この実施例では、図１に示すように、映像符号化
データ１は送信装置から同期網９を介して受信装置に伝
送され、映像符号化データ２として出力される。
【００２０】先ず、送信装置では、パリティ演算回路５
で映像符号化データ１について伝送路上の符号誤りを監
視するための水平パリティバイトを同期網９のフレーム
単位に計算し、パリティバイト挿入回路６でこの計算さ
れた水平パリティバイトを映像符号化データ１に挿入す
る。そのデータを映像符号データ多重回路７でＣ−４フ
レームにマッピングし、さらに、オーバヘッド挿入回路
８で、このＣ−４データにオーバヘッドの各バイトと固
定値のＡＵ−４ポインタを挿入してＳＴＭ−１データを
生成し、同期網９に出力する。同期網９では、ＳＴＭ−
１データのＡＵ−４ポインタを付け替えて受信装置に伝
送する。受信装置では、同期網９からのＳＴＭ−１デー
タのオーバヘッドデータをオーバヘッド終端回路１０で
終端してＡＵ−４データを生成する。次に、ＡＵポイン
タ制御回路１１でＡＵ−４ポインタの終端およびＶＣ−
４データのフレーム先頭位置に対する位相合わせを行う
。
で映像符号化データ１について伝送路上の符号誤りを監
視するための水平パリティバイトを同期網９のフレーム
単位に計算し、パリティバイト挿入回路６でこの計算さ
れた水平パリティバイトを映像符号化データ１に挿入す
る。そのデータを映像符号データ多重回路７でＣ−４フ
レームにマッピングし、さらに、オーバヘッド挿入回路
８で、このＣ−４データにオーバヘッドの各バイトと固
定値のＡＵ−４ポインタを挿入してＳＴＭ−１データを
生成し、同期網９に出力する。同期網９では、ＳＴＭ−
１データのＡＵ−４ポインタを付け替えて受信装置に伝
送する。受信装置では、同期網９からのＳＴＭ−１デー
タのオーバヘッドデータをオーバヘッド終端回路１０で
終端してＡＵ−４データを生成する。次に、ＡＵポイン
タ制御回路１１でＡＵ−４ポインタの終端およびＶＣ−
４データのフレーム先頭位置に対する位相合わせを行う
。
【００２１】さて、本発明では、図３に示すＡＵポイン
タ制御に代わる方式を提供するものである。受信装置で
、ＶＣ−４データはバスオーバヘッドが終端されてＣ−
４データになり、映像符号化データ分離回路１２で映像
符号化データが分離される。この映像符号化データには
伝送路による伝送誤り率劣化監視用の水平パリティが送
信装置で付加されており、このバイトとパリティチェッ
ク演算回路１３で受信装置で演算されたパリティビット
とを比較し、これにより誤り率劣化検出回路１４はフレ
ーム単位で誤り率を監視する。通常、誤り率は１０−５
ないし１０−９である。ここで、図２に示すＡＵポイン
タ制御回路１１はＡＵ−４ポインタの変更を検出しない
ので、ＡＵ−４ポインタが変更されると誤ったポインタ
値でＶＣ−４データの位相合わせが行われて映像符号化
データの水平パリティは誤った値になり、誤り率劣化検
出回路１４は通常の誤り率に比べて著しく高い値の誤り
率を検出する。この検出信号をポインタ再設定信号４と
してＡＵポインタ制御回路１１に出力する。
タ制御に代わる方式を提供するものである。受信装置で
、ＶＣ−４データはバスオーバヘッドが終端されてＣ−
４データになり、映像符号化データ分離回路１２で映像
符号化データが分離される。この映像符号化データには
伝送路による伝送誤り率劣化監視用の水平パリティが送
信装置で付加されており、このバイトとパリティチェッ
ク演算回路１３で受信装置で演算されたパリティビット
とを比較し、これにより誤り率劣化検出回路１４はフレ
ーム単位で誤り率を監視する。通常、誤り率は１０−５
ないし１０−９である。ここで、図２に示すＡＵポイン
タ制御回路１１はＡＵ−４ポインタの変更を検出しない
ので、ＡＵ−４ポインタが変更されると誤ったポインタ
値でＶＣ−４データの位相合わせが行われて映像符号化
データの水平パリティは誤った値になり、誤り率劣化検
出回路１４は通常の誤り率に比べて著しく高い値の誤り
率を検出する。この検出信号をポインタ再設定信号４と
してＡＵポインタ制御回路１１に出力する。
【００２２】図２で、ポインタ再設定信号４はリードア
ドレスカウンタ２４にロード信号として与えられ、変更
された新たなＡＵ−４ポインタがリードアドレスカウン
タ２４にロードされる。これにより、ＶＣ−４データの
位相が調整され、映像符号化データが正しく分離され、
誤り率劣化検出回路１４による誤り率の検出値が通常の
伝送路誤り率になり、ＡＵ−４ポインタの再設定制御が
完了する。
ドレスカウンタ２４にロード信号として与えられ、変更
された新たなＡＵ−４ポインタがリードアドレスカウン
タ２４にロードされる。これにより、ＶＣ−４データの
位相が調整され、映像符号化データが正しく分離され、
誤り率劣化検出回路１４による誤り率の検出値が通常の
伝送路誤り率になり、ＡＵ−４ポインタの再設定制御が
完了する。
【００２３】すなわち、本発明では、図３のポインタ変
更検出回路２０でＮＤＦを検出してポインタ値に変更が
あったか否かを判断する動作を、図２に示すように図３
からポインタ変更検出回路２０を取り除き、ＶＣ−４デ
ータに含まれるデータ誤り率劣化監視情報を利用し、一
定の誤り率以上を検出しポインタ再設定信号としてＡＵ
ポインタ制御回路１１にフィードバックさせることによ
り行うものである。このようにＶＣ−４データ誤り率監
視情報を利用することにより、ＶＣ−４データの誤り監
視とＡＵ−４ポインタ監視とを同一の回路で行うことが
でき、回路の簡略化が図れる。
更検出回路２０でＮＤＦを検出してポインタ値に変更が
あったか否かを判断する動作を、図２に示すように図３
からポインタ変更検出回路２０を取り除き、ＶＣ−４デ
ータに含まれるデータ誤り率劣化監視情報を利用し、一
定の誤り率以上を検出しポインタ再設定信号としてＡＵ
ポインタ制御回路１１にフィードバックさせることによ
り行うものである。このようにＶＣ−４データ誤り率監
視情報を利用することにより、ＶＣ−４データの誤り監
視とＡＵ−４ポインタ監視とを同一の回路で行うことが
でき、回路の簡略化が図れる。
【００２４】
【発明の効果】本発明は、以上説明したように、ＡＵポ
インタデータを解析した結果による制御ではなく、ＶＣ
−ｎデータに含まれるデータ誤り率監視情報を利用する
ことにより、ＶＣ−ｎデータの誤り率監視とＡＵ−ｎポ
インタ監視とを同一の回路で行うことができるので、Ａ
Ｕポインタ変更回路を簡略化できる効果がある。
インタデータを解析した結果による制御ではなく、ＶＣ
−ｎデータに含まれるデータ誤り率監視情報を利用する
ことにより、ＶＣ−ｎデータの誤り率監視とＡＵ−ｎポ
インタ監視とを同一の回路で行うことができるので、Ａ
Ｕポインタ変更回路を簡略化できる効果がある。
【図１】 本発明実施例の構成を示すブロック構成図
。
。
【図２】 図１に示すＡＵポインタ制御回路の構成を
示すブロック構成図。
示すブロック構成図。
【図３】 従来のＡＵポインタ制御回路の構成を示す
ブロック構成図。
ブロック構成図。
【図４】 ＶＣ−４のＳＴＭ−１へのマッピング図。
【図５】 ＡＵ−４ポインタのオフセット数。
【図６】 ＡＵ−４ポインタ（Ｈ１，Ｈ２，Ｈ３）の
コード。
コード。
【図７】 ディジタルハイアラーキの構成を示す図。
【図８】 ＳＤＨのフレーム構造を示す図。
１ 映像符号化データ
２ 映像符号化データ
３ 誤り率劣化警報
４ ポインタ再設定信号
５ パリティ演算回路
６ パリティバイト挿入回路
７ 映像符号データ多重回路
８ オーバヘッド挿入回路
９ 同期網
１０ オーバヘッド終端回路
１１ ＡＵポインタ制御回路
１２ 映像符号化データ分離回路１３ パ
リティチェック演算回路１４ 誤り率劣化検出回
路 １５ ＳＴＭ−１データ １６ ＶＣ−４データ １７ 伝送路クロック １８ ＡＵポインタ終端回路 １９ スタッフ検出回路 ２０ ポインタ変更検出回路 ２１ ポインタレジスタ ２２ スタッフ制御回路 ２３ ライトアドレスカウンタ ２４ リードアドレスカウンタ ２５ バッファ
リティチェック演算回路１４ 誤り率劣化検出回
路 １５ ＳＴＭ−１データ １６ ＶＣ−４データ １７ 伝送路クロック １８ ＡＵポインタ終端回路 １９ スタッフ検出回路 ２０ ポインタ変更検出回路 ２１ ポインタレジスタ ２２ スタッフ制御回路 ２３ ライトアドレスカウンタ ２４ リードアドレスカウンタ ２５ バッファ
Claims (1)
- 【請求項１】 同期ディジタルハイアラーキによる同
期網を使用し、非同期データを伝送する非同期データ伝
送方式において、非同期データの水平パリティを計算し
、パリティビットとして非同期データとともに同期転送
モジュールフレームに多重する手段を含む送信装置と、
この送信装置から上記同期ディジタルハイアラーキによ
る同期網を介して伝送される同期転送モジュールフレー
ムから管理ユニットポインタを終端する回路、管理ユニ
ットポインタに従って仮想コンテナデータの位相を調整
するフレームアライナ回路、仮想コンテナデータから非
同期データと上記パリティビットとを分離する回路およ
び分離した非同期データの水平パリティを計算し、フレ
ーム単位に上記パリティビットと比較してフレーム単位
の誤り率劣化を検出する回路を含む受信装置とを備えた
非同期データ伝送方式において、上記受信装置は、上記
誤り率劣化を検出する回路の出力により上記フレームア
ライナ回路に仮想コンテナデータの位相を再設定させる
手段を含むことを特徴とする非同期データ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5822991A JP2690627B2 (ja) | 1991-02-28 | 1991-02-28 | 非同期データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5822991A JP2690627B2 (ja) | 1991-02-28 | 1991-02-28 | 非同期データ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273731A true JPH04273731A (ja) | 1992-09-29 |
| JP2690627B2 JP2690627B2 (ja) | 1997-12-10 |
Family
ID=13078257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5822991A Expired - Lifetime JP2690627B2 (ja) | 1991-02-28 | 1991-02-28 | 非同期データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690627B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170239A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | ペイロードポインタ方式 |
-
1991
- 1991-02-28 JP JP5822991A patent/JP2690627B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170239A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | ペイロードポインタ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690627B2 (ja) | 1997-12-10 |
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