JPH098781A - 伝送速度変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 装置の回路構成を簡単にすることができると
ともに、速度変換に伴う遅延時間を短縮することができ
るようにする。 【構成】 入力データＤｉは、書込みデータＳ／Ｐ変換
回路１１により、パラレルデータに変換された後、フレ
ームパターン作成制御回路１２により、各マルチフレー
ムごとに速度変換後のマルチフレームパターンを形成す
るように、ダミーデータを付加される。この後、このデ
ータは、ＦＩＦＯメモリ回路１３のＲＡＭに書込みポー
トを介して書き込まれる。ＲＡＭに書き込まれたデータ
は、読出しポートを介して読み出された後、読出しデー
タＰ／Ｓ変換回路１４により、シリアルデータに変換さ
れる。クロック比較制御回路１７は、ＲＡＭに格納され
ているフレーム数が所定範囲内に収まるように、書込み
用クロック作成制御回路１５と読出し用クロック制御回
路１６の動作を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、ディジタル
交換機において、ディジタルデータの伝送速度を低速か
ら高速に変換するための伝送速度変換装置に関する。

【０００２】

【従来の技術】一般に、ディジタル交換機は、ディジタ
ルデータの伝送速度が異なる複数の通信装置を接続する
ようになっている。このため、このディジタル交換機に
おいては、ディジタルデータの伝送速度を低速から高速
に変換するための伝送速度変換機能が必要となる。

【０００３】ディジタルデータの伝送速度を低速から高
速に変換する場合、通常、ランダムアクセスメモリ（以
下「ＲＡＭ」という。）を用いて行われる。すなわち、
ＲＡＭに対してディジタルデータを低速で書き込んだ
後、高速で読み出すことにより、伝送速度の変換が行わ
れる。

【０００４】ＲＡＭを使って、ディジタルデータの伝送
速度を変換する場合、ディジタルデータの書込みと読出
しの衝突を防止する必要がある。

【０００５】この要望に応えるため、従来は、１つのポ
ートを有するＲＡＭを２つ用意し、この２つのＲＡＭの
間で、ディジタルデータの書込みと読出しを交互に行う
ようになっていた。

【０００６】このような構成によれば、ディジタルデー
タの書込みと読出しが異なるＲＡＭで行われるので、両
者の衝突を防止することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、次のような問題があった。

【０００８】（１）すなわち、このような構成では、２
つのＲＡＭに書込みアドレスと読出しアドレスを振り分
ける機能と、２つのＲＡＭにディジタルデータを交互に
供給する機能と、２つのＲＡＭの読出し出力を交互に選
択する機能を必要とするため、伝送速度変換装置の構成
が複雑になるという問題があった。

【０００９】（２）また、書込みと読出しをフレーム単
位で切り替える必要があるため、切替え用のタイミング
信号を発生する回路が複雑になるという問題があった。
この問題を解決するためには、切り替え周期を１マルチ
フレーム周期以上に設定すればよい。しかし、このよう
にすると、今度は、速度変換による遅延が大きくなると
いう問題があった。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、書込みポートと読出しポートを有し、
書込みと読出しを独立に実行可能なメモリを使って、先
入れ先出し回路を構成し、この先入れ先出し回路を使っ
て、伝送速度を変換するようにしたものである。

【００１１】

【作用】上記構成においては、シリアルデータとして与
えられるディジタルデータは、パラレルデータに変換さ
れた後、書込みポートを介して、メモリに書き込まれ
る。メモリに書き込まれたディジタルデータは、読出し
ポートを介して書込み順に読み出された後、シリアルデ
ータに変換される。

【００１２】これにより、１つのメモリを使って、書込
みと読出しの衝突を防止することができるので、装置の
回路構成を簡単にすることができるとともに、速度変換
に伴う遅延時間を短縮することができる。

【００１３】

【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。

【００１４】［一実施例］ ［構成］図１は、この発明の一実施例の構成を示すブロ
ック図である。

【００１５】図示の伝送速度変換装置は、書込みデータ
シリアル／パラレル変換回路（以下「書込みデータＳ／
Ｐ変換回路」という。）１１と、フレームパターン作成
制御回路１２と、ファーストインファーストアウトメモ
リ回路（以下「ＦＩＦＯメモリ回路」という。）１３
と、読出しデータパラレル／シリアル変換回路（以下
「読出しデータＰ／Ｓ変換回路」という。）１４と、書
込み用クロック作成制御回路１５と、読出し用クロック
作成制御回路１６と、クロック比較制御回路１７とを有
する。

【００１６】ここで、書込みデータＳ／Ｐ変換回路１１
は、シリアルデータとして与えられる入力データＤｉを
パラレルデータに変換する機能を有する。この変換は、
例えば、速度変換前のデータのフレーム単位で行われ
る。

【００１７】フレームパターン作成制御回路１２は、書
込みデータＳ／Ｐ変換回路１１の変換出力に、速度変換
によって生じる不足ビット数分のダミーデータを付加す
る機能を有する。この付加は、速度変換前のデータの各
マルチフレームごとに、速度変換後のデータのマルチフ
レームを形成するようにして行われる。

【００１８】ＦＩＦＯメモリ回路１３は、フレームパタ
ーン作成制御回路１２の出力を順次フレーム単位でＲＡ
Ｍに書き込み、ＲＡＭに格納されているデータを順次書
込み順に読み出す先入れ先出し機能を有する。

【００１９】読出しデータＰ／Ｓ変換回路１４は、ＦＩ
ＦＯメモリ回路１３から出力されるデータをパラレルデ
ータからシリアルデータに変換する機能を有する。

【００２０】書込み用クロック作成制御回路１５は、入
力用クロックＣＫｉに基づいて、入力データＤｉの書込
みに必要な各種クロックを作成する機能を有する。この
書込み用のクロックとしては、シフトクロックＳｉと、
ラッチクロックＬｉと、挿入タイミング信号Ｔｉと、書
込みクロックＷｉがある。

【００２１】ここで、シフトクロックＳｉは、入力デー
タＤｉをパラレルデータに変換するために、入力データ
Ｄｉを書込データＳ／Ｐ変換回路１１に設けられたシフ
トレジスタでシフトするクロックである。

【００２２】ラッチクロックＬｉは、このシフトによっ
て得られたパラレルデータを書込データＳ／Ｐ変換回路
１１に設けられたラッチ回路にラッチするためのクロッ
クである。

【００２３】挿入タイミング信号Ｔｉは、シリアル／パ
ラレル変換出力にフレームパターン作成制御回路１２で
速度変換用のフレームを挿入する際のタイミングを規定
する信号である。

【００２４】書込みクロックＷｉは、フレームパターン
作成制御回路１２の出力をＦＩＦＯメモリ回路１３に設
けられたＲＡＭにフレーム単位で書き込むためのクロッ
クである。

【００２５】読出し用クロック作成制御回路１６は、出
力用クロックＣＫｏに基づいて、データの読出しに必要
な各種クロックを作成する機能を有する。この読出し用
クロックとしては、読出しクロックＲｏと、ラッチクロ
ックＬｏと、ロードクロックＬＯｏと、シフトクロック
Ｓｏがある。

【００２６】ここで、読出しクロックＲｏは、ＦＩＦＯ
メモリ回路１３のＲＡＭ（ＦＩＦＯメモリ）に格納され
ているデータを先頭の段（第１段）の方にシフトするク
ロックである。

【００２７】ラッチクロックＬｏは、ＦＩＦＯメモリ回
路１３のＲＡＭの第１段に格納されているデータを読出
しデータＰ／Ｓ変換回路１４のラッチ回路にラッチする
ためのクロックである。

【００２８】ロードクロックＬＯｏは、このラッチ回路
にラッチされたデータを読出しデータＰ／Ｓ変換回路１
４に設けられたシフトレジスタにロードするためのクロ
ックである。

【００２９】シフトクロックＳｏは、シフトレジスタに
ロードされたデータをシフトし、シリアルデータに変換
するためのクロックである。

【００３０】クロック比較制御回路１７は、ＦＩＦＯメ
モリ回路１３のＲＡＭに格納されているパラレルデータ
の数、すなわち、フレームの数Ｎを検出する機能と、こ
のフレーム数Ｎが所定の範囲内に収まるように、データ
の書込みと読出しを制御する機能を有する。

【００３１】フレーム数Ｎの検出は、例えば、書込みク
ロックＷｉと読出しクロックＲｉの発生数の差を検出す
ることにより検出される。データの書込みと読出しの制
御は、例えば、書込みクロック制御信号Ｃｗと読出しク
ロック制御信号Ｃｒによって、書込みクロックＷｉと読
出しクロックＲｏの発生を制御することにより行われ
る。

【００３２】図２は、ＦＩＦＯメモリ回路１３の構成の
一例を示すブロック図である。

【００３３】図示のごとく、ＦＩＦＯメモリ回路１３
は、ＲＡＭ１３１と、データ書込み回路１３２と、デー
タ読出し回路１３３を有する。

【００３４】ここで、ＲＡＭ１３１は、少なくとも２つ
のポートを有し、データの書込みと読出しを独立に実行
可能なように構成されている。

【００３５】データ書込み回路１３２は、書込みクロッ
クＷｉに基づいて、フレームパターン作成制御回路１２
の出力を、書込みポートを介して、ＲＡＭ１３１に書き
込む機能を有する。

【００３６】データ読出し回路１３３は、読出しクロッ
クＲｏに基づいて、ＲＡＭ１３２に格納されているデー
タを、読出しポートを介して、書込み順に読み出す機能
を有する。

【００３７】［動作］上記構成において、動作を説明す
る。

【００３８】なお、以下の説明では、８ｋビット毎秒
（以下「ｂ／ｓ」という。）のデータを９．６ｋｂ／ｓ
のデータに変換する場合を代表として説明する。

【００３９】まず、図３を参照しながら、この実施例に
おける伝送速度の変換動作の概略を説明する。

【００４０】入力データＤｉは、図３のに示すような
シリアルデータである。このシリアルデータは、１１ビ
ットごとにパラレルデータに変換される。ここで、１１
ビットは、８Ｋｂｐｓのデータの１フレーム分のビット
数である。

【００４１】この変換出力は、各マルチフレームごと
に、９．６Ｋｂｐｓのマルチフレームパターンを持つデ
ータに変換される。この変換は、各フレームごとに、１
ビットのダミーデータを付加するとともに、１０フレー
ムごとに１２ビット（９．６ｋｂｐｓフレームのビット
数）のダミーデータを付加することにより行われる。

【００４２】これにより、図３のに示すような８Ｋｂ
ｐｓのマルチフレームパターンを持つデータは、図３の
に示すような９．６Ｋｂｐｓのマルチフレームパター
ンを持つデータに変換される。すなわち、フレーム数が
１０で、各フレームのビット数が１１であるマルチフレ
ームパターンを持つデータは、フレーム数が１１で、各
フレームのビット数が１２のマルチフレームパターンを
持つデータに変換される。

【００４３】なお、図３には、８ｋｂｐｓの各フレーム
ごとに１ビットのダミーデータを付加する場合、各フレ
ームの先頭（第０ビットｂ０）に付加する場合を代表と
して示す。また、８ｋｂｐｓの１０フレームごとに、１
２ビットのダミーデータを付加する場合、マルチフレー
ムの先頭に付加する場合を示す。さらに、１ビットのダ
ミーデータとして、「１」を付加し、１２ビットのダミ
ーデータとして、「０」を付加する場合を代表として示
す。

【００４４】ここで、図３のに示すマルチフレームに
含まれるビット数は、 １１×１０＝１１０ビット である。この１１０ビットのデータすべてを受信するの
に必要な時間は、 ＝（１／８Ｋ）×１１０＝１３．７５ｍｓ である。

【００４５】一方、図３のに示すマルチフレームに含
まれるビット数は、 １２×１１＝１３２ビット である。この１３２ビットのデータすべてを伝送するの
に要する時間は、 （１／９．６ｋ）×１３２＝１３．７５ｍｓ となる。

【００４６】これにより、８ｋｂｐｓのデータを過不足
なく、９．６ｋｂｐｓのデータに変換することができ
る。

【００４７】上記のようにして作成された９．６ｋｂｐ
ｓのマルチフレームパターンを持つデータは、各フレー
ムごとに、パラレル／シリアル変換処理を受ける。これ
により、図３のに示すようなシリアル形式の出力デー
タＤｏが得られる。

【００４８】なお、この変換データを元の８ｋｂｐｓの
データに戻すには、変換データからダミーデータを削除
すればよい。この場合、ダミーデータの位置は、１２ビ
ットがすべて０のフレームを検出することにより検出す
ることができる。これは、８ｋｂｐｓのデータがどのよ
うなデータであっても、９．６ｋｂｐｓのデータには、
１２ビットがすべて０というデータ列が、第０フレーム
以外に存在しないからである。以上がこの実施例におけ
る伝送速度変換動作の概略である。

【００４９】次に、この伝送速度変換動作を図１の回路
構成に従って詳細に説明する。なお、以下の説明では、
この伝送速度変換動作をデータの書込み動作と、読出し
動作と、書込み及び読出し動作の制御動作とに分けて説
明する。

【００５０】まず、図４を参照しながら、入力データＤ
ｉの書込み動作を説明する。

【００５１】書込みデータＳ／Ｐ変換回路１１には、図
４（ａ）に示すようなシリアル形式の入力データＤｉが
供給される。この入力データＤｉは、書込み用クロック
作成制御回路１５から供給されるシフトクロックＳｉ
（図４（ｂ）参照）に従って、シフトレジスタにより順
次シフトされる（図４（ｃ）参照）。

【００５２】これにより、入力データＤｉは、１１ビッ
トごとにパラレルデータに変換される。このパラレルデ
ータは、書込み用クロック作成制御回路１５から出力さ
れるラッチクロックＬｉ（図４（ｄ）参照）に従って、
ラッチ回路にラッチされる。このラッチデータは、フレ
ームパターン作成制御回路１２に供給される。

【００５３】フレームパターン作成制御回路１２に供給
されたパラレルデータは、シフトレジスタによって１ビ
ットシフトされた後、先頭にダミーデータ「１」を付加
される。これにより、先頭のビットｂ０にダミーデータ
「１」が付加された１２ビットのパラレルデータ（図４
（ｅ）参照）が得られる。すなわち、９．６ｋｂｐｓの
フレームデータが得られる。このデータは、ＦＩＦＯメ
モリ回路１３に供給される。

【００５４】ＦＩＦＯメモリ回路１３に供給されたパラ
レルデータは、書込み用クロック作成制御回路１５から
供給される書込みクロックＷｉ（図４（ｆ）参照）に従
って、データ書込み回路１３２により、ＲＡＭ１３１に
書き込まれる。これにより、フレームパターン作成制御
回路１２で作成される１２ビットのフレームデータが順
次ＲＡＭ１３１に格納される。

【００５５】この場合、フレームパターン作成制御回路
１２からは、第１フレーム（図３参照）のパラレルデー
タ（図４（ｅ）のア参照）をＲＡＭ１１に書き込む直前
に、１２ビットがすべて０のパラレルデータ（図４
（ｅ）のイ参照）が出力される。

【００５６】このパラレルデータは、第１フレームのパ
ラレルデータをＲＡＭ１３１に書き込むための書込みク
ロックＷｉ（図４（ｆ）のエ参照）の直前に出力される
書込みクロックＷｉ（図４（ｆ）のウ参照）に従って、
ＲＡＭ１１に書き込まれる。これにより、入力データＤ
ｉは、図３のに示すマルチフレーム形式でＲＡＭ１３
１に書き込まれる。以上が入力データＤｉの書込み動作
である。

【００５７】次に、図５を参照しながら、入力データＤ
ｉの読出し動作を説明する。

【００５８】ＲＡＭ１３１に書き込まれたパラレルデー
タは、読出し用クロック作成制御回路１６から供給され
る読出しクロックＲｏ（図５（ｂ）参照）に従って、先
頭の段（第１の段）の方へシフトされる。これにより、
先頭の段に格納されていたパラレルデータは破棄され、
第２の段、第３の段、…に格納されていたパラレルデー
タは、それぞれ先頭の段、第２の段、…に格納される。

【００５９】新たに先頭の段に格納されたデータは、読
出し用クロック作成制御回路１６から供給されるラッチ
クロックＬｏ（図５（ｃ）参照）に従って、読出しデー
タＰ／Ｓ変換回路１４のラッチ回路にラッチされる（図
５（ｄ）参照）。

【００６０】このラッチ回路にラッチされたパラレルデ
ータは、読出し用クロック作成制御回路１６から供給さ
れるロードクロックＬＯｏ（図５（ｅ）参照）に従っ
て、シフトレジスタにロードされる。シフトレジスタに
ロードされたパラレルデータは、読出し用クロック作成
制御回路１６から供給されるシフトクロックＳｏに従っ
て、順次シフトされる（図５（ｆ）参照）。これによ
り、シリアル形式の出力データＤｏが得られる（図５
（ｇ）参照）。以上が、データの読出し動作である。

【００６１】次に、図６〜図１０を参照しながら、書込
み及び読出し動作の制御動作を説明する。

【００６２】この実施例は、ＲＡＭ１３１に格納されて
いるフレーム数Ｎが常に一定の範囲内に収まるように、
データの書込み及び読出し動作を制御するようになって
いる。これは、読出し異常の発生や書込み異常が発生し
た場合に対処するためである。

【００６３】具体的には、フレーム数Ｎが、例えば、１
以上、４以下の範囲（１≦Ｎ≦４）に収まるように、デ
ータの書込み及び読出し動作を制御するようになってい
る。

【００６４】但し、初期状態Ｉにおいては、フレーム数
Ｎが２以上、４以下の範囲（２≦Ｎ≦４）に収まるよう
に、データの書込み及び読出し動作を制御するようにな
っている。

【００６５】ここで、初期状態Ｉとは、最初の書込みク
ロックＷｉが出力されてから、最初の読出しクロックＲ
ｏが出力されるまでの状態、または、書込みクロックＷ
ｉの異常等により、読出しクロックＲｏの発生が禁止さ
れた後、正常な書込みクロックＷｉが出力されてから最
初の読出しクロックＲｏが出力されるまでの状態をい
う。

【００６６】ＲＡＭ１３１に格納されているフレーム数
Ｎは、書込みクロックＷｉの発生数ｘと読出しクロック
Ｒｏの発生数ｙとの差（ｘ−ｙ）を検出することにより
検出される。また、この検出結果に基づいて、書込み及
び読出し動作を制御することは、書込みクロックＷｉと
読出しクロックＲｏの発生を制御することにより行われ
る。これらはクロック比較制御回路１７により行われ
る。

【００６７】図６は、正常な場合、すなわち、読出し異
常や書込み異常が発生しない場合の動作を示すタイミン
グチャートである。なお、図６には、初期状態Ｉとし
て、最初の書込みクロックＷｉ（１）（図６（ａ）参
照）が出力されてから、最初の読出しクロックＲｏ
（１）（図６（ｄ）参照）が出力されるまでの状態を示
す。

【００６８】この図６において、（ｂ）は、書込みクロ
ックＷｉ（図６（ａ）参照）に従って、ＲＡＭ１３１に
書き込まれるフレームデータを示す。（ｃ）は、読出し
クロックＲｏの発生を制御するための読出し制御信号Ｃ
ｒを示す。この読出し制御信号Ｃｒは、ハイレベルのと
き、読出しクロックＲｏの発生を許可し、ロウレベルの
とき、読出しクロックＲｏの発生を禁止する。

【００６９】（ｅ）は、ＲＡＭ１３１の各段の記憶内容
を示す。この場合、第１段には、最も早く書き込まれた
フレームデータが格納される。以下、同様に、第２段、
第３段、…には、２番目、３番目、…に早く書き込まれ
たフレームデータが格納される。（ｇ）は、ラッチクロ
ックＬｏ（図６（ｆ）参照）によりラッチされたフレー
ムデータを示す。

【００７０】図６（ｃ）に示す読出し制御信号Ｃｒは、
ＲＡＭ１３１に格納されているフレーム数Ｎが１になる
と、ローレベルになる。これにより、フレーム数Ｎが１
になると、読出しクロックＲｏの発生が禁止される。そ
の結果、フレーム数Ｎが０になることが防止される。

【００７１】しかし、図６の例の場合、書込みクロック
Ｗｉと読出しクロックＲｏは正常に出力されている。し
たがって、読出し制御信号Ｃｒがロウレベルになってか
ら、次の読出しクロックＲｏが出力されるまでの間に、
書込みクロックＷｉが出力される。これにより、フレー
ム数Ｎが２に設定されるので、読出し制御信号Ｃｒがハ
イレベルに戻される。その結果、次に出力される読出し
クロックＲｏの発生が禁止されることはない。

【００７２】例えば、図６の例の場合、４番目の読出し
クロックＲｏ（４）が出力されると、フレーム数Ｎが１
になり（図６（ｅ）のカ参照）、読出し制御信号Ｃｒが
ロウレベルになる（図４（ｃ）のキ参照）。しかし、こ
の場合、５番目の読出しクロックＲｏ（５）が出力され
る前に、５番目の書込みクロックＷｉ（５）が出力され
る。これにより、フレーム数Ｎが２に設定されるので、
読出し制御信号Ｃｒがハイレベルに戻される。その結
果、５番目の読出しクロックＲｏ（５）の発生が禁止さ
れることはない。

【００７３】なお、初期状態Ｉでは、フレーム数Ｎが２
以上になってからの最初の読出しクロックＲｏにより読
出し制御信号Ｃｒがロウレベルからハイレベルになる。
したがって、図６の例の場合には、最初の読出しクロッ
クＲｏ（１）の発生は禁止され、その後、初期状態Ｉの
終了と同時に、読出し制御信号Ｃｒがハイレベルとな
る。これにより、２番目の読出しクロックのＲｏ（２）
の発生は許可される。

【００７４】図７及び図８は、読出し異常が発生した場
合の動作を示すタイミングチャートである。ここで、図
８は、図７の続きを示す。なお、図７も、初期状態とし
て、最初の書込みクロックＷｉ（１）が出力されてか
ら、最初の読出しクロックＲｏ（１）が出力されるまで
の状態を示す。

【００７５】図７及び図８においては、図６に示す信号
のほかに、書込み制御信号Ｃｗ（図７（ａ）及び図８
（ａ）参照）を示す。この書込み制御信号Ｃｗは、ハイ
レベルの期間は、書込みクロックＷｉの発生を許可し、
ロウレベルの期間はこの発生を禁止するような信号であ
る。

【００７６】図７には、読出し制御信号Ｃｒがハイレベ
ルであるにもかかわらず、３番目、４番目の読出しクロ
ックＲｏ（３），Ｒｏ（４）（図７（ｅ）参照）が何ら
かの原因で欠落した場合を示す。

【００７７】この場合、５番目の書込みクロックＷｉ
（５）（図７（ｂ）参照）が出力された時点で、ＲＡＭ
１３１に格納されているフレーム数Ｎが４となる。これ
により、書込み制御信号Ｃｗがロウレベルに設定され
る。その結果、書込みクロックＷｉの発生が禁止され
る。この状態は、次の読出しクロックＲｏが出力される
まで保持される。

【００７８】図７には、次の読出しクロックＲｏ（この
例の場合、５番目の読出しクロックＲｏ（５））が６番
目の書込みクロックＷｉ（６）の発生タイミングと７番
目の書込みクロックＷｉ（７）の発生タイミングの間で
出力される場合を示す。

【００７９】この場合、６番目の書込みクロックＷｉ
（６）は、書込み制御信号Ｃｗがロウレベルであるた
め、発生を禁止される。これにより、フレーム数が５に
なることが防止される。

【００８０】この後、５番目の読出しクロックＲｏ
（５）が出力されると、フレーム数Ｎが３となるので、
書込み制御信号Ｃｗがハイレベルに戻される。これによ
り、７番目の書込みクロックＷｉ（７）は、発生を許可
される。その結果、フレーム数Ｎは再び４となる。これ
により、書込み制御信号Ｃｗが再びロウレベルに設定さ
れる。その結果、書込みクロックＷｉの発生が禁止され
る。

【００８１】しかし、この場合は、次の書込みクロック
Ｗｉ、すなわち、８番目の書込みクロックＷｉ（８）が
出力される前に、６番目の読出しクロックＲｏ（６）が
出力される。これにより、フレーム数Ｎが３になり、８
番目の書込みクロックＷｉ（８）の発生が許可される。

【００８２】このように、読出し異常が発生した場合に
は、書込みクロックＷｉの発生を禁止することにより、
フレーム数Ｎが５以上になることが防止される。

【００８３】図９及び図１０は、書込み異常が発生した
場合の動作を示すタイミングチャートである。ここで、
図１０は、図９の続きを示す。

【００８４】図９には、４番目の読出しクロックＲｏ
（４）によって、フレーム数Ｎが１になり、この後に出
力されるはずの５番目の書込みクロックＷｉ（５）がな
んらかの原因で欠落した場合を示す。

【００８５】この場合は、４番目の読出しクロックＲｏ
（４）が出力された時点で、読出し制御信号Ｃｒがロウ
レベルとなる（図９（ｃ）参照）。この状態は、５番目
の書込みクロックＷｉ（５）が出力されれば解消され
る。

【００８６】しかし、この書込みクロックＷｉ（５）
は、上記のごとく、なんらかの原因で出力されない。こ
れにより、読出し制御信号Ｃｒがハイレベルに戻らない
ので、５番目の読出しクロックＲｏ（５）の発生が禁止
される。

【００８７】この後、６番目の書込みクロックＷｉ
（６）が出力されると、フレーム数Ｎが２になる。これ
により、本来なら、読出し制御信号Ｃｒがハイレベルに
戻される。

【００８８】しかし、上述したような場合、この実施例
では、６番目の書込みクロックＷｉ（６）は、最初の書
込みクロックＷｉとみなされ、その後に出力される６番
目の読出しクロックＲｏ（６）は、最初の読出しクロッ
クＲｏとみなされる。すなわち、書込みクロックＷｉ
（６）が発生してから読出しクロックＲｏ（６）が発生
するまでの状態は、初期状態Ｉとみなされる。

【００８９】これにより、フレーム数Ｎが２になって
も、読出し制御信号Ｃｒはハイレベルに戻らない。その
結果、６番目の読出しクロックＲｏ（６）の発生も禁止
される。

【００９０】６番目の読出しクロックＲｏ（６）の発生
タイミングが経過して、初期状態Ｉが終了すると、読出
し制御信号Ｃｒがハイレベルに戻される。これにより、
７番目の読出しクロックＲｏ（７）の発生が許可され
る。

【００９１】このように、書込み異常が発生した場合
は、読出しクロックＲｏの発生を禁止することにより、
フレーム数Ｎが０になることが防止される。

【００９２】［効果］以上詳述したこの実施例によれ
ば、次のような効果が得られる。

【００９３】（１）まず、この実施例によれば、書込み
ポートと読出しポートを有し、書込みと読出しを独立に
実行可能なＲＡＭ１３１を使って、先入れ先出し方式の
回路を構成し、この回路を使ってディジタルデータの伝
送速度を変換するようにしたので、１つのＲＡＭを使っ
て、伝送速度を変換することができる。

【００９４】（ａ）これにより、従来の構成に比べ、記
憶回路とその周辺回路をほぼ半分に減らすことができる
ので、装置の構成を簡単にすることができる。

【００９５】（ｂ）また、書込みと読出しを切り替える
ためのタイミング信号を発生する必要がないので、タイ
ミング発生回路の構成を簡単にすることができる。

【００９６】（ｃ）さらに、３〜４フレーム（３．７５
ｍｓ〜５ｍｓ）分の遅延で、伝送速度を変換することが
できるので、タイミング発生回路の構成を簡単にするた
めには、最低でも、１マルチフレーム（１３．７５ｍ
ｓ）以上の遅延を必要とした従来の構成に比べ、遅延時
間を約１／３に減少させることができる。

【００９７】（２）また、この実施例によれば、ＲＡＭ
１３１に格納されているフレーム数Ｎを検出し、このフ
レーム数Ｎが所定の範囲内に収まるように、書込みと読
出しを制御するようにしたので、書込み異常や読出し異
常が発生した場合に迅速に対処することができる。この
場合、フレーム数Ｎの上限を大きくすれば、送信側の通
信装置に対するデータの供給保証を高めることができ
る。

【００９８】（３）また、この実施例によれば、ダミー
データを付加する場合、速度変換前の各マルチフレーム
ごとに速度変換後のマルチフレームを形成するように、
付加するようにしたので、受信側でダミーデータを削除
して、伝送速度を元に戻す場合、ダミーデータの挿入位
置を自動的に判別することができる。これにより、送信
側から受信側に、ダミーデータの挿入位置を示す情報を
送る構成を省略することができる。

【００９９】（４）また、従来は、データの書込み部
（受信部）と読出し部（送信部）で共用される部分があ
るため、送信と受信の位相差が不明な場合、タイミング
設計がかなり難しかったが、この実施例では、両者が完
全に独立に構成されるため、送信と受信の位相差が不明
な場合であっても、タイミング設計を簡単に行うことが
できる。

【０１００】（５）さらに、従来は、送信または受信の
外部からのタイミング信号に、瞬断等の障害があった場
合、アドレスの管理、切替えタイミングの変更等が必要
で、データの破壊及び各回路の制御動作に対する影響が
大きかったが、この実施例によれば、図７〜図１０で説
明したように、書込みクロックＷｉまたは読出しクロッ
クＲｏが欠落した直後の数フレームが壊れるのみで、さ
ほど大きな影響は発生しない。

【０１０１】［そのほかの実施例］以上、この発明の一
実施例を詳細に説明したが、この発明は、上述したよう
な実施例に限定されるものではない。

【０１０２】（１）例えば、先の実施例では、ＲＡＭ１
３１に格納されているフレーム数Ｎを検出し、このフレ
ーム数Ｎが所定の範囲内に収まるように、データの書込
みと読出しを制御する場合を説明した。しかし、この発
明は、読出し異常や書込み異常が発生する可能性が極め
て少ない環境においては、このような制御機能を設けな
いようにしてもよい。

【０１０３】（２）また、先の実施例では、伝送速度の
変換によって不足するビット数を補うために、ダミーデ
ータを付加する際、速度変換前の各マルチフレームごと
に、速度変換後のマルチフレームを形成するように、付
加する場合を説明した。しかし、この発明は、これ以外
の方法で付加するようにしてもよい。例えば、全データ
列の最後にダミーデータを付加するようにしてもよい。

【０１０４】（３）さらに、先の実施例では、ＲＡＭ１
３１にデータを書き込む際に、ダミーデータを付加する
場合を説明した。しかし、この発明は、ＲＡＭ１３１か
らデータを読み出す際に、ダミーデータを付加するよう
にしてもよい。

【０１０５】（４）また、先の実施例では、この発明を
ディジタル交換機の伝送速度変換装置に適用する場合を
説明した。しかし、この発明は、ディジタル交換機の伝
送速度変換装置以外の伝送速度変換装置にも適用するこ
とができる。

【０１０６】（５）このほかにも、この発明は、その要
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。

【０１０７】

【発明の効果】以上詳述したようにこの発明によれば、
書込みポートと読出しポートを有し、書込みと読出しを
独立に実行可能なメモリを使って、先入れ先出し回路を
構成し、この先入れ先出し回路を使って、伝送速度を変
換するようにしたので、１つのメモリを使って、書込み
と読出しを独立に行うことができる。これにより、伝送
速度変換装置の回路構成を簡単にすることができるとと
もに、速度変換に伴う遅延時間を短縮することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】ＦＩＦＯメモリ回路の構成を示すブロック図で
ある。

【図３】伝送速度変換動作の概略を説明するための図で
ある。

【図４】ディジタルデータの書込み動作を説明するため
のタイミングチャートである。

【図５】ディジタルデータの読出し動作を説明するため
のタイミングチャートである。

【図６】正常時の動作を説明するためのタイミングチャ
ートである。

【図７】読出し異常時の動作を説明するためのタイミン
グチャートである。

【図８】読出し異常時の動作を説明するためのタイミン
グチャートである。

【図９】書込み異常時の動作を説明するためのタイミン
グチャートである。

【図１０】書込み異常時の動作を説明するためのタイミ
ングチャートである。

【符号の説明】

１１…書込みデータＳ／Ｐ変換回路 １２…フレームパターン作成制御回路 １３…ＦＩＦＯメモリ回路 １４…読出しデータＰ／Ｓ変換回路 １５…書込み用クロック作成制御回路 １６…読出し用クロック作成制御回路 １７…クロック比較制御回路 １３１…ＲＡＭ １３２…データ書込み回路 １４２…データ読出し回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディジタルデータの伝送速度を低速から
   高速に変換する伝送速度変換装置において、 書込みポートと読出しポートを有し、ディジタルデータ
   の書込みと読出しを同時に実行可能なメモリと、 シリアルデータとして与えられるディジタルデータをパ
   ラレルデータに変換するシリアル／パラレル変換手段
   と、 このシリアル／パラレル変換手段によりパラレルデータ
   に変換されたディジタルデータを、速度変換前の伝送速
   度に従って、前記書込みポートを介して前記メモリに書
   き込むデータ書込み手段と、 このデータ書込み手段により前記メモリに書き込まれた
   ディジタルデータを、速度変換後の伝送速度に従って、
   前記読出しポートを介して順次書込み順に読み出すデー
   タ読出し手段と、 このデータ読出し手段により読み出されたディジタルデ
   ータをシリアルデータに変換するパラレル／シリアル変
   換手段と、 前記ディジタルデータを前記メモリに書き込む際または
   このメモリから読み出す際に、このデータに速度変換に
   よって生じる不足ビット数分のダミーデータを付加する
   ダミーデータ付加手段とを備えたことを特徴とする伝送
   速度変換装置。
2. 【請求項２】 前記メモリに格納されている前記パラレ
   ルデータの数を検出するデータ数検出手段と、 このデータ数検出手段により検出されたデータ数が所定
   の範囲内に収まるように、前記データ書込み手段と前記
   データ読出し手段の動作を制御する書込み・読出し制御
   手段とを備えたことを特徴とする請求項１記載の伝送速
   度変換装置。
3. 【請求項３】 前記ダミーデータ付加手段は、速度変換
   前の各マルチフレームごとに速度変換後のマルチフレー
   ムを形成するように、前記ダミーデータを付加するよう
   に構成されていることを特徴とする請求項１記載の伝送
   速度変換装置。