JPH098781A - 伝送速度変換装置 - Google Patents

伝送速度変換装置

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JPH098781A
JPH098781A JP7159074A JP15907495A JPH098781A JP H098781 A JPH098781 A JP H098781A JP 7159074 A JP7159074 A JP 7159074A JP 15907495 A JP15907495 A JP 15907495A JP H098781 A JPH098781 A JP H098781A
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clock
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writing
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Application number
JP7159074A
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English (en)
Inventor
Atsuhiko Sato
敦彦 佐藤
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Priority to US08/665,462 priority patent/US5822327A/en
Publication of JPH098781A publication Critical patent/JPH098781A/ja
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/05Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】 【目的】 装置の回路構成を簡単にすることができると
ともに、速度変換に伴う遅延時間を短縮することができ
るようにする。 【構成】 入力データDiは、書込みデータS/P変換
回路11により、パラレルデータに変換された後、フレ
ームパターン作成制御回路12により、各マルチフレー
ムごとに速度変換後のマルチフレームパターンを形成す
るように、ダミーデータを付加される。この後、このデ
ータは、FIFOメモリ回路13のRAMに書込みポー
トを介して書き込まれる。RAMに書き込まれたデータ
は、読出しポートを介して読み出された後、読出しデー
タP/S変換回路14により、シリアルデータに変換さ
れる。クロック比較制御回路17は、RAMに格納され
ているフレーム数が所定範囲内に収まるように、書込み
用クロック作成制御回路15と読出し用クロック制御回
路16の動作を制御する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、例えば、ディジタル
交換機において、ディジタルデータの伝送速度を低速か
ら高速に変換するための伝送速度変換装置に関する。
【0002】
【従来の技術】一般に、ディジタル交換機は、ディジタ
ルデータの伝送速度が異なる複数の通信装置を接続する
ようになっている。このため、このディジタル交換機に
おいては、ディジタルデータの伝送速度を低速から高速
に変換するための伝送速度変換機能が必要となる。
【0003】ディジタルデータの伝送速度を低速から高
速に変換する場合、通常、ランダムアクセスメモリ(以
下「RAM」という。)を用いて行われる。すなわち、
RAMに対してディジタルデータを低速で書き込んだ
後、高速で読み出すことにより、伝送速度の変換が行わ
れる。
【0004】RAMを使って、ディジタルデータの伝送
速度を変換する場合、ディジタルデータの書込みと読出
しの衝突を防止する必要がある。
【0005】この要望に応えるため、従来は、1つのポ
ートを有するRAMを2つ用意し、この2つのRAMの
間で、ディジタルデータの書込みと読出しを交互に行う
ようになっていた。
【0006】このような構成によれば、ディジタルデー
タの書込みと読出しが異なるRAMで行われるので、両
者の衝突を防止することができる。
【0007】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、次のような問題があった。
【0008】(1)すなわち、このような構成では、2
つのRAMに書込みアドレスと読出しアドレスを振り分
ける機能と、2つのRAMにディジタルデータを交互に
供給する機能と、2つのRAMの読出し出力を交互に選
択する機能を必要とするため、伝送速度変換装置の構成
が複雑になるという問題があった。
【0009】(2)また、書込みと読出しをフレーム単
位で切り替える必要があるため、切替え用のタイミング
信号を発生する回路が複雑になるという問題があった。
この問題を解決するためには、切り替え周期を1マルチ
フレーム周期以上に設定すればよい。しかし、このよう
にすると、今度は、速度変換による遅延が大きくなると
いう問題があった。
【0010】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、書込みポートと読出しポートを有し、
書込みと読出しを独立に実行可能なメモリを使って、先
入れ先出し回路を構成し、この先入れ先出し回路を使っ
て、伝送速度を変換するようにしたものである。
【0011】
【作用】上記構成においては、シリアルデータとして与
えられるディジタルデータは、パラレルデータに変換さ
れた後、書込みポートを介して、メモリに書き込まれ
る。メモリに書き込まれたディジタルデータは、読出し
ポートを介して書込み順に読み出された後、シリアルデ
ータに変換される。
【0012】これにより、1つのメモリを使って、書込
みと読出しの衝突を防止することができるので、装置の
回路構成を簡単にすることができるとともに、速度変換
に伴う遅延時間を短縮することができる。
【0013】
【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。
【0014】[一実施例] [構成]図1は、この発明の一実施例の構成を示すブロ
ック図である。
【0015】図示の伝送速度変換装置は、書込みデータ
シリアル/パラレル変換回路(以下「書込みデータS/
P変換回路」という。)11と、フレームパターン作成
制御回路12と、ファーストインファーストアウトメモ
リ回路(以下「FIFOメモリ回路」という。)13
と、読出しデータパラレル/シリアル変換回路(以下
「読出しデータP/S変換回路」という。)14と、書
込み用クロック作成制御回路15と、読出し用クロック
作成制御回路16と、クロック比較制御回路17とを有
する。
【0016】ここで、書込みデータS/P変換回路11
は、シリアルデータとして与えられる入力データDiを
パラレルデータに変換する機能を有する。この変換は、
例えば、速度変換前のデータのフレーム単位で行われ
る。
【0017】フレームパターン作成制御回路12は、書
込みデータS/P変換回路11の変換出力に、速度変換
によって生じる不足ビット数分のダミーデータを付加す
る機能を有する。この付加は、速度変換前のデータの各
マルチフレームごとに、速度変換後のデータのマルチフ
レームを形成するようにして行われる。
【0018】FIFOメモリ回路13は、フレームパタ
ーン作成制御回路12の出力を順次フレーム単位でRA
Mに書き込み、RAMに格納されているデータを順次書
込み順に読み出す先入れ先出し機能を有する。
【0019】読出しデータP/S変換回路14は、FI
FOメモリ回路13から出力されるデータをパラレルデ
ータからシリアルデータに変換する機能を有する。
【0020】書込み用クロック作成制御回路15は、入
力用クロックCKiに基づいて、入力データDiの書込
みに必要な各種クロックを作成する機能を有する。この
書込み用のクロックとしては、シフトクロックSiと、
ラッチクロックLiと、挿入タイミング信号Tiと、書
込みクロックWiがある。
【0021】ここで、シフトクロックSiは、入力デー
タDiをパラレルデータに変換するために、入力データ
Diを書込データS/P変換回路11に設けられたシフ
トレジスタでシフトするクロックである。
【0022】ラッチクロックLiは、このシフトによっ
て得られたパラレルデータを書込データS/P変換回路
11に設けられたラッチ回路にラッチするためのクロッ
クである。
【0023】挿入タイミング信号Tiは、シリアル/パ
ラレル変換出力にフレームパターン作成制御回路12で
速度変換用のフレームを挿入する際のタイミングを規定
する信号である。
【0024】書込みクロックWiは、フレームパターン
作成制御回路12の出力をFIFOメモリ回路13に設
けられたRAMにフレーム単位で書き込むためのクロッ
クである。
【0025】読出し用クロック作成制御回路16は、出
力用クロックCKoに基づいて、データの読出しに必要
な各種クロックを作成する機能を有する。この読出し用
クロックとしては、読出しクロックRoと、ラッチクロ
ックLoと、ロードクロックLOoと、シフトクロック
Soがある。
【0026】ここで、読出しクロックRoは、FIFO
メモリ回路13のRAM(FIFOメモリ)に格納され
ているデータを先頭の段(第1段)の方にシフトするク
ロックである。
【0027】ラッチクロックLoは、FIFOメモリ回
路13のRAMの第1段に格納されているデータを読出
しデータP/S変換回路14のラッチ回路にラッチする
ためのクロックである。
【0028】ロードクロックLOoは、このラッチ回路
にラッチされたデータを読出しデータP/S変換回路1
4に設けられたシフトレジスタにロードするためのクロ
ックである。
【0029】シフトクロックSoは、シフトレジスタに
ロードされたデータをシフトし、シリアルデータに変換
するためのクロックである。
【0030】クロック比較制御回路17は、FIFOメ
モリ回路13のRAMに格納されているパラレルデータ
の数、すなわち、フレームの数Nを検出する機能と、こ
のフレーム数Nが所定の範囲内に収まるように、データ
の書込みと読出しを制御する機能を有する。
【0031】フレーム数Nの検出は、例えば、書込みク
ロックWiと読出しクロックRiの発生数の差を検出す
ることにより検出される。データの書込みと読出しの制
御は、例えば、書込みクロック制御信号Cwと読出しク
ロック制御信号Crによって、書込みクロックWiと読
出しクロックRoの発生を制御することにより行われ
る。
【0032】図2は、FIFOメモリ回路13の構成の
一例を示すブロック図である。
【0033】図示のごとく、FIFOメモリ回路13
は、RAM131と、データ書込み回路132と、デー
タ読出し回路133を有する。
【0034】ここで、RAM131は、少なくとも2つ
のポートを有し、データの書込みと読出しを独立に実行
可能なように構成されている。
【0035】データ書込み回路132は、書込みクロッ
クWiに基づいて、フレームパターン作成制御回路12
の出力を、書込みポートを介して、RAM131に書き
込む機能を有する。
【0036】データ読出し回路133は、読出しクロッ
クRoに基づいて、RAM132に格納されているデー
タを、読出しポートを介して、書込み順に読み出す機能
を有する。
【0037】[動作]上記構成において、動作を説明す
る。
【0038】なお、以下の説明では、8kビット毎秒
(以下「b/s」という。)のデータを9.6kb/s
のデータに変換する場合を代表として説明する。
【0039】まず、図3を参照しながら、この実施例に
おける伝送速度の変換動作の概略を説明する。
【0040】入力データDiは、図3のに示すような
シリアルデータである。このシリアルデータは、11ビ
ットごとにパラレルデータに変換される。ここで、11
ビットは、8Kbpsのデータの1フレーム分のビット
数である。
【0041】この変換出力は、各マルチフレームごと
に、9.6Kbpsのマルチフレームパターンを持つデ
ータに変換される。この変換は、各フレームごとに、1
ビットのダミーデータを付加するとともに、10フレー
ムごとに12ビット(9.6kbpsフレームのビット
数)のダミーデータを付加することにより行われる。
【0042】これにより、図3のに示すような8Kb
psのマルチフレームパターンを持つデータは、図3の
に示すような9.6Kbpsのマルチフレームパター
ンを持つデータに変換される。すなわち、フレーム数が
10で、各フレームのビット数が11であるマルチフレ
ームパターンを持つデータは、フレーム数が11で、各
フレームのビット数が12のマルチフレームパターンを
持つデータに変換される。
【0043】なお、図3には、8kbpsの各フレーム
ごとに1ビットのダミーデータを付加する場合、各フレ
ームの先頭(第0ビットb0)に付加する場合を代表と
して示す。また、8kbpsの10フレームごとに、1
2ビットのダミーデータを付加する場合、マルチフレー
ムの先頭に付加する場合を示す。さらに、1ビットのダ
ミーデータとして、「1」を付加し、12ビットのダミ
ーデータとして、「0」を付加する場合を代表として示
す。
【0044】ここで、図3のに示すマルチフレームに
含まれるビット数は、 11×10=110ビット である。この110ビットのデータすべてを受信するの
に必要な時間は、 =(1/8K)×110=13.75ms である。
【0045】一方、図3のに示すマルチフレームに含
まれるビット数は、 12×11=132ビット である。この132ビットのデータすべてを伝送するの
に要する時間は、 (1/9.6k)×132=13.75ms となる。
【0046】これにより、8kbpsのデータを過不足
なく、9.6kbpsのデータに変換することができ
る。
【0047】上記のようにして作成された9.6kbp
sのマルチフレームパターンを持つデータは、各フレー
ムごとに、パラレル/シリアル変換処理を受ける。これ
により、図3のに示すようなシリアル形式の出力デー
タDoが得られる。
【0048】なお、この変換データを元の8kbpsの
データに戻すには、変換データからダミーデータを削除
すればよい。この場合、ダミーデータの位置は、12ビ
ットがすべて0のフレームを検出することにより検出す
ることができる。これは、8kbpsのデータがどのよ
うなデータであっても、9.6kbpsのデータには、
12ビットがすべて0というデータ列が、第0フレーム
以外に存在しないからである。以上がこの実施例におけ
る伝送速度変換動作の概略である。
【0049】次に、この伝送速度変換動作を図1の回路
構成に従って詳細に説明する。なお、以下の説明では、
この伝送速度変換動作をデータの書込み動作と、読出し
動作と、書込み及び読出し動作の制御動作とに分けて説
明する。
【0050】まず、図4を参照しながら、入力データD
iの書込み動作を説明する。
【0051】書込みデータS/P変換回路11には、図
4(a)に示すようなシリアル形式の入力データDiが
供給される。この入力データDiは、書込み用クロック
作成制御回路15から供給されるシフトクロックSi
(図4(b)参照)に従って、シフトレジスタにより順
次シフトされる(図4(c)参照)。
【0052】これにより、入力データDiは、11ビッ
トごとにパラレルデータに変換される。このパラレルデ
ータは、書込み用クロック作成制御回路15から出力さ
れるラッチクロックLi(図4(d)参照)に従って、
ラッチ回路にラッチされる。このラッチデータは、フレ
ームパターン作成制御回路12に供給される。
【0053】フレームパターン作成制御回路12に供給
されたパラレルデータは、シフトレジスタによって1ビ
ットシフトされた後、先頭にダミーデータ「1」を付加
される。これにより、先頭のビットb0にダミーデータ
「1」が付加された12ビットのパラレルデータ(図4
(e)参照)が得られる。すなわち、9.6kbpsの
フレームデータが得られる。このデータは、FIFOメ
モリ回路13に供給される。
【0054】FIFOメモリ回路13に供給されたパラ
レルデータは、書込み用クロック作成制御回路15から
供給される書込みクロックWi(図4(f)参照)に従
って、データ書込み回路132により、RAM131に
書き込まれる。これにより、フレームパターン作成制御
回路12で作成される12ビットのフレームデータが順
次RAM131に格納される。
【0055】この場合、フレームパターン作成制御回路
12からは、第1フレーム(図3参照)のパラレルデー
タ(図4(e)のア参照)をRAM11に書き込む直前
に、12ビットがすべて0のパラレルデータ(図4
(e)のイ参照)が出力される。
【0056】このパラレルデータは、第1フレームのパ
ラレルデータをRAM131に書き込むための書込みク
ロックWi(図4(f)のエ参照)の直前に出力される
書込みクロックWi(図4(f)のウ参照)に従って、
RAM11に書き込まれる。これにより、入力データD
iは、図3のに示すマルチフレーム形式でRAM13
1に書き込まれる。以上が入力データDiの書込み動作
である。
【0057】次に、図5を参照しながら、入力データD
iの読出し動作を説明する。
【0058】RAM131に書き込まれたパラレルデー
タは、読出し用クロック作成制御回路16から供給され
る読出しクロックRo(図5(b)参照)に従って、先
頭の段(第1の段)の方へシフトされる。これにより、
先頭の段に格納されていたパラレルデータは破棄され、
第2の段、第3の段、…に格納されていたパラレルデー
タは、それぞれ先頭の段、第2の段、…に格納される。
【0059】新たに先頭の段に格納されたデータは、読
出し用クロック作成制御回路16から供給されるラッチ
クロックLo(図5(c)参照)に従って、読出しデー
タP/S変換回路14のラッチ回路にラッチされる(図
5(d)参照)。
【0060】このラッチ回路にラッチされたパラレルデ
ータは、読出し用クロック作成制御回路16から供給さ
れるロードクロックLOo(図5(e)参照)に従っ
て、シフトレジスタにロードされる。シフトレジスタに
ロードされたパラレルデータは、読出し用クロック作成
制御回路16から供給されるシフトクロックSoに従っ
て、順次シフトされる(図5(f)参照)。これによ
り、シリアル形式の出力データDoが得られる(図5
(g)参照)。以上が、データの読出し動作である。
【0061】次に、図6〜図10を参照しながら、書込
み及び読出し動作の制御動作を説明する。
【0062】この実施例は、RAM131に格納されて
いるフレーム数Nが常に一定の範囲内に収まるように、
データの書込み及び読出し動作を制御するようになって
いる。これは、読出し異常の発生や書込み異常が発生し
た場合に対処するためである。
【0063】具体的には、フレーム数Nが、例えば、1
以上、4以下の範囲(1≦N≦4)に収まるように、デ
ータの書込み及び読出し動作を制御するようになってい
る。
【0064】但し、初期状態Iにおいては、フレーム数
Nが2以上、4以下の範囲(2≦N≦4)に収まるよう
に、データの書込み及び読出し動作を制御するようにな
っている。
【0065】ここで、初期状態Iとは、最初の書込みク
ロックWiが出力されてから、最初の読出しクロックR
oが出力されるまでの状態、または、書込みクロックW
iの異常等により、読出しクロックRoの発生が禁止さ
れた後、正常な書込みクロックWiが出力されてから最
初の読出しクロックRoが出力されるまでの状態をい
う。
【0066】RAM131に格納されているフレーム数
Nは、書込みクロックWiの発生数xと読出しクロック
Roの発生数yとの差(x−y)を検出することにより
検出される。また、この検出結果に基づいて、書込み及
び読出し動作を制御することは、書込みクロックWiと
読出しクロックRoの発生を制御することにより行われ
る。これらはクロック比較制御回路17により行われ
る。
【0067】図6は、正常な場合、すなわち、読出し異
常や書込み異常が発生しない場合の動作を示すタイミン
グチャートである。なお、図6には、初期状態Iとし
て、最初の書込みクロックWi(1)(図6(a)参
照)が出力されてから、最初の読出しクロックRo
(1)(図6(d)参照)が出力されるまでの状態を示
す。
【0068】この図6において、(b)は、書込みクロ
ックWi(図6(a)参照)に従って、RAM131に
書き込まれるフレームデータを示す。(c)は、読出し
クロックRoの発生を制御するための読出し制御信号C
rを示す。この読出し制御信号Crは、ハイレベルのと
き、読出しクロックRoの発生を許可し、ロウレベルの
とき、読出しクロックRoの発生を禁止する。
【0069】(e)は、RAM131の各段の記憶内容
を示す。この場合、第1段には、最も早く書き込まれた
フレームデータが格納される。以下、同様に、第2段、
第3段、…には、2番目、3番目、…に早く書き込まれ
たフレームデータが格納される。(g)は、ラッチクロ
ックLo(図6(f)参照)によりラッチされたフレー
ムデータを示す。
【0070】図6(c)に示す読出し制御信号Crは、
RAM131に格納されているフレーム数Nが1になる
と、ローレベルになる。これにより、フレーム数Nが1
になると、読出しクロックRoの発生が禁止される。そ
の結果、フレーム数Nが0になることが防止される。
【0071】しかし、図6の例の場合、書込みクロック
Wiと読出しクロックRoは正常に出力されている。し
たがって、読出し制御信号Crがロウレベルになってか
ら、次の読出しクロックRoが出力されるまでの間に、
書込みクロックWiが出力される。これにより、フレー
ム数Nが2に設定されるので、読出し制御信号Crがハ
イレベルに戻される。その結果、次に出力される読出し
クロックRoの発生が禁止されることはない。
【0072】例えば、図6の例の場合、4番目の読出し
クロックRo(4)が出力されると、フレーム数Nが1
になり(図6(e)のカ参照)、読出し制御信号Crが
ロウレベルになる(図4(c)のキ参照)。しかし、こ
の場合、5番目の読出しクロックRo(5)が出力され
る前に、5番目の書込みクロックWi(5)が出力され
る。これにより、フレーム数Nが2に設定されるので、
読出し制御信号Crがハイレベルに戻される。その結
果、5番目の読出しクロックRo(5)の発生が禁止さ
れることはない。
【0073】なお、初期状態Iでは、フレーム数Nが2
以上になってからの最初の読出しクロックRoにより読
出し制御信号Crがロウレベルからハイレベルになる。
したがって、図6の例の場合には、最初の読出しクロッ
クRo(1)の発生は禁止され、その後、初期状態Iの
終了と同時に、読出し制御信号Crがハイレベルとな
る。これにより、2番目の読出しクロックのRo(2)
の発生は許可される。
【0074】図7及び図8は、読出し異常が発生した場
合の動作を示すタイミングチャートである。ここで、図
8は、図7の続きを示す。なお、図7も、初期状態とし
て、最初の書込みクロックWi(1)が出力されてか
ら、最初の読出しクロックRo(1)が出力されるまで
の状態を示す。
【0075】図7及び図8においては、図6に示す信号
のほかに、書込み制御信号Cw(図7(a)及び図8
(a)参照)を示す。この書込み制御信号Cwは、ハイ
レベルの期間は、書込みクロックWiの発生を許可し、
ロウレベルの期間はこの発生を禁止するような信号であ
る。
【0076】図7には、読出し制御信号Crがハイレベ
ルであるにもかかわらず、3番目、4番目の読出しクロ
ックRo(3),Ro(4)(図7(e)参照)が何ら
かの原因で欠落した場合を示す。
【0077】この場合、5番目の書込みクロックWi
(5)(図7(b)参照)が出力された時点で、RAM
131に格納されているフレーム数Nが4となる。これ
により、書込み制御信号Cwがロウレベルに設定され
る。その結果、書込みクロックWiの発生が禁止され
る。この状態は、次の読出しクロックRoが出力される
まで保持される。
【0078】図7には、次の読出しクロックRo(この
例の場合、5番目の読出しクロックRo(5))が6番
目の書込みクロックWi(6)の発生タイミングと7番
目の書込みクロックWi(7)の発生タイミングの間で
出力される場合を示す。
【0079】この場合、6番目の書込みクロックWi
(6)は、書込み制御信号Cwがロウレベルであるた
め、発生を禁止される。これにより、フレーム数が5に
なることが防止される。
【0080】この後、5番目の読出しクロックRo
(5)が出力されると、フレーム数Nが3となるので、
書込み制御信号Cwがハイレベルに戻される。これによ
り、7番目の書込みクロックWi(7)は、発生を許可
される。その結果、フレーム数Nは再び4となる。これ
により、書込み制御信号Cwが再びロウレベルに設定さ
れる。その結果、書込みクロックWiの発生が禁止され
る。
【0081】しかし、この場合は、次の書込みクロック
Wi、すなわち、8番目の書込みクロックWi(8)が
出力される前に、6番目の読出しクロックRo(6)が
出力される。これにより、フレーム数Nが3になり、8
番目の書込みクロックWi(8)の発生が許可される。
【0082】このように、読出し異常が発生した場合に
は、書込みクロックWiの発生を禁止することにより、
フレーム数Nが5以上になることが防止される。
【0083】図9及び図10は、書込み異常が発生した
場合の動作を示すタイミングチャートである。ここで、
図10は、図9の続きを示す。
【0084】図9には、4番目の読出しクロックRo
(4)によって、フレーム数Nが1になり、この後に出
力されるはずの5番目の書込みクロックWi(5)がな
んらかの原因で欠落した場合を示す。
【0085】この場合は、4番目の読出しクロックRo
(4)が出力された時点で、読出し制御信号Crがロウ
レベルとなる(図9(c)参照)。この状態は、5番目
の書込みクロックWi(5)が出力されれば解消され
る。
【0086】しかし、この書込みクロックWi(5)
は、上記のごとく、なんらかの原因で出力されない。こ
れにより、読出し制御信号Crがハイレベルに戻らない
ので、5番目の読出しクロックRo(5)の発生が禁止
される。
【0087】この後、6番目の書込みクロックWi
(6)が出力されると、フレーム数Nが2になる。これ
により、本来なら、読出し制御信号Crがハイレベルに
戻される。
【0088】しかし、上述したような場合、この実施例
では、6番目の書込みクロックWi(6)は、最初の書
込みクロックWiとみなされ、その後に出力される6番
目の読出しクロックRo(6)は、最初の読出しクロッ
クRoとみなされる。すなわち、書込みクロックWi
(6)が発生してから読出しクロックRo(6)が発生
するまでの状態は、初期状態Iとみなされる。
【0089】これにより、フレーム数Nが2になって
も、読出し制御信号Crはハイレベルに戻らない。その
結果、6番目の読出しクロックRo(6)の発生も禁止
される。
【0090】6番目の読出しクロックRo(6)の発生
タイミングが経過して、初期状態Iが終了すると、読出
し制御信号Crがハイレベルに戻される。これにより、
7番目の読出しクロックRo(7)の発生が許可され
る。
【0091】このように、書込み異常が発生した場合
は、読出しクロックRoの発生を禁止することにより、
フレーム数Nが0になることが防止される。
【0092】[効果]以上詳述したこの実施例によれ
ば、次のような効果が得られる。
【0093】(1)まず、この実施例によれば、書込み
ポートと読出しポートを有し、書込みと読出しを独立に
実行可能なRAM131を使って、先入れ先出し方式の
回路を構成し、この回路を使ってディジタルデータの伝
送速度を変換するようにしたので、1つのRAMを使っ
て、伝送速度を変換することができる。
【0094】(a)これにより、従来の構成に比べ、記
憶回路とその周辺回路をほぼ半分に減らすことができる
ので、装置の構成を簡単にすることができる。
【0095】(b)また、書込みと読出しを切り替える
ためのタイミング信号を発生する必要がないので、タイ
ミング発生回路の構成を簡単にすることができる。
【0096】(c)さらに、3〜4フレーム(3.75
ms〜5ms)分の遅延で、伝送速度を変換することが
できるので、タイミング発生回路の構成を簡単にするた
めには、最低でも、1マルチフレーム(13.75m
s)以上の遅延を必要とした従来の構成に比べ、遅延時
間を約1/3に減少させることができる。
【0097】(2)また、この実施例によれば、RAM
131に格納されているフレーム数Nを検出し、このフ
レーム数Nが所定の範囲内に収まるように、書込みと読
出しを制御するようにしたので、書込み異常や読出し異
常が発生した場合に迅速に対処することができる。この
場合、フレーム数Nの上限を大きくすれば、送信側の通
信装置に対するデータの供給保証を高めることができ
る。
【0098】(3)また、この実施例によれば、ダミー
データを付加する場合、速度変換前の各マルチフレーム
ごとに速度変換後のマルチフレームを形成するように、
付加するようにしたので、受信側でダミーデータを削除
して、伝送速度を元に戻す場合、ダミーデータの挿入位
置を自動的に判別することができる。これにより、送信
側から受信側に、ダミーデータの挿入位置を示す情報を
送る構成を省略することができる。
【0099】(4)また、従来は、データの書込み部
(受信部)と読出し部(送信部)で共用される部分があ
るため、送信と受信の位相差が不明な場合、タイミング
設計がかなり難しかったが、この実施例では、両者が完
全に独立に構成されるため、送信と受信の位相差が不明
な場合であっても、タイミング設計を簡単に行うことが
できる。
【0100】(5)さらに、従来は、送信または受信の
外部からのタイミング信号に、瞬断等の障害があった場
合、アドレスの管理、切替えタイミングの変更等が必要
で、データの破壊及び各回路の制御動作に対する影響が
大きかったが、この実施例によれば、図7〜図10で説
明したように、書込みクロックWiまたは読出しクロッ
クRoが欠落した直後の数フレームが壊れるのみで、さ
ほど大きな影響は発生しない。
【0101】[そのほかの実施例]以上、この発明の一
実施例を詳細に説明したが、この発明は、上述したよう
な実施例に限定されるものではない。
【0102】(1)例えば、先の実施例では、RAM1
31に格納されているフレーム数Nを検出し、このフレ
ーム数Nが所定の範囲内に収まるように、データの書込
みと読出しを制御する場合を説明した。しかし、この発
明は、読出し異常や書込み異常が発生する可能性が極め
て少ない環境においては、このような制御機能を設けな
いようにしてもよい。
【0103】(2)また、先の実施例では、伝送速度の
変換によって不足するビット数を補うために、ダミーデ
ータを付加する際、速度変換前の各マルチフレームごと
に、速度変換後のマルチフレームを形成するように、付
加する場合を説明した。しかし、この発明は、これ以外
の方法で付加するようにしてもよい。例えば、全データ
列の最後にダミーデータを付加するようにしてもよい。
【0104】(3)さらに、先の実施例では、RAM1
31にデータを書き込む際に、ダミーデータを付加する
場合を説明した。しかし、この発明は、RAM131か
らデータを読み出す際に、ダミーデータを付加するよう
にしてもよい。
【0105】(4)また、先の実施例では、この発明を
ディジタル交換機の伝送速度変換装置に適用する場合を
説明した。しかし、この発明は、ディジタル交換機の伝
送速度変換装置以外の伝送速度変換装置にも適用するこ
とができる。
【0106】(5)このほかにも、この発明は、その要
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。
【0107】
【発明の効果】以上詳述したようにこの発明によれば、
書込みポートと読出しポートを有し、書込みと読出しを
独立に実行可能なメモリを使って、先入れ先出し回路を
構成し、この先入れ先出し回路を使って、伝送速度を変
換するようにしたので、1つのメモリを使って、書込み
と読出しを独立に行うことができる。これにより、伝送
速度変換装置の回路構成を簡単にすることができるとと
もに、速度変換に伴う遅延時間を短縮することができ
る。
【図面の簡単な説明】
【図1】この発明の一実施例の構成を示すブロック図で
ある。
【図2】FIFOメモリ回路の構成を示すブロック図で
ある。
【図3】伝送速度変換動作の概略を説明するための図で
ある。
【図4】ディジタルデータの書込み動作を説明するため
のタイミングチャートである。
【図5】ディジタルデータの読出し動作を説明するため
のタイミングチャートである。
【図6】正常時の動作を説明するためのタイミングチャ
ートである。
【図7】読出し異常時の動作を説明するためのタイミン
グチャートである。
【図8】読出し異常時の動作を説明するためのタイミン
グチャートである。
【図9】書込み異常時の動作を説明するためのタイミン
グチャートである。
【図10】書込み異常時の動作を説明するためのタイミ
ングチャートである。
【符号の説明】
11…書込みデータS/P変換回路 12…フレームパターン作成制御回路 13…FIFOメモリ回路 14…読出しデータP/S変換回路 15…書込み用クロック作成制御回路 16…読出し用クロック作成制御回路 17…クロック比較制御回路 131…RAM 132…データ書込み回路 142…データ読出し回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 ディジタルデータの伝送速度を低速から
    高速に変換する伝送速度変換装置において、 書込みポートと読出しポートを有し、ディジタルデータ
    の書込みと読出しを同時に実行可能なメモリと、 シリアルデータとして与えられるディジタルデータをパ
    ラレルデータに変換するシリアル/パラレル変換手段
    と、 このシリアル/パラレル変換手段によりパラレルデータ
    に変換されたディジタルデータを、速度変換前の伝送速
    度に従って、前記書込みポートを介して前記メモリに書
    き込むデータ書込み手段と、 このデータ書込み手段により前記メモリに書き込まれた
    ディジタルデータを、速度変換後の伝送速度に従って、
    前記読出しポートを介して順次書込み順に読み出すデー
    タ読出し手段と、 このデータ読出し手段により読み出されたディジタルデ
    ータをシリアルデータに変換するパラレル/シリアル変
    換手段と、 前記ディジタルデータを前記メモリに書き込む際または
    このメモリから読み出す際に、このデータに速度変換に
    よって生じる不足ビット数分のダミーデータを付加する
    ダミーデータ付加手段とを備えたことを特徴とする伝送
    速度変換装置。
  2. 【請求項2】 前記メモリに格納されている前記パラレ
    ルデータの数を検出するデータ数検出手段と、 このデータ数検出手段により検出されたデータ数が所定
    の範囲内に収まるように、前記データ書込み手段と前記
    データ読出し手段の動作を制御する書込み・読出し制御
    手段とを備えたことを特徴とする請求項1記載の伝送速
    度変換装置。
  3. 【請求項3】 前記ダミーデータ付加手段は、速度変換
    前の各マルチフレームごとに速度変換後のマルチフレー
    ムを形成するように、前記ダミーデータを付加するよう
    に構成されていることを特徴とする請求項1記載の伝送
    速度変換装置。
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