JP2702171B2 - フレーム変換回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はフレーム変換回路に関し、特にディジタル通
信において入力ディジタル信号を複数フレーム単位でフ
レーム変換するフレーム変換回路に関する。

従来技術 従来のフレーム変換回路は第２図に示されているよう
な構成となっていた。第２図は従来のフレーム変換回路
の構成を示すブロック図である。

図において、従来のフレーム変換回路は、シフト回路
101と、ラッチ回路103と、多重回路104とを含んで構成
されている。

また、従来のフレーム変換回路は、パリティ計数回路
７と、パリティ比較回路８と、ラッチ制御回路102と、
タイミング発生回路106と、多重信号発生回路105とを含
んで構成されている。

この従来のフレーム変換回路は入力ディジタル信号の
異常検出をパリティ検査によって行う機能をも有するも
のである。

シフト回路101はフレーム構成された入力ディジタル
信号21を複数フレーム単位でシフト入力し、並列になら
べるものである。

パリティ計数回路７は入力ディジタル信号21のパリテ
ィを計数するものである。

パリティ比較回路８は入力ディジタル信号21に含まれ
ているパリティビット122とパリティ計数回路７におい
て計数されたパリティ結果121とを比較するものであ
る。

ラッチ制御回路102はパリティ比較回路８の比較結果1
23によりラッチ回路103へラッチ制御信号124を送るもの
である。

ラッチ回路103はシフト回路101において並列にならべ
れらたシフト信号51をラッチするものである。

多重回路104はラッチ回路103でラッチされたラッチ信
号52をフレーム変換された出力ディジタル信号列22に多
重化するものである。

多重信号発生回路105は多重回路104にフレーム変換す
るための多重信号125を送るものである。

タイミング発生回路106は入力ディジタル信号21にマ
ルチルーム同期し、パリティ計数回路７、パリティ比較
回路８、ラッチ制御回路102及び多重信号発生回路105に
対してタイミング信号を送るものである。

なお、入力ディジタル信号21は、同一内容のデータが
複数回繰返された後にその内容が変化する信号であり、
回線等を介して本フレーム変換回路に入力されている。

かかる構成において、パリティ計数回路７で計数した
パリティ結果121と入力ディジタル信号21に含まれてい
るパリティビット122とをパリティ比較回路８で比較し
た結果が一致した場合にはラッチ制御回路102に入力デ
ィジタル信号21が正常である旨の比較結果123を送る。
するとラッチ制御回路102は複数フレーム単位毎に１回
ラッチ制御信号を124をラッチ回路103に送り、ラッチ回
路103はシフト回路101において並列にならべられたシフ
ト信号51をラッチする。

さらに、ラッチ回路103でラッチされたラッチ信号52
は、多重回路104多重信号発生回路105からのフレーム変
換するための多重信号125に応じて出力ディジタル信号
列22に多重される。つまり、パリティ比較回路８で比較
した結果が一致している場合には複数フレーム単位で順
次フレーム変換が行われるのである。

一方、パリティ比較回路８で比較した結果が不一致の
場合には、ラッチ制御回路102に入力ディジタル信号21
が異常である旨の比較結果123を送る。すると、ラッチ
制御回路102はラッチ回路103にラッチ制御信号124を送
らないため、その異常な信号を送出せず異常状態以前の
正常な信号がラッチ信号52として多重回路104に送られ
る。つまり、異常時には、異常状態以前の正常状態のフ
レーム変換された出力ディジタル信号列22が出力される
のである。

しかし、上述した従来のフレーム変換回路においては
シリアルで入力されたデータを一旦パラレルに並べかえ
るため、シフト回路101及びラッチ回路103はＤ型フリッ
プフロップを用いて構成されていた。そのため、Ｎビッ
トの処理を行うにはシフト回路101用でＮ個、ラッチ回
路103用でN4個すなわち合計2N個のＤ型フリップフロッ
プが必要となり、Ｄ型フリップフロップの数が多くなっ
ていた。それとともに多重回路10にはセレクタを使用し
てＮビットを１本のディジタル信号にしていた。

したがって、従来のフレーム変換回路はハードウェア
量が膨大となり、かつ高価になるという欠点があった。
また、フレーム変換作業をラッチ回路103と多重回路104
との間の複数本の配線の接続先を変えることによって行
っているため、配線が複雑になるという欠点もあった。

発明の目的 本発明の目的は、簡単かつ安価な構成によりフレーム
変換を行うフレーム変換回路を提供することである。

発明の構成 本発明のフレーム変換回路は、複数のデータがフレー
ム構成されかつパリティビットを含むフレームデータを
入力し、前記フレームデータを構成する各データを所定
の順序に並べ換えて送出するフレーム変換回路であっ
て、複数のアドレスを有しかつ指定されたアドレスに対
して前記フレームデータを構成する各データの読み書き
が行われる記憶手段と、前記フレームデータのパリティ
を計数する計数手段と、前記フレームデータ内のパリテ
ィビットと前記計数手段の計数結果とを比較する比較手
段と、前記記憶手段から前記フレームデータを読出す時
に前記比較手段の比較結果及び前記所定の順序に応じて
前記アドレスを指定するアドレス指定手段とを有するこ
とを特徴とする。

実施例 以下、図面を用いて本発明の実施例を説明する。

第１図は本発明によるフレーム変換回路の一実施例の
構成を示すブロック図である。

図において本発明の一実施例によるフレーム変換回路
は、記憶回路１及び２と、アドレス発生回路３と、アド
レス選択回路４及び５と、信号選択回路６とを含んで構
成されている。

また、本実施例によるフレーム変換回路は、パリティ
計数回路７と、パリティ比較回路８と、アドレス制御回
路９と、タイミング発生回路10とを含んで構成されてい
る。

記憶回路１及び２はマルチフレーム構成された入力デ
ィジタル信号21を到来順に、一時記憶するものである。

アドレス発生回路３は入力ディジタル信号21を複数フ
レーム単位で書込む書込アドレス31と書込まれた情報に
基づきフレーム変換された出力ディジタル信号列22を読
出すための読出しアドレス32とを順に発生するものであ
る。アドレス選択回路４及び５は書込アドレス31又は読
出アドレス32を選択し、夫々出力41,42として送出する
ものである。

信号選択回路６は記憶回路１多び２から夫々読出され
るフレーム変換された出力ディジタル信号22を選択する
セレクタである。

パリティ計数回路７は入力ディジタル信号21の誤り検
出の手段として、パリティを計数するものである。

パリティ比較回路８は入力ディジタル信号21に含まれ
ているパリティビット33とパリティ計数回路７で計数さ
れたパリティ結果35とを比較するものである。

アドレス制御回路９はパリティ比較回路８の比較結果
34に応じて２個のアドレス選択回路４及び５と、信号選
択回路６とを制御するものである。

タイミング発生回路10は入力ディジタル信号21にマル
チフレーム同期したタイミング信号36をパリティ計数回
路７と、パリティ比較回路８と、アドレス制御回路９と
アドレス発生回路３とに送出するものである。

次に、かかる構成からなるフレーム変換回路が第３図
に示されている入力ディジタル信号21を第４図に示され
ている出力ディジタル信号22に変換する動作について説
明する。

第３図は５フレームで構成されたデータ列である入力
ディジタル信号21が書込アドレス31に応じて５フレーム
単位で記憶回路１又は２に書込まれる際の概念図であ
る。

また、第４図は、読出アドレス32に応じてフレーム変
換後の出力ディジタル信号列22が記憶回路１又は２から
読出される際の概念図である。

第３図において、入力ディジタル信号は、第１〜５フ
レームとパリティビットＰとから構成されており、第１
フレーム、第２フレーム、……、第５フレーム、パリテ
ィビットＰの順にシリアル入力されるものである。

また、各フレームは３つのデータから構成されるもの
である。例えば第１フレームは１−1,2−１及び３−１
から構成されている。

さらにまた、パリティビットＰは各フレームのパリテ
ィチェックをするための情報が含まれているものであ
る。

この５マルチフレーム構成された入力ディジタル信号
21を記憶回路１に一時記憶するためアドレス制御回路９
はアドレス選択回路４にアドレス発生回路３が発生した
書込アドレス31を選択するように選択信号37を送る。そ
れと同時に、パリティ計数回路７はパリティの計数を行
う。

以上により、各フレームはデータ毎に分割されて記憶
回路１内の０〜14のアドレスに夫々書込まれるのであ
る。

また、アドレス制御回路９は記憶回路２に対して以前
に書込んでいた５マルチフレームをフレーム変換された
出力ディジタル信号列22として読出すためにアドレス選
択回路５へアドレス発生回路３が発生した読出アドレス
32を選択するように選択信号37を送る。

さらにまた、アドレス制御回路９は信号選択回路６に
対して記憶回路２から読出されたフレーム変換された出
力ディジタル信号列22を選択するように選択信号37を送
る。

次に、５フレーム単位の書込み、読出しの処理を終え
ると同時にパリティ計数回路７計数していたパリティ結
果35と入力ディジタル信号21の最後部にあるパリティビ
ット（第３図中のＰ）33とがパリティ比較回路８で比較
される。

比較した結果が一致を示した場合には、パリティ比較
回路８はアドレス制御回路９に入力ディジタル信号21が
正常である旨の比較結果信号34を送る。そして、アドレ
ス制御回路９は記憶回路１に書込まれている５マルチフ
レームのデータをフレーム変換された出力ディジタル信
号列22として読出すためにアドレス選択回路４に対して
アドレス発生回路３が発生した読出アドレス32を選択す
るように選択信号37を送る。

また、アドレス制御回路９は記憶回路１から読出され
たフレーム変換された出力ディジタル信号列22を選択す
るように信号選択回路６に対して選択信号37を送る。

さらにまた、アドレス制御回路９は記憶回路２に入力
ディジタル信号21を書込むためにアドレス選択回路５に
対してアドレス発生回路３が発生した書込アドレス31を
選択するように選択信号37を送る。

つまり、パリティ比較回路８で比較した結果が一致を
示している場合には記憶回路１及び２に対して５マルチ
フレーム単位の書込み又は読出しの動作が交互に行われ
ることになる。

一方、パリティ比較回路８で比較した結果が不一致を
示した場合にはパリティ比較回路８はアドレス制御回路
９に入力ディジタル信号21が異常である旨の比較結果34
を送る。

すると、アドレス制御回路９は、記憶回路１が書込動
作記憶回路２が読出動作を夫々行うようにアドレス選択
回路４及び５と信号選択回路６とを制御する。これによ
り、パリティの比較結果34が不一致を示した場合には不
一致状態以前の一致状態のデータを読出し、フレーム変
換された出力ディジタル信号列22が送出される。これに
より異常状態の入力ディジタル信号は送出されないので
ある。

以上により、第４図に示されているようにデータ毎に
分割されて書込まれていたフレームは読出アドレス32の
順に読出され、CH1〜３に多重化され、出力ディジタル
信号列22として送出されるのである。

つまり、従来のフレーム変換回路においては、フレー
ム変換されて送出されるように配線の接続先を予め設定
していたが、本発明においてはRAM（Random Access Mem
ory）等にそのまま書込み、読出す際のアドレスの指定
順序を変えることによってフレーム変換を行っているた
め、回路構成が簡単かつ安価となるのである。したがっ
て、処理すべきビット数が多大な場合でも記憶容量の大
きなRAMを用いれば、回路規模は大きく変化しないので
ある。

発明の効果 以上説明したように本発明は、入力データを一旦記憶
回路に書込み、読出す際に順序を変えて読出すことによ
り、簡単かつ安価な構成によりフレーム変換を行うこと
ができるという効果がある。

また、本発明においてはデータを並列に並べ変えない
ため、配線を簡単にすることができるという効果もあ
る。

【図面の簡単な説明】

第１図は本発明の実施例によるフレーム変換回路の構成
を示すブロック図、第２図は従来のフレーム変換回路の
ブロック図、第３図は入力データが記憶回路に書込まれ
る際の概念図、第４図は記憶回路からフレーム変換され
たデータが読出される際の概念図である。 主要部分の符号の説明 1,2……記憶回路 ３……アドレス発生回路 4,5……アドレス選択回路 ６……信号選択回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−11433（ＪＰ，Ａ) 特開 昭61−57137（ＪＰ，Ａ) 特開 昭61−288636（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータがフレーム構成されかつパリ
   ティビットを含むフレームデータを入力し、前記フレー
   ムデータを構成する各データを所定の順序に並べ換えて
   送出するフレーム変換回路であって、複数のアドレスを
   有しかつ指定されたアドレスに対して前記フレームデー
   タを構成する各データの読み書きが行われる記憶手段
   と、前記フレームデータのパリティを計数する計数手段
   と、前記フレームデータ内のパリティビットと前記計数
   手段の計数結果とを比較する比較手段と、前記記憶手段
   から前記フレームデータを読出す時に前記比較手段の比
   較結果及び前記所定の順序に応じて前記アドレスを指定
   するアドレス指定手段とを有することを特徴とするフレ
   ーム変換回路。