JPH03206798A - データ列変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータ伝送システムにおいてチャネ
ル単位の多重化信号の並べ変えを行うデータ列変換方式
に関する。

〔従来の技術〕

従来、ディジタルデータ伝送システムの回線終端におい
て、１フレーム内にＮビット（Ｎ：ｆＬｔの正の整数）
のチャネル単位に多重化された信号列について、チャネ
ル単位に信号の並べ変えを行う場合、第３図に示すよう
な構成のデータ列変換回路が使われる。この変換回路に
おいて、シリアルに転送されてきたディジタルデータ信
号列は、シリアルパラレル変換器９に入力されＮビット
のパラレル信号に変換される。このパラレル信号は選択
回路７に入力され、１フレーム毎に２つの記憶回路５，
６のいずれかに入力される。記憶回路５．６は一方が書
き込み動作のとき他方は読み出し動作を行っており、そ
れぞれに対応して書き込みのアドレスカウンタ１と読み
出しのアドレスカウンタ１２とを選択回路３．４を通し
てアドレス入力に接続している。フレーム毎の選択回路
３゜４．７．８及び記憶回路５，６の切り替え動作は外
部から入力されるセレクト信号（１フレーム毎に論理“
Ｈ”レベル信号、゛Ｌ″レベル信号が入力される）によ
って行われる。読み出しアドレスカウンタ１２によって
記憶回路５，６から読み出されたＮビットのパラレルデ
ータは、パラレルシリアル変換器１０によってシリアル
のデータ信号列に変換され外部に出力される。

〔発明が解決しようとする課題〕

上述したデータ列変換回路では、チャネル単位のデータ
の並べ変えを行う場合、記憶回路に格納されたデータを
読み出し用のアドレスカウンタのアドレス値に従って出
力している。このため、データの並べ変えを変更する度
に読み出し用のアドレスカウンタを構成し直さなくては
ならないし、データの並べ変え方が複雑になればなるほ
ど、回路構成が複雑になる問題がある。

〔課題を解決するための手段〕

本発明は、Ｎビット（Ｎ：任意の正の整数）のチャネル
単位にＭ個（Ｍ：任意の正の整数〉多重化されたデータ
信号列を１フレーム内のチャネル単位で並べ変えを行う
時、第１及び第２の記憶回路によりフレーム単位に書き
込み動作と読み出し動作とを交互に繰り返し、それぞれ
入力データに同期したクロックによって動作する書き込
み用及び読み出し用アドレスカウンタにより書き込み時
には入力されてくる順にデータをチャネル単位にチャネ
ル番号をアドレス値として格納しかつ読み出し時には並
べ変えを行う順にチャネル番号をアドレス値として指定
し、前記書き込み用及び読み出し用アドレスカウンタの
出力をフレーム単位に切り替えてデータの並べ変えを行
うデータ列変換方式において、前記読み出し用アドレス
カウンタに代替して第３の記憶回路を設け、この第３の
記憶回路に入力順のチャネル番号の示すアドレス値に対
応して出力順のチャネル番号を予め書き込んでおき、前
記書き込み用アドレスカウンタによって前記第３の記憶
回路から読み出しアドレスを出力してデータの並べ変え
を行う。

また、前記第１及び第２の記憶回路がＲＡＭで構成され
、かつ前記第３の記憶回路がＲＯＭで構成される。

〔実施例〕

次に、本発明ついて図面を参照して説明する。

第１図は本発明の一実施例を示す構成図、第２図は同実
施例における入出力信号列のフレームフォーマットの一
例を示す。

ここでは、第２図の入力信号列に示されるように、１フ
レームのなかにＮビット（Ｎ：任意の正の整数）のチャ
ネルの単位にＭ個（Ｍ：任意の正の整数）多重化された
信号列が入力され、この信号列をチャネル単位に並び変
える場合を考える。

両図を参照すると、入力された信号列はシリアルパラレ
ル変換器９によってＮビットのパラレル信号に変換され
、選択回路７では入力されるセレクト信号に従って２つ
の記憶回路５，６のいずれかの書き込み状態にある方に
入力される。今、外部からのセレクト信号によって書き
込み状態に記憶回路（ＲＡＭ＞５がある時、入力シリア
ル信号に同期したクロックによってフレーム単位に動作
するアドレスカウンタ１の示すアドレス値にＮビットの
パラレルデータをチャネル番号順にＭ個書き込む。一方
、セレクト信号を反転回路１１によって論理反転した信
号により読み出し状態にあるもう一つの記憶回路（ＲＡ
Ｍ）６は、記憶回路（Ｒ０Ｍ）２の出力か示すアドレス
値に書き込まれているＮビットのパラレルデータを出力
する。ここて、記憶回路２には、予めＭ個のアドレス値
に対応して出力する順にチャネル番号が書き込まれてお
り、入力のアドレス端子にはアドレスカウンタ１の出力
か接続されている。次に、記憶回路６から出力されＮヒ
ツトのパラレルテ゛−夕は、選択回路８を通してパラレ
ルシリアル変換器１０に入力されてシリアルデータに変
換され、第２図に示す出力信号て゛出力される。

以上のように、外部のセレクト信号によって、記憶回路
５．６は書き込み読み出し動作をフレーム単位に切り変
えて行い、そのとき書き込みはアドレスカウンタ１によ
って順に行われ、読み出し時には記憶回路２に書き込ま
れているアドレス値すなわちチャネル番号に従って出力
される。

なお、第２図に示す出力信号列は、１フレームでチャネ
ル番号１からＭまで順に入力されたものを、１，５．９
．・・・Ｍ−３と、２，６，１０．・・・Ｍ−２と、３
，７，１１．・・・Ｍ−１と、４，８゜１２、・・・Ｍ
のように４におきに拾って、Ｍ個のチャネル列を４つの
チャネル列を多重化した信号列に変換している場合を示
している。しかしながら、記憶回路２に書き込まれる値
を変えることにより、さまざまな信号列に変換すること
ができる。

〔発明の効果〕

以上説明したように本発明によれば、交互に書き込み及
び読み出し動作を行う第１及び第２の記憶回路の読み出
しのアドレス値を第３の記憶回路から設定することによ
り、１フレーム内のチャネル単位の並べ変えを自由に設
定することができる。また、読み出し用に記憶回路を使
用していることから、アドレスカウンタは書き込み用の
ものを共用でき、従来のように複雑な並べ変えを行う場
合に読み出し用アドレスカウンタの回路構成が複雑にな
ることを避けることができ、回路構成が簡単になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は同実
施例における入出力信号列のフレームフォーマットの一
例を示す図、第３図は従来例を示す構成図である。 １・・・アドレスカウンタ、２・・・記憶回路（ＲＯＭ
）、３・・選択回路、４・・・選択回路、５・・・記憶
回路、６・・・記憶回路、７・・・選択回路、８・・・
選択回路、９・・シリアルパラレル変換器、１０・・パ
ラレルシリアル変換器。

Claims (1)

1. 【特許請求の範囲】 １、Ｎビット（Ｎ：任意の正の整数）のチャネル単位に
   Ｍ個（Ｍ：任意の正の整数）多重化されたデータ信号列
   を１フレーム内のチャネル単位で並べ変えを行う時、第
   １及び第２の記憶回路によりフレーム単位に書き込み動
   作と読み出し動作とを交互に繰り返し、それぞれ入力デ
   ータに同期したクロックによって動作する書き込み用及
   び読み出し用アドレスカウンタにより書き込み時には入
   力されてくる順にデータをチャネル単位にチャネル番号
   をアドレス値として格納しかつ読み出し時には並べ変え
   を行う順にチャネル番号をアドレス値として指定し、前
   記書き込み用及び読み出し用アドレスカウンタの出力を
   フレーム単位に切り替えてデータの並べ変えを行うデー
   タ列変換方式において、前記読み出し用アドレスカウン
   タに代替して第３の記憶回路を設け、この第３の記憶回
   路に入力順のチャネル番号の示すアドレス値に対応して
   出力順のチャネル番号を予め書き込んでおき、前記書き
   込み用アドレスカウンタによつて前記第３の記憶回路か
   ら読み出しアドレスを出力してデータの並べ変えを行う
   ことを特徴とするデータ列変換方式。 ２、前記第１及び第２の記憶回路がＲＡＭで構成され、
   かつ前記第３の記憶回路がＲＯＭで構成されたことを特
   徴とする請求項１記載のデータ列変換方式。