JPS6193740A - 多重化回路 - Google Patents
多重化回路Info
- Publication number
- JPS6193740A JPS6193740A JP21415084A JP21415084A JPS6193740A JP S6193740 A JPS6193740 A JP S6193740A JP 21415084 A JP21415084 A JP 21415084A JP 21415084 A JP21415084 A JP 21415084A JP S6193740 A JPS6193740 A JP S6193740A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- ram
- rams
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のデジタル信号をワード毎に多重化して単
一の信号に変換する多重化回路に関するものである。
一の信号に変換する多重化回路に関するものである。
（従来の技術〕
第３図に従来の多重化回路のフロック系統図、第４図に
この回路における信号のタイムチャートを示す。第３図
において、Ｒ１−Ｒｎは信号Ａ１〜Ａｎをビット単位で
シフトするシフトレジスタ回路、Ｆ１〜Ｆｎはフリップ
フロップ回路、ＳＯ、Ｓｌ−Ｓｎはセレクタ回路、Ｔ１
〜Ｔｎは入力端子、Ｔは出力端子である。
この回路における信号のタイムチャートを示す。第３図
において、Ｒ１−Ｒｎは信号Ａ１〜Ａｎをビット単位で
シフトするシフトレジスタ回路、Ｆ１〜Ｆｎはフリップ
フロップ回路、ＳＯ、Ｓｌ−Ｓｎはセレクタ回路、Ｔ１
〜Ｔｎは入力端子、Ｔは出力端子である。
次に本回路の動作について第３図、第４図を用いて説明
する。入力端子Ｔ１に第４図（ａｌに示す信号Ａ１が加
えられると、シフトレジスタ回路Ｒ１からは第４図（ｄ
）〜（ｆ）に示す信号５ＲＩＩ、５ＲＩ２、・・・、５
ＲＩｎが出力される。フリ、プフロップＦｌはこの信号
を入力し、第４図（ｇ）〜（ｉ）に示す信号ＦＦＩＩ、
ＦＦ１２． ・・・、ＦＦ１ｎを出力する。次にセレ
クタ回路Ｓｌは、信号ＦＦ１１、ＦＦ１２．−、ＦＦ１
ｎを入力し、第４図Ｕ）に示す信号Ａを構成するワード
信号Ａ１を出力する。入力端子Ｔ２〜Ｔｎに第４図（ｂ
ｌ、 （Ｃ）に示す信号Ａ２〜Ａｎが加えられると、セ
レクタ回路５２〜Ｓｎは、セレクタ回路Ｓ１と同様に、
第４図ｆｊｌに示す信号Ａを構成するワード信号Ａ２〜
Ａｎを出力し、セレクタ回路ＳＯはこれらの信号Ａ１〜
Ａｎを処理して第４図０１に示す信号Ａを出−力する。
する。入力端子Ｔ１に第４図（ａｌに示す信号Ａ１が加
えられると、シフトレジスタ回路Ｒ１からは第４図（ｄ
）〜（ｆ）に示す信号５ＲＩＩ、５ＲＩ２、・・・、５
ＲＩｎが出力される。フリ、プフロップＦｌはこの信号
を入力し、第４図（ｇ）〜（ｉ）に示す信号ＦＦＩＩ、
ＦＦ１２． ・・・、ＦＦ１ｎを出力する。次にセレ
クタ回路Ｓｌは、信号ＦＦ１１、ＦＦ１２．−、ＦＦ１
ｎを入力し、第４図Ｕ）に示す信号Ａを構成するワード
信号Ａ１を出力する。入力端子Ｔ２〜Ｔｎに第４図（ｂ
ｌ、 （Ｃ）に示す信号Ａ２〜Ａｎが加えられると、セ
レクタ回路５２〜Ｓｎは、セレクタ回路Ｓ１と同様に、
第４図ｆｊｌに示す信号Ａを構成するワード信号Ａ２〜
Ａｎを出力し、セレクタ回路ＳＯはこれらの信号Ａ１〜
Ａｎを処理して第４図０１に示す信号Ａを出−力する。
以上述べたように従来の回路においては、多重化される
信号毎にシフトレジスタ回路、フリップフロップ回路、
セレクタ回路が必要となるため、多重化される信号が増
えると回路規模が増大するという問題点があった。
信号毎にシフトレジスタ回路、フリップフロップ回路、
セレクタ回路が必要となるため、多重化される信号が増
えると回路規模が増大するという問題点があった。
このような問題点を解決するために本発明は、第１のＲ
ＡＭおよび第２のＲＡＭと、これらのＲＡＭのうちいず
れか一方の読み出し可能なＲＡＭの出力を選択する手段
を有する第１の選択回路と、第１のＲＡＭ、第２のＲＡ
Ｍのいずれか一方を書！ き込み可能、他方を
読み出し可能にする手段を有する第２の選択回路とを設
けるようにしたものである。
ＡＭおよび第２のＲＡＭと、これらのＲＡＭのうちいず
れか一方の読み出し可能なＲＡＭの出力を選択する手段
を有する第１の選択回路と、第１のＲＡＭ、第２のＲＡ
Ｍのいずれか一方を書！ き込み可能、他方を
読み出し可能にする手段を有する第２の選択回路とを設
けるようにしたものである。
本発明においては、ＲＡＭによりワード単位で並列信号
を直列信号に変換する。
を直列信号に変換する。
第１図は本発明に係わる多重化回路の一実施例を示すブ
ロック系統図、第２図は本回路における信号の時系列を
示すタイムチャートである。第１図において、５はビッ
ト単位で並列信号を直列信号に変換する多重化ゲート回
路としてのセレクタ回路、ＴＩ−Ｔｎは第２図（ａ）
〜（Ｃ） ニ示す信号Ａ１〜Ａｎが入力される入力端子
、６および７は複数のデジタル信号をビット単位で記憶
する第１のＲＡＭおよび第２のＲＡＭ、８はＲＡＭ６．
７の出力を入力し多１重化信号を出力する第１の選択回
路としてのセレクタ回路、９はＲＡＭ６．７に書き込み
、読み出しの指令を出力する第２の選択回路としてのセ
レクタ回路、ｌＯはＲＡＭ６．７に書′ き込み、読み
出しのアドレスデータを与えるセレクタ回路、Ｔは第２
図（ｈ）に示す信号Ａを出力するための出力端子、Ｔａ
は読み出し、書き込みを選択するだめのＳＥＬ信号が入
力される入力端子、Ｔｂは書き込み、読み出し指令のＲ
／Ｗ信号が入力される入力端子である。
ロック系統図、第２図は本回路における信号の時系列を
示すタイムチャートである。第１図において、５はビッ
ト単位で並列信号を直列信号に変換する多重化ゲート回
路としてのセレクタ回路、ＴＩ−Ｔｎは第２図（ａ）
〜（Ｃ） ニ示す信号Ａ１〜Ａｎが入力される入力端子
、６および７は複数のデジタル信号をビット単位で記憶
する第１のＲＡＭおよび第２のＲＡＭ、８はＲＡＭ６．
７の出力を入力し多１重化信号を出力する第１の選択回
路としてのセレクタ回路、９はＲＡＭ６．７に書き込み
、読み出しの指令を出力する第２の選択回路としてのセ
レクタ回路、ｌＯはＲＡＭ６．７に書′ き込み、読み
出しのアドレスデータを与えるセレクタ回路、Ｔは第２
図（ｈ）に示す信号Ａを出力するための出力端子、Ｔａ
は読み出し、書き込みを選択するだめのＳＥＬ信号が入
力される入力端子、Ｔｂは書き込み、読み出し指令のＲ
／Ｗ信号が入力される入力端子である。
次に本回路の動作について第１図、第２図を用いて説明
する。入力端子Ｔ１〜Ｔｎに第２図（ａ）〜（Ｃ１に示
す信号Ａ１〜Ａｎが入力される。セレクタ回路５から出
力される出力信号ＭＵＸは第２図（ｄ）に示すようにビ
ット多重化された信号である。出力信号ＭＵＸはＲＡＭ
６．ＲＡＭ７に入力され、ＲＡＭ６．ＲＡＭ７の出力は
セレクタ回路８に入力される。このセレクタ回路８は、
ＲＡＭ６がデータ書き込みを行なっている間はＲＡＭ７
の出力を選択し、逆にＲＡＭ７がデータ書き込みを行な
っている間はＲＡＭ６の出力を選択する。ＲＡＭ６．７
のアドレスは、書き込みアドレス、読み出しアドレスと
もに、セレクタ回路１０により選択される。また、ＲＡ
Ｍ６．７への書き込みを可能にするＳＥＬ信号は、一方
のＲＡＭだけが書き込み可能なようにセレクタ回路８．
９を制御する。
する。入力端子Ｔ１〜Ｔｎに第２図（ａ）〜（Ｃ１に示
す信号Ａ１〜Ａｎが入力される。セレクタ回路５から出
力される出力信号ＭＵＸは第２図（ｄ）に示すようにビ
ット多重化された信号である。出力信号ＭＵＸはＲＡＭ
６．ＲＡＭ７に入力され、ＲＡＭ６．ＲＡＭ７の出力は
セレクタ回路８に入力される。このセレクタ回路８は、
ＲＡＭ６がデータ書き込みを行なっている間はＲＡＭ７
の出力を選択し、逆にＲＡＭ７がデータ書き込みを行な
っている間はＲＡＭ６の出力を選択する。ＲＡＭ６．７
のアドレスは、書き込みアドレス、読み出しアドレスと
もに、セレクタ回路１０により選択される。また、ＲＡ
Ｍ６．７への書き込みを可能にするＳＥＬ信号は、一方
のＲＡＭだけが書き込み可能なようにセレクタ回路８．
９を制御する。
セレクタ回路５の出力信号ＭＵＸがＲＡＭ６．７に入力
され、ＲＡＭ６．７はワード毎に交互に書き込み可能で
あるので、第２図（ｅ）に示す書き込みアドレス信号Ｗ
Ａに従い、データＡｌｌ、Ａ２１、Ａ３１． ・・・
はそれぞれＲＡＭ６のｉｉ番地、２１番地、３１番地、
・・・に書き込まれる。
され、ＲＡＭ６．７はワード毎に交互に書き込み可能で
あるので、第２図（ｅ）に示す書き込みアドレス信号Ｗ
Ａに従い、データＡｌｌ、Ａ２１、Ａ３１． ・・・
はそれぞれＲＡＭ６のｉｉ番地、２１番地、３１番地、
・・・に書き込まれる。
ＲＡＭ７が書き込み可能な時間においては、書き込みア
ドレス信号ＷＡが１１番地、２１番地、３１番地、・・
・の時に、読み出しアドレス信号ＲＡが１１番地、１２
番地、１３番地、・・・というようにＲＡＭの格納デー
タをワード順に読み出す。この時間においては、セレク
タ回路８がＲＡＭ６の出力を選択するので、セレクタ回
路８の出力信号Ａは第２図（ｈ）に示すようになる。
ドレス信号ＷＡが１１番地、２１番地、３１番地、・・
・の時に、読み出しアドレス信号ＲＡが１１番地、１２
番地、１３番地、・・・というようにＲＡＭの格納デー
タをワード順に読み出す。この時間においては、セレク
タ回路８がＲＡＭ６の出力を選択するので、セレクタ回
路８の出力信号Ａは第２図（ｈ）に示すようになる。
〔発明の効果〕
以上説明したように本発明は、ＲＡＭを使用して多重化
を行なうようにしたので、多重化される信号が増えても
回路規模は増大せず小規模の回路構成で多重化が行なえ
る効果がある。
を行なうようにしたので、多重化される信号が増えても
回路規模は増大せず小規模の回路構成で多重化が行なえ
る効果がある。
第１図は本発明に係わる多重化回路の一実施例を示すブ
ロック系統図、第２図はその多重化回路における信号の
時系列を示すタイムチャート、第３図は従来の多重化回
路を示すブロック系統図、第４図はその多重化回路にお
ける信号の時系列を示すタイムチャートである。 ５．８，９．１０・・・・セレクタ回路、６゜７・・・
・ＲＡＭ、Ｔ１〜Ｔｎ、Ｔａ、Ｔｂ・・・・入力端子、
Ｔ・・・・、出力端子。
ロック系統図、第２図はその多重化回路における信号の
時系列を示すタイムチャート、第３図は従来の多重化回
路を示すブロック系統図、第４図はその多重化回路にお
ける信号の時系列を示すタイムチャートである。 ５．８，９．１０・・・・セレクタ回路、６゜７・・・
・ＲＡＭ、Ｔ１〜Ｔｎ、Ｔａ、Ｔｂ・・・・入力端子、
Ｔ・・・・、出力端子。
Claims (1)
- 複数のデジタル信号をビット毎に多重化する多重化ゲー
ト回路と、前記多重化ゲート回路の出力を入力としワー
ド順にデータを読み出す手段を有する第１のＲＡＭおよ
び第２のＲＡＭと、前記第１のＲＡＭ、第２のＲＡＭの
出力を入力とし第１のＲＡＭ、第２のＲＡＭのうちいず
れか一方の読み出し可能なＲＡＭの出力を選択する手段
を有する第１の選択回路と、前記第１のＲＡＭ、第２の
ＲＡＭのいずれか一方を書き込み可能、他方を読み出し
可能にする手段を有する第２の選択回路とを備えたこと
を特徴とする多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21415084A JPS6193740A (ja) | 1984-10-15 | 1984-10-15 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21415084A JPS6193740A (ja) | 1984-10-15 | 1984-10-15 | 多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193740A true JPS6193740A (ja) | 1986-05-12 |
Family
ID=16651049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21415084A Pending JPS6193740A (ja) | 1984-10-15 | 1984-10-15 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959830A (en) * | 1988-07-12 | 1990-09-25 | Telefonaktiebolaget L M. Ericsson | Method and apparatus for through-connecting a wideband connection in a digital time switch |
-
1984
- 1984-10-15 JP JP21415084A patent/JPS6193740A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959830A (en) * | 1988-07-12 | 1990-09-25 | Telefonaktiebolaget L M. Ericsson | Method and apparatus for through-connecting a wideband connection in a digital time switch |
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