JPH05244106A - フレーム変換装置 - Google Patents
フレーム変換装置Info
- Publication number
- JPH05244106A JPH05244106A JP3894392A JP3894392A JPH05244106A JP H05244106 A JPH05244106 A JP H05244106A JP 3894392 A JP3894392 A JP 3894392A JP 3894392 A JP3894392 A JP 3894392A JP H05244106 A JPH05244106 A JP H05244106A
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- Japan
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- signal
- output
- port
- frame
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Abstract
(57)【要約】
【目的】フレーム内のブロック数が増大しても、回路規
模および制御を複雑化することなく変換処理ができるよ
うにする。 【構成】デュアルポートＲＡＭ回路１は、入力ポート１
ａ〜１ｄおよび、この入力ポートに対応する出力ポート
１ｅ〜１ｈをそれぞれ個別に有しており、信号発生器３
が発生する書込み制御信号Ｗおよび読出し制御信号Ｒに
応じて書込みおよび読出しを行う。１フレーム内に４つ
のブロックを有する入力データ信号Ｓｉは、入力ポート
１ａに入力する。出力ポート１ｅ，１ｆ，１ｇがそれぞ
れ出力するデータ信号Ｓ１，Ｓ２，Ｓ３を、入力ポート
１ｂ，１ｃ，１ｄにそれぞれ供給する。多重化回路２
は、出力ポート１ｅ〜１ｈから１ブロックずつ遅延した
データ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を受け、多重化制御
信号Ｃｍに応じてブロック単位で選択し、所定のブロッ
ク配列のデータ信号Ｓｏに変換する。
模および制御を複雑化することなく変換処理ができるよ
うにする。 【構成】デュアルポートＲＡＭ回路１は、入力ポート１
ａ〜１ｄおよび、この入力ポートに対応する出力ポート
１ｅ〜１ｈをそれぞれ個別に有しており、信号発生器３
が発生する書込み制御信号Ｗおよび読出し制御信号Ｒに
応じて書込みおよび読出しを行う。１フレーム内に４つ
のブロックを有する入力データ信号Ｓｉは、入力ポート
１ａに入力する。出力ポート１ｅ，１ｆ，１ｇがそれぞ
れ出力するデータ信号Ｓ１，Ｓ２，Ｓ３を、入力ポート
１ｂ，１ｃ，１ｄにそれぞれ供給する。多重化回路２
は、出力ポート１ｅ〜１ｈから１ブロックずつ遅延した
データ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を受け、多重化制御
信号Ｃｍに応じてブロック単位で選択し、所定のブロッ
ク配列のデータ信号Ｓｏに変換する。
Description
【０００１】
【産業上の利用分野】本発明はフレーム変換装置に関
し、特に複数ビットからなるブロックが複数配列して１
フレームを構成するデータ信号に対して、１フレーム内
のブロック配列を所定の配列に変換するフレーム変換装
置に関する。
し、特に複数ビットからなるブロックが複数配列して１
フレームを構成するデータ信号に対して、１フレーム内
のブロック配列を所定の配列に変換するフレーム変換装
置に関する。
【０００２】
【従来の技術】図３は、従来のこの種のフレーム変換装
置の一例を示すブロック図であり、１フレームが４つの
ブロックで構成されるデータ信号の場合を示している。
置の一例を示すブロック図であり、１フレームが４つの
ブロックで構成されるデータ信号の場合を示している。
【０００３】ここで、基準信号Ｓｒに応じて各種制御信
号を発生する信号発生器２５と、この信号発生器が発生
する書込み制御信号Ｗ１〜Ｗ４および読出し制御信号Ｒ
１〜Ｒ４に応じてそれぞれ動作する４つのＲＡＭ回路２
１〜２４と、信号発生器２５が発生する多重化制御信号
Ｃｍに応じて動作し１フレーム内のブロック配列を所定
の配列に変換する多重化回路２６とを備えている。
号を発生する信号発生器２５と、この信号発生器が発生
する書込み制御信号Ｗ１〜Ｗ４および読出し制御信号Ｒ
１〜Ｒ４に応じてそれぞれ動作する４つのＲＡＭ回路２
１〜２４と、信号発生器２５が発生する多重化制御信号
Ｃｍに応じて動作し１フレーム内のブロック配列を所定
の配列に変換する多重化回路２６とを備えている。
【０００４】次に、図４に示すタイミングチャートによ
り動作を説明する。
り動作を説明する。
【０００５】いま、入力データ信号Ｓｉは、フレーム内
ブロック配列がＡ１，Ｂ１，Ａ２，Ｂ２の順に並んだ信
号とし、この信号のフレーム内ブロック配列を変換し
て、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出力データ信
号Ｓｏとする場合について説明する。
ブロック配列がＡ１，Ｂ１，Ａ２，Ｂ２の順に並んだ信
号とし、この信号のフレーム内ブロック配列を変換し
て、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出力データ信
号Ｓｏとする場合について説明する。
【０００６】さて、ＲＡＭ回路２１，２２，２３，２４
は、ブロックＡ１，Ａ２，Ｂ１，Ｂ２の各データをそれ
ぞれ記憶する回路であり、書込み制御信号Ｗ１，Ｗ２，
Ｗ３，Ｗ４に応じて、ブロックＡ１，Ａ２，Ｂ１，Ｂ２
のデータをそれぞれ記憶する。すなわち、書込み制御信
号Ｗ１，Ｗ２，Ｗ３，Ｗ４のタイミングは、入力データ
信号ＳｉのブロックＡ１，Ａ２，Ｂ１，Ｂ２のタイミン
グとそれぞれ一致している。
は、ブロックＡ１，Ａ２，Ｂ１，Ｂ２の各データをそれ
ぞれ記憶する回路であり、書込み制御信号Ｗ１，Ｗ２，
Ｗ３，Ｗ４に応じて、ブロックＡ１，Ａ２，Ｂ１，Ｂ２
のデータをそれぞれ記憶する。すなわち、書込み制御信
号Ｗ１，Ｗ２，Ｗ３，Ｗ４のタイミングは、入力データ
信号ＳｉのブロックＡ１，Ａ２，Ｂ１，Ｂ２のタイミン
グとそれぞれ一致している。
【０００７】書込みが終了した後、信号発生器２５が発
生する読出し制御信号Ｒ１，Ｒ２，Ｒ３，Ｒ４に応じ
て、ＲＡＭ回路２１，２２，２３，２４にそれぞれ書込
まれているブロックＡ１，Ａ２，Ｂ１，Ｂ２のデータを
データ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４としてそれぞれ読出
し、多重化回路２６へ送出する。
生する読出し制御信号Ｒ１，Ｒ２，Ｒ３，Ｒ４に応じ
て、ＲＡＭ回路２１，２２，２３，２４にそれぞれ書込
まれているブロックＡ１，Ａ２，Ｂ１，Ｂ２のデータを
データ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４としてそれぞれ読出
し、多重化回路２６へ送出する。
【０００８】多重化回路２６は、信号発生器２５が発生
する多重化制御信号Ｃｍに応じて、データ信号Ｓ１，Ｓ
２，Ｓ３，Ｓ４を多重化することにより、フレーム内ブ
ロック配列が、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出
力データ信号Ｓｏに変換する。
する多重化制御信号Ｃｍに応じて、データ信号Ｓ１，Ｓ
２，Ｓ３，Ｓ４を多重化することにより、フレーム内ブ
ロック配列が、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出
力データ信号Ｓｏに変換する。
【０００９】
【発明が解決しようとする課題】上述した従来のフレー
ム変換装置では、フレーム内の各ブロックに対応してＲ
ＡＭ回路が必要であり、また、信号発生器では、各ＲＡ
Ｍ回路に対する書込み制御信号および読出し制御信号を
それぞれ発生する必要があるため、フレーム内のブロッ
ク数が増大した場合、回路規模が大きくなり、制御も複
雑化するという問題点がある。
ム変換装置では、フレーム内の各ブロックに対応してＲ
ＡＭ回路が必要であり、また、信号発生器では、各ＲＡ
Ｍ回路に対する書込み制御信号および読出し制御信号を
それぞれ発生する必要があるため、フレーム内のブロッ
ク数が増大した場合、回路規模が大きくなり、制御も複
雑化するという問題点がある。
【００１０】本発明の目的は、フレーム内のブロック数
が増大しても、回路規模を大きくすることなく、また制
御を複雑化することのなく処理できるフレーム変換装置
を提供することにある。
が増大しても、回路規模を大きくすることなく、また制
御を複雑化することのなく処理できるフレーム変換装置
を提供することにある。
【００１１】
【課題を解決するための手段】本発明のフレーム変換装
置は、１フレームがＮ（Ｎは２以上の整数）個のブロッ
クで構成される入力データ信号のブロック配列を所定の
配列に変換するフレーム変換装置であって、少なくとも
Ｎ個の入力ポートおよび出力ポートをそれぞれ個別に有
し、書込み制御信号および読出し制御信号に応じてブロ
ック単位で書込みおよび読出しを行うデュアルポートＲ
ＡＭ回路と、前記デュアルポートＲＡＭ回路のＮ個の出
力ポートが出力するデータ信号をそれぞれ受け、多重化
制御信号に応じてブロック単位で選択して所定のブロッ
ク配列の出力データ信号を生成する多重化回路と、基準
信号に基づいて前記書込み制御信号および前記読出し制
御信号並びに前記多重化制御信号を発生する信号発生器
とを備えて構成されている。また、前記デュアルポート
ＲＡＭ回路のＮ個の入力ポートの内第１の入力ポートに
前記入力データ信号を入力し、前記第１の入力ポートに
対応する第１の出力ポートが出力するデータ信号を第２
の入力ポートに入力し、第ｋ−１（ｋ＝３，４，……，
Ｎ）の入力ポートに対応する第ｋ−１の出力ポートが出
力するデータ信号を第ｋの入力ポートに入力して構成さ
れている。
置は、１フレームがＮ（Ｎは２以上の整数）個のブロッ
クで構成される入力データ信号のブロック配列を所定の
配列に変換するフレーム変換装置であって、少なくとも
Ｎ個の入力ポートおよび出力ポートをそれぞれ個別に有
し、書込み制御信号および読出し制御信号に応じてブロ
ック単位で書込みおよび読出しを行うデュアルポートＲ
ＡＭ回路と、前記デュアルポートＲＡＭ回路のＮ個の出
力ポートが出力するデータ信号をそれぞれ受け、多重化
制御信号に応じてブロック単位で選択して所定のブロッ
ク配列の出力データ信号を生成する多重化回路と、基準
信号に基づいて前記書込み制御信号および前記読出し制
御信号並びに前記多重化制御信号を発生する信号発生器
とを備えて構成されている。また、前記デュアルポート
ＲＡＭ回路のＮ個の入力ポートの内第１の入力ポートに
前記入力データ信号を入力し、前記第１の入力ポートに
対応する第１の出力ポートが出力するデータ信号を第２
の入力ポートに入力し、第ｋ−１（ｋ＝３，４，……，
Ｎ）の入力ポートに対応する第ｋ−１の出力ポートが出
力するデータ信号を第ｋの入力ポートに入力して構成さ
れている。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すブロック図
であり、図２に示した従来のフレーム変換装置と相異す
るところは、複数のＲＡＭ回路の代りにデュアルポート
ＲＡＭ回路１が設けられたことである。
であり、図２に示した従来のフレーム変換装置と相異す
るところは、複数のＲＡＭ回路の代りにデュアルポート
ＲＡＭ回路１が設けられたことである。
【００１４】ここで、デュアルポートＲＡＭ回路１は、
複数の入力ポート１ａ〜１ｄおよび、この複数の入力ポ
ートに対応する複数の出力ポート１ｅ〜１ｈをそれぞれ
個別に有しており、信号発生器３が発生する書込み制御
信号Ｗおよび読出し制御信号Ｒに応じて、複数のデータ
信号を同時に書込みおよび読出しができるように構成さ
れている。
複数の入力ポート１ａ〜１ｄおよび、この複数の入力ポ
ートに対応する複数の出力ポート１ｅ〜１ｈをそれぞれ
個別に有しており、信号発生器３が発生する書込み制御
信号Ｗおよび読出し制御信号Ｒに応じて、複数のデータ
信号を同時に書込みおよび読出しができるように構成さ
れている。
【００１５】次に、図２に示すタイミングチャートによ
り動作を説明する。
り動作を説明する。
【００１６】ここで、入力データ信号Ｓｉは、フレーム
内ブロック配列がＡ１，Ｂ１，Ａ２，Ｂ２の順に並んだ
信号とし、この信号を変換してフレーム内ブロック配列
が、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出力データ信
号Ｓｏとする場合について説明する。
内ブロック配列がＡ１，Ｂ１，Ａ２，Ｂ２の順に並んだ
信号とし、この信号を変換してフレーム内ブロック配列
が、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出力データ信
号Ｓｏとする場合について説明する。
【００１７】ところで、デュアルポートＲＡＭ回路１の
入力ポート１ａには入力データ信号Ｓｉが入力する。ま
た、入力ポート１ｂと出力ポート１ｅ、入力ポート１ｃ
と出力ポート１ｆ、入力ポート１ｄと出力ポート１ｇと
がそれぞれ接続されており、出力ポート１ｅ，１ｆ，１
ｇからそれぞれ出力されるデータ信号Ｓ１，Ｓ２，Ｓ３
は、入力ポート１ｂ，１ｃ，１ｄへそれぞれ送出される
と共に、多重化回路２へも送出される。
入力ポート１ａには入力データ信号Ｓｉが入力する。ま
た、入力ポート１ｂと出力ポート１ｅ、入力ポート１ｃ
と出力ポート１ｆ、入力ポート１ｄと出力ポート１ｇと
がそれぞれ接続されており、出力ポート１ｅ，１ｆ，１
ｇからそれぞれ出力されるデータ信号Ｓ１，Ｓ２，Ｓ３
は、入力ポート１ｂ，１ｃ，１ｄへそれぞれ送出される
と共に、多重化回路２へも送出される。
【００１８】さて、デュアルポートＲＡＭ回路１は、信
号発生器３が発生する書込み制御信号Ｗに応じて、入力
データ信号Ｓｉの各ブロックのデータを入力ポート１ａ
を介して順に書込んでいく。一方、入力ポート１ａを介
して書込まれたデータは、読出し制御信号Ｒに応じて出
力ポート１ｅからデータ信号Ｓ１として読出されてい
く。このデータ信号Ｓ１は、多重化回路２に送出される
と共に、入力ポート１ｂを介して書込まれていく。つま
り、例えば、入力データ信号ＳｉのブロックＢ１のデー
タが入力ポート１ａを介して書込まれている時、既に書
込まれたブロックＡ１のデータが出力ポート１ｅから読
出され、入力ポート１ｂを介して再び書込まれることに
なる。
号発生器３が発生する書込み制御信号Ｗに応じて、入力
データ信号Ｓｉの各ブロックのデータを入力ポート１ａ
を介して順に書込んでいく。一方、入力ポート１ａを介
して書込まれたデータは、読出し制御信号Ｒに応じて出
力ポート１ｅからデータ信号Ｓ１として読出されてい
く。このデータ信号Ｓ１は、多重化回路２に送出される
と共に、入力ポート１ｂを介して書込まれていく。つま
り、例えば、入力データ信号ＳｉのブロックＢ１のデー
タが入力ポート１ａを介して書込まれている時、既に書
込まれたブロックＡ１のデータが出力ポート１ｅから読
出され、入力ポート１ｂを介して再び書込まれることに
なる。
【００１９】同様に、入力ポート１ｂを介して書込まれ
たデータは、読出し制御信号Ｒに応じて、出力ポート１
ｆからデータ信号Ｓ２として読出され、入力ポート１ｃ
を介して再度書込まれていく。
たデータは、読出し制御信号Ｒに応じて、出力ポート１
ｆからデータ信号Ｓ２として読出され、入力ポート１ｃ
を介して再度書込まれていく。
【００２０】このような動作を各入力ポートおよび出力
ポート間で繰り返えし行なうことによって、デュアルポ
ートＲＡＭ回路１の出力ポート１ｅ，１ｆ，１ｇ，１ｈ
がそれぞれ出力するデータ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４
は、図２に示したように、１ブロックずつ遅延した信号
となる。
ポート間で繰り返えし行なうことによって、デュアルポ
ートＲＡＭ回路１の出力ポート１ｅ，１ｆ，１ｇ，１ｈ
がそれぞれ出力するデータ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４
は、図２に示したように、１ブロックずつ遅延した信号
となる。
【００２１】多重化回路２は、信号発生器３が発生する
多重化制御信号Ｃｍに応じて、データ信号Ｓ１，Ｓ２，
Ｓ３，Ｓ４に含まれているブロックのデータＡ１，Ｂ
１，Ａ２，Ｂ２を選択して多重し、フレーム内のブロッ
ク配列が、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出力デ
ータ信号Ｓｏを生成して出力する。
多重化制御信号Ｃｍに応じて、データ信号Ｓ１，Ｓ２，
Ｓ３，Ｓ４に含まれているブロックのデータＡ１，Ｂ
１，Ａ２，Ｂ２を選択して多重し、フレーム内のブロッ
ク配列が、Ａ１，Ａ２，Ｂ１，Ｂ２の順に並んだ出力デ
ータ信号Ｓｏを生成して出力する。
【００２２】なお、１フレームがＮ（Ｎは２以上の整
数）個のブロックで構成されるデータ信号の場合、デュ
アルポートＲＡＭ回路の入力ポートおよび出力ポートの
数は、それぞれ少なくともＮ個必要である。
数）個のブロックで構成されるデータ信号の場合、デュ
アルポートＲＡＭ回路の入力ポートおよび出力ポートの
数は、それぞれ少なくともＮ個必要である。
【００２３】
【発明の効果】以上説明したように本発明によれば、１
フレームがＮ個のブロックで構成される入力データ信号
の場合、少なくともＮ個の入力ポートおよびＮ個の出力
ポートをそれぞれ個別に有するデュアルポートＲＡＭ回
路を共通の書込み及び読出し制御信号で動作させ、Ｎ個
の入力ポートの内の１つに入力データ信号を供給し、出
力ポートから他の入力ポートへデータ信号を供給して、
１ブロックずつ遅延したデータ信号をＮ個の出力ポート
から得、このデータ信号をブロック単位で選択して所定
のブロック配列のデータ信号に変換するので、フレーム
内のブロック数が増大しても、回路規模および制御を簡
素化できるという効果がある。
フレームがＮ個のブロックで構成される入力データ信号
の場合、少なくともＮ個の入力ポートおよびＮ個の出力
ポートをそれぞれ個別に有するデュアルポートＲＡＭ回
路を共通の書込み及び読出し制御信号で動作させ、Ｎ個
の入力ポートの内の１つに入力データ信号を供給し、出
力ポートから他の入力ポートへデータ信号を供給して、
１ブロックずつ遅延したデータ信号をＮ個の出力ポート
から得、このデータ信号をブロック単位で選択して所定
のブロック配列のデータ信号に変換するので、フレーム
内のブロック数が増大しても、回路規模および制御を簡
素化できるという効果がある。
【００２４】特に、複数のブロックで１つの意味を持つ
グループを作り、それらが複数集合して１つのフレーム
を構成する場合において、各ブロックが１つのグループ
内で連続的に配置されるコンチ構成のフレームと、各ブ
ロックが各々のグループにまたがって配置されるインタ
リブ構成のフレームとの間でのフレーム変換における効
果が大きい。
グループを作り、それらが複数集合して１つのフレーム
を構成する場合において、各ブロックが１つのグループ
内で連続的に配置されるコンチ構成のフレームと、各ブ
ロックが各々のグループにまたがって配置されるインタ
リブ構成のフレームとの間でのフレーム変換における効
果が大きい。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来のフレーム変換装置の一例を示すブロック
図である。
図である。
【図４】図３に示した従来のフレーム変換装置の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
１ デュアルポートＲＡＭ回路 １ａ〜１ｄ 入力ポート １ｅ〜１ｈ 出力ポート ２ 多重化回路 ３ 信号発生器 Ｓ１〜Ｓ４ 出力ポートからのデータ信号 Ｓｉ 入力データ信号 Ｓｏ 出力データ信号 Ｃｍ 多重化制御信号 Ｒ 読出し制御信号 Ｗ 書込み制御信号
Claims (2)
- 【請求項１】 １フレームがＮ（Ｎは２以上の整数）個
のブロックで構成される入力データ信号のブロック配列
を所定の配列に変換するフレーム変換装置であって、 少なくともＮ個の入力ポートおよび出力ポートをそれぞ
れ個別に有し、書込み制御信号および読出し制御信号に
応じてブロック単位で書込みおよび読出しを行うデュア
ルポートＲＡＭ回路と、 前記デュアルポートＲＡＭ回路のＮ個の出力ポートが出
力するデータ信号をそれぞれ受け、多重化制御信号に応
じてブロック単位で選択して所定のブロック配列の出力
データ信号を生成する多重化回路と、 基準信号に基づいて前記書込み制御信号および前記読出
し制御信号並びに前記多重化制御信号を発生する信号発
生器とを備えることを特徴とするフレーム変換装置。 - 【請求項２】 請求項１記載のフレーム変換装置におい
て、前記デュアルポートＲＡＭ回路のＮ個の入力ポート
の内第１の入力ポートに前記入力データ信号を入力し、
前記第１の入力ポートに対応する第１の出力ポートが出
力するデータ信号を第２の入力ポートに入力し、第ｋ−
１（ｋ＝３，４，……，Ｎ）の入力ポートに対応する第
ｋ−１の出力ポートが出力するデータ信号を第ｋの入力
ポートに入力していることを特徴とするフレーム変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3894392A JPH05244106A (ja) | 1992-02-26 | 1992-02-26 | フレーム変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3894392A JPH05244106A (ja) | 1992-02-26 | 1992-02-26 | フレーム変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244106A true JPH05244106A (ja) | 1993-09-21 |
Family
ID=12539305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3894392A Withdrawn JPH05244106A (ja) | 1992-02-26 | 1992-02-26 | フレーム変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05244106A (ja) |
-
1992
- 1992-02-26 JP JP3894392A patent/JPH05244106A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |