JPH039692A - 時分割多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は時分割多重化装置に関し、特にディジタルデ
ータを交換する時分割スイッチの改良に関するものであ
る。

〔従来の技術〕

第４図は例えば「やさしいディジタル交換、オーム社」
の２４３１図１．３３に示されたディジタル交換を行な
う時分割スイッチの構成図である。図において、（１０
０）は時分割スイッチ、（ｌｌｌ）は通話メモリ、（１
１２）は制御メモリ、（１１４）は計数回路、（１５０
）は入力データ、（１６０）は出力データ、（１７０）
は基準パルス、（ＩＨ）はクロック、（１９０）は通話
メモリ（目ｌ）と制御メモリ（１１２）の入力アドレス
、（２００）は通話メモリ（ｉｌｌ）の出力アドレスで
ある。第５図は第４図に示す時分割スイッチ（１００）
の通話メモリ（１１１）に対する入力データ（１５０）
の書き込み動作タイミングを示した図であり、第６図は
通話メモリ（１１１）から出力データ（１６０）を読み
出す動作タイミングを示した図である。第５図、第６図
において１．、１．・・・は時間位置を示している。第
４図に示す時分割スイッチの動作としては、計数回路（
１１４）は周期的にくり返す基準パルス（１７０）、に
よってリセットされ、次の基準パルス（１７０）でリセ
ットされるまでクロック（１８０）によって計数値を歩
進させ、通話メモリ（１１１）　　と制御メモリ（１１
２）　に入力アドレス（１９０）を出力する０通話メモ
リ（１１１）は入力アドレス（１９０）が示すアドレス
に入力データ（１５０）を書き込む。制御メモリ（１１
２）は入力アドレス（１９０）のアドレスに書き込まれ
ている出力アドレス（２００）を通話メモリ（１１１）
に出力し、通話メモリは出力アドレス（２００）が示す
アドレスからデータを読み出し出力データ（１６０）と
する。

つぎに動作タイミングを説明する。第５図において、入
力データ（１５０）の＾、Ｂ、Ｃ，Ｄ、Ｅが、それぞれ
計数回路（１１４）の出力である入力アドレス（１９０
）　　に従って通話メモリ（１１１）のアドレス＃Ｏ１
＃　１．＄　２．＃　３．＃　４　に書き込まれる。

第６図において、時間位置１．では計数回路（１１４）
が出力する入力アドレス（１９０）の値は井０であり、
制御メモリ（１１２）はこのアドレス値＃０に書き込ま
れている値＃１を出力アドレス（２００）として出力す
る。よって通話路メモリ（１１１）はこの出力アドレス
（２００）の値＃１に書き込まれた値を出力する。第５
図において、通話メモリ（１１１）の＃１のアドレスに
は前フレームの時間位置ｔ２で書き込まれたデータＢが
書き込まれているので第６図のｔｌの時間位置ではデー
タＢを出力する。同様に時間位置ｔ２にて通話メモリ（
１１１）はアドレス井０に書き込まれたデータＡを出力
する。時間位置ｊｉ　’４＋　ｔ５についても同様な操
作でいずれかのデータを出力する。

第７図は外部装置（５１）と外部装置（５２）を時分割
スイッチ（１００）に接続した図である。第７図を用い
てデータの交換について説明する。

第７図において、例えば外部装置（５１）は第４図に示
したｔｌの時間位置に時分割スイッチ（１００）への入
力データ（１５０）　　としてデータＡを出力し、同時
間位置で時分割スイッチ（１００）からの出力データ（
１［ｉｏ）を入力し、外部装置（５２）は第４図に示し
た’ｔ２の時間位置でデータＢを出力し、同時間位置で
時分割スイッチ（１００）からの出力データ（１６０）
を入力する。時分割スイッチ（１００）が第４図に示し
たような時間位置変換を行なえば、外部装置（５１）は
外部装置（５２）が出力したデータＢを入力し、外部装
置（５２）は外部装置（５１）が出力したデータＡを入
力することになり、時分割スイッチ（１００）にてデー
タＡとＢの交換がなされ、外部装置（５１）と（５２）
間でのデータのやりとりが行なわれたことになる。

〔発明が解決しようとする課題〕

従来の時分割スイッチは以上のように構成されているの
で一定時間内に交換するデータ量が多くなるか、フレー
ム単位、オクテツト単位、ビット単位というようなデー
タの単位が小さくなるに従って、時分割スイッチの動作
周波数を上げて対応しなければならなかった。しかも時
分割スイッチ内の通話メモリと制御メモリはメモリ回路
を使用するため、その動作周波数限界は他の回路の動作
周波数限界よりも低く、そのため通路メモリと制御メモ
リの動作周波数限界によって交換するデータ量やデータ
の単位に限界があった。

この発明は上記のような問題点を解消するためになされ
たもので、交換するデータ量が通話メモリと制御メモリ
の動作周波数限界によって制限されず、従来よりも多量
でかつ交換するデータの単位が小さいデータ交換ができ
る時分割スイッチ方式を通用した時分割多重化装置を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る時分割多重化装置は、入力データを複数
ビット構成の並列データに変換する並列ビット数変換回
路と、前記並列データが並列にそれぞれ書き込まれる複
数個の通話メモリと、これら通話メモリのデータ書き込
みアドレスを生成するアドレス生成回路と、前記通話メ
モリに対するデータ読み出しアドレスを出力する読出し
アドレス出力部と、前記読み出しアドレスに従って各通
話メモリより読み出された各並列データより任意のビッ
トデータを選択する選択回路と、選択された各ビットデ
ータを多重化出力する多重回路とを設けたものである。

（作用） この発明における並列ビット数変換回路は入力データを
複数ビット構成の並列データに変換して複数個の通話メ
モリを有する時分割スイッチに並列入力すると、複数個
の通話メモリはアドレス生成回路が示す入力アドレスに
基づいてそれぞれ並列データを書き込み、またアドレス
出力部はアドレス生成回路が示す入力アドレスに基づい
て出力アドレスと選択コードをそれぞれ通話メモリと選
択回路に出力したならば、通話メモリは上記出力アドレ
スに従って並列データを読み出し、選択回路は上記選択
コードに従って各通話メモリから読み出され並列データ
中いずれかのビットを選択して多重回路に入力し、多重
回路より各ビットデータを時分割多重して出力する。

（実施例） 以下この発明の一実施例を図について説明する。第１図
は本発明の時分割スイッチ方式を実現する一装置例を示
す図である。第１図において（ｌａ）、　　（ｌｂ）＝
１１ｈ）等（１）は時分割スイッチ、（２）は並列ビッ
ト数変換回路、（３）は多重回路である。

時分割スイッチ（１）は通話メモリ（１１１）　、制御
メモリ（１１５）　、選択回路（１３）、計数回路（１
１４）で構成されている。また、（１７０）は基準パル
ス、（１８０）はクロックであり、ともに並列ビット数
変換回路（２）、時分割スイッチ（ｌａ）、　（ｌｂ）
−１１ｈ）、及び多重回路（３）に入力され、基準パル
ス（１７０）は各回路の時間基準を定め、またクロック
（１８０）は各回路の駆動クロックとして用いられる。

第１図に示す本実施例では入力データ（１５０）はシリ
アルデータで並列ビット数変換回路（２）により８ビツ
トの並列データにされ、また時分割スイッチ（１）の数
は８個として説明するが、並列化されるビット数と時分
割スイッチ（１）の数はそれぞれ任意に選定できる。第
２図は第１図に示す通話メモリ（１）に対する書き込み
動作タイミングを示す図、第３図は第１図に示す通話メ
モリ（１）からの読み出し動作タイミングを示す図であ
る。第２図、第３図においてｔｌ＋　ｔ２．・・・（よ
ビット単位の時間位置、ＴＩ、　Ｔ２は８ビット単位の
時間位置を示しており、また図中、左端の数字は第１図
の各回路の人出力信号に対応している。

以下第１図、第２図、第３図を用いて動作を説明する。

第１図及び第２図において入力データ（＋５０）は並列
ビット数変換回路（２）により８ビツトに変換され並列
データ（２１０）　　として各時分割スイッチ（ｌａ）
　、　　（ｌｂ）・・・（ｉｈ）に入力する。時分割ス
イッチ（１ａ）内では計数回路（１１４）が出力する入
力アドレス（１９０）が示す通話メモリ（１１１）のア
ドレスに８ビツト構成の並列データを書き込む。通話メ
モリ（Ｉｌｌ）からデータを読み出す場合は各時分割ス
イッチ（ｌａ）　、　　（ｌｂ）　・”　（ｌｈ）の制
御メモリ（１１５）が出力する出力アドレス（２００）
に基づいてデータを読み出し時間位置変換データ（２３
０）　　として選択回路（１１３）に出力する。本実施
例では時間位置Ｔ１に時間位置変換データ（２３Ｇ）と
して＾、Ｂ、・・・Ｈのデータを出力している。通話メ
モリ（１１１）における時間位置を変換する詳細過程に
ついては従来例と同様なので説明を省略する。時分割ス
イッチ（１ａ）では選択回路（１１３）は制御メモリ（
１１５）が出力する選択コード（２２０）に従い時間位
置変換データ（２３０）の時間位置Ｔ、のデータ＾、Ｂ
、・・・Ｈから特定のビットを選択して選択データ（２
４０ａ）として多重回路（３）に出力する。本実施例で
は８ビツトのデータから１ビツトのデータを選択するの
で、８＝２３から選択コード（２２０）は３ビツトの並
列信号になる。本実施例の時分割スイッチ（１ａ）では
時間位置Ｔ、の位置でデータＢを選択している。時分割
スイッチ（１ｂ）も時分割スイッチ（１ａ）と同様に動
作し、本実施例では時間位置ＴＩのとぎの選択データ（
２４０ｂ）としてデータＡを出力している。時分割スイ
ッチ（ｌｃ）　、　（ｌｄ）・・・（ｌｈ）は時分割ス
イッチ（ｌａ）、　　（ｌｂ）と同様に動作するので説
明を省略する。また時間位置Ｔ２以降も時分割スイッチ
（ｌａ）　。

（１ｂ）・・・（ｌｈ）は上記と同様な動作をする。多
重回路（３）は各時分割スイッチが出力する選択データ
（２４０ａ）　、　（２４０ｂ）　、−（２４０ｈ）を
順次多重して出力データ（１６０）として出力する。第
２図及び第３図では従来例と同じように入力データ（１
５０）上のｔｌの時間位置で入力されたデータＡが出力
データ（１６０）上のｔｌの時間位置で出力し、入力デ
ータ（１５０）上のｔｌの時間位置で入力されたデータ
Ｂが出力データ（１６０）上のｔｌの時間位置で出力し
ている。本方式によれば、出力データの所望の時間位置
に所望のデータを出力することが可能である。

つぎに本発明の時分割スイッチにおける通話メモリ（１
１１）の書き込み動作周波数と読み出し動作周波数およ
び制御メモリ（１１５）の読み出し周波数について説明
する。従来方式における通話メモリ（１１１）の書き込
み動作周波数は、ビット単位の交換を行なった場合はデ
ータの１ビット時間以内に１回通話メモリ（ＩＩＩ）に
書ぎ込み動作を行なわなければならないので、入力デー
タ（１５０）および出力データ（１６０）のデータ伝送
速度をＶｂｉｔ／Ｓとすると通話メモリ（Ｉｌｌ）への
書き込み動作周波数はＶ　Ｈｚとなる。これに対し本実
施例では、入力データ（１５０）を８　ｂｉｔ並列デー
タにして書き込み動作を行なっているので、入力データ
（１５０）の８　ｂｉｔ分の時間に１回通話メモリ（１
１１）に対して書き込み動作を行なえばよいので、通話
メモリへの書き込み動作周波数はｖ／ａ　Ｈｚとなる。

つまり本発明の時分割スイッチ方式による通話メモリ（
Ｉｌｌ）への書き込み動作周波数は並列ビット数をＮと
すればＶ／Ｎ　Ｈ２となり、並列ビット数Ｎは通話メモ
リ（ｉｌｌ）を並列化することにより必要なだけ大きく
とることができるので、交換するデータ量が多くなり、
また入力データ（１５０）のデータ伝送速度■が大きく
なっても並列ビット数Ｎを大きくすることにより、通話
メモリ（２１１）への書き込み動作周波数を励作限界以
内におさえることができる。通話メモリおよび制御メモ
リの読み出し動作周波数については、従来例ではビット
単位の交換を行なう場合にデータ１ビツトの時間以内に
１回通話メモリ（１１１）および制御メモリ（１１２）
からの読み出し動作を行なわなければならないので読み
出し周波数は通話メモリ（Ｉｌｌ）　、制御メモリ（１
１２）　　ともにＶ　Ｈｚとなるが、本実施例では時分
割スイッチ（１）を８個並列に使用しているので読み出
し動作周波数は通話メモリ（１１１）および制御メモリ
（１１５）　　ともにＶ／８　Ｈｚとなる。つまり本発
明の時分割スイッチ方式による通話メモリ（Ｉｌｌ）お
よび制御メモリ（１１５）からの読み出し動作周波数は
通話メモリ（１１１）の個数をＭとすればＶ／、Ｍ　Ｈ
ｚとなる。

したがフて、交換するデータ量が多くなって入力データ
（１５０）の伝送速度が大きくなっても通話メモリ（１
１１）の個数Ｍを必要なだけ大きくとれば通話メモリ（
１１１）および制御メモリ（１１５）の読み出し動作周
波数を読み出し動作周波数限界以内におさえることがで
きる。

以上から通話メモリ（１１１）および制御メモリ（１１
５）はいずれも本方式によれば、データ伝送速度が上っ
ても動作は周波数限界以内で動作を行なうことが可能と
なる。

上記実施例では入力データ（１５０）　、出力データ（
１６０）はともに直列データとして記述したが、入力デ
ータ（１５０）　、出力データ（１６０）は並列データ
であってもよく、この場合、並列ビット数変換回路（２
）が入力データの並列ビット数と通話メモリ（１１１）
　に書き込む並列ビット数の変換を行ない、また多重回
路（３）が各時分割スイッチ（１）から出力された選択
データ（２４０）を出力データ（１６０）の並列ビット
に多重すればよい。入力データ（１５０）　　出力デー
タ（１８０）が４ビット並列データであるときの一実施
例を第８図に示す。また特殊な例として入力データ（１
５０）の並列ビット数と並列ビット数変換回路（２）が
変換する並列ビット数が等しい場合は、並列ビット数変
換回路（２）は不要となり、また出力データ（１６０）
の並列ビット数と時分割スイッチの個数（ｌａ）、　　
（ｌｂ）・・・（ｌｈ）が等しいときは各選択データ（
２４０ａ）　、　（２４０ｂ）−（２４０ｈ）を出力デ
ータ（１６０）とすればよいので多重回路（３）も不要
となる。この場合の一実施例を第９図に示す。第９図で
は人出力データは８ビット並列としている。

また上記実施例ではデータの交換単位をビット毎に行な
っているが、データの交換単位をタイムスロット単位で
行なうなど任意のビット数単位で行なうこともできる。

データの交換単位なｎ　ｂｉｔ単位で行なう場合は並列
ビット数変換回路（２）は並列ビット数をｎビット以上
の並列データに変換し、選択回路（１１３）はｎビット
を単位として選択データを出力し、多重回路（３）で多
重する。第８図に８ビット並列に入力されたデータを８
ビット単位で変換する場合の一実施例を示す。ここでは
並列ビット数変換回路（２）は８ビツトの入力データを
６４ビツトの並列データに変換し、また選択回路は８ビ
ツトを一単位としてデータを選択している。

また上記実施例では計数回路（ｔｔ４）を各時分割スイ
ッチ毎に設けたが、第１１図に示すように計数回路（１
１４）を各時分割スイッチで共用化してもよい。

また上記実施例では、通話メモリ毎に選択回路及び制御
メモリを設けているが、第１２図に示すように複数の通
話メモリ全体に対して制御するものとして設けてもよい
。第１２図において、（２００ａ）　。

（２０Ｑｂ）　、−（２００ｈ）は通話メモリ（ｌｌｌ
ａ）　、　（ｔｔｔｂ）　、・・・（Ｉｌｌｈ）の出力
アドレス、（２３０ａ）　、　（２３０ｂ）　、−（２
３０ｈ）は通話メモリ（ｌｌｌａ）　、　（ｌｌｌｂ）
　、・（ｌｌｌｈ）が出力する時間位置変換データであ
る。

〔発明の効果〕

以上のようにこの発明によれば、複数の通話メモリに対
し入力データを複数のビットの並列データで同時並列人
出力するようにし、各通話メモリより読み出された並列
データの中からｎビットを選択する選択回路を設けたの
で、交換するデータ量が通話メモリと制御メモリの動作
周波数によって制限されないため、従来の方式に対し同
一動作速度かそれ以下の動作速度で従来よりも多量のデ
ータを交換できるとともに、交換の最小単位であるビッ
ト単位の交換が従来より低い動作速度で実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図。 第３図は第１図の実施例の動作を説明するためのタイミ
ング図、第４図は従来の時分割スイッチの構成を示す図
、第５図と第６図は従来の時分割スイッチの動作を説明
するためのタイミング図、第７図は第４図の従来の時分
割スイッチによるデータ交換を説明するための図、第８
図、第９図、第！、０図、第１１図及び第１２図は本発
明の他の実施例による時分割多重化装置の構成を示す図
である。 図中、（１）は時分割スイッチ、（２）は並列ビット数
変換回路、（３）は多重回路、（１１１）は通話メモリ
、（１１２）は制御メモリ、（１１３）は選択回路、（
１１４）は計数回路、（１５０）〜（２４０）は上記各
回路の入出力信号である。 なお、図中、同一符号は同−又は相当部分を示す。 ＩＮ　１　図

Claims (1)

【特許請求の範囲】
1. 入力データを複数ビット構成の並列データに変換する並
   列ビット数変換回路と、前記並列データが並列にそれぞ
   れ書き込まれる複数個の通話メモリと、これら通話メモ
   リのデータ書き込みアドレスを生成するアドレス生成回
   路と、前記通話メモリに対するデータ読み出しアドレス
   を出力する読出しアドレス出力部と、前記読み出しアド
   レスに従って各通話メモリより読み出された各並列デー
   タより任意のビットデータを選択する選択回路と、選択
   された各ビットデータを多重化出力する多重回路とを備
   えたことを特徴とする時分割多重化装置。