JP2778736B2 - 回線設定回路 - Google Patents
回線設定回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ディジタルデータ伝送システムの同期端局
装置において、複数の伝送路対地間の方路設定を行なう
ために用いられる回線設定回路に関する。
装置において、複数の伝送路対地間の方路設定を行なう
ために用いられる回線設定回路に関する。
（従来の技術） 第２図はディジタルデータ伝送システムで使用される
同期端局装置の基本構成を示すものである。同図におい
て、データ端末１が接続される端末インターフェース部
２と、伝送路３に接続される伝送路インターフェース部
４との間には、回線設定回路５が設置されている。回線
設定回路５は、回線設定制御部６の制御に従って多重化
信号列上でタイムスロットの入替えを行なうもので、こ
れにより端末インターフェース２と伝送路インターフェ
ース４との間および伝送路インターフェース４相互間の
回線設定を行なっている。尚、７は上記回線設定制御部
６に対し回線設定情報を入力するためのコンソールであ
る。
同期端局装置の基本構成を示すものである。同図におい
て、データ端末１が接続される端末インターフェース部
２と、伝送路３に接続される伝送路インターフェース部
４との間には、回線設定回路５が設置されている。回線
設定回路５は、回線設定制御部６の制御に従って多重化
信号列上でタイムスロットの入替えを行なうもので、こ
れにより端末インターフェース２と伝送路インターフェ
ース４との間および伝送路インターフェース４相互間の
回線設定を行なっている。尚、７は上記回線設定制御部
６に対し回線設定情報を入力するためのコンソールであ
る。
ところで、上記回線設定回路は例えば次のように構成
されている。第３図はそのブロック構成を示すものであ
る。すなわち、先ず主信号データDTは８ビット構成の並
列データからなり、その各ビットデータ列は例えば第４
図に示す如く、各々20個のタイムスロットTS1〜TS20を
時分割多重化して構成した６つのブロックをさらに時分
割多重化してこれを１フレームとし、このような８フレ
ームにより１つのマルチフレームを構成したものとなっ
ている。そして、上記各タイムスロットTS1〜TS20には
各々８つのチャネルビットが挿入されている。つまり、
１ブロックには合計160チャネルが挿入されていること
になる。またステータスデータSTは１ビットのデータ列
からなり、そのフレーム構成は上記主信号データDTに同
期した８マルチフレーム構成となっている。
されている。第３図はそのブロック構成を示すものであ
る。すなわち、先ず主信号データDTは８ビット構成の並
列データからなり、その各ビットデータ列は例えば第４
図に示す如く、各々20個のタイムスロットTS1〜TS20を
時分割多重化して構成した６つのブロックをさらに時分
割多重化してこれを１フレームとし、このような８フレ
ームにより１つのマルチフレームを構成したものとなっ
ている。そして、上記各タイムスロットTS1〜TS20には
各々８つのチャネルビットが挿入されている。つまり、
１ブロックには合計160チャネルが挿入されていること
になる。またステータスデータSTは１ビットのデータ列
からなり、そのフレーム構成は上記主信号データDTに同
期した８マルチフレーム構成となっている。
このような主信号データDTおよびステータスデータST
はダブルバッファメモリ11に導びかれ、このメモリ11に
フレームカウンタ12から出力される書込アドレスに従っ
てチャネル毎に順に書込まれる。この書込アドレスは、
フレームカウンタ12でフレームパルスFPが入力される毎
に伝送クロックCLKをカウントすることにより得られ
る。上記ダブルバッファメモリ11に書込まれた主信号デ
ータDTおよびステータスデータSTは、アドレスコントロ
ールメモリ（ACM）13から上記書込アドレスに同期して
出力される回線設定用のアドレスに従ってチャネルが入
替えられて順次読み出される。
はダブルバッファメモリ11に導びかれ、このメモリ11に
フレームカウンタ12から出力される書込アドレスに従っ
てチャネル毎に順に書込まれる。この書込アドレスは、
フレームカウンタ12でフレームパルスFPが入力される毎
に伝送クロックCLKをカウントすることにより得られ
る。上記ダブルバッファメモリ11に書込まれた主信号デ
ータDTおよびステータスデータSTは、アドレスコントロ
ールメモリ（ACM）13から上記書込アドレスに同期して
出力される回線設定用のアドレスに従ってチャネルが入
替えられて順次読み出される。
このような回路であれば、ACM13に回線設定情報に応
じた読出アドレスを予め記憶しておくことにより、主信
号データ列DTおよびステータスデータ列ST上でそのチャ
ネルの時間的順序を任意に入替えることができ、これに
より所定チャネル単位（例えば６チャネル単位）の回線
設定を行なうことができる。
じた読出アドレスを予め記憶しておくことにより、主信
号データ列DTおよびステータスデータ列ST上でそのチャ
ネルの時間的順序を任意に入替えることができ、これに
より所定チャネル単位（例えば６チャネル単位）の回線
設定を行なうことができる。
（発明が解決しようとする課題） ところが従来の回線設定回路は、第３図の回路のよう
に一般に１種類の回線設定を行なうように構成されてい
る。これは、公衆ディジタルデータ伝送システムにおけ
る回線運用単位が一般に６チャネル単位の１種類だけあ
るためである。しかし、企業内通信用のデータ伝送シス
テムでは、６チャネル単位での通常の回線設定の他に、
ユーザによっては例えば１チャネル単位というような少
ないチャネル単位で回線設定を行なうことが必要になる
場合がある。このため、先に述べたように１種類の回線
設定しか行なえない従来の回路では、複数種類の回線設
定を同時に行なうことができないため、ユーザの要求に
応じた効率の良いシステムを構築することができなかっ
た。
に一般に１種類の回線設定を行なうように構成されてい
る。これは、公衆ディジタルデータ伝送システムにおけ
る回線運用単位が一般に６チャネル単位の１種類だけあ
るためである。しかし、企業内通信用のデータ伝送シス
テムでは、６チャネル単位での通常の回線設定の他に、
ユーザによっては例えば１チャネル単位というような少
ないチャネル単位で回線設定を行なうことが必要になる
場合がある。このため、先に述べたように１種類の回線
設定しか行なえない従来の回路では、複数種類の回線設
定を同時に行なうことができないため、ユーザの要求に
応じた効率の良いシステムを構築することができなかっ
た。
そこで本発明は上記事情に着目し、複数種類の回線設
定を同時に行なえるようにし、これにより効率の良いシ
ステムを構築し得る回線設定回路を提供することを目的
とする。
定を同時に行なえるようにし、これにより効率の良いシ
ステムを構築し得る回線設定回路を提供することを目的
とする。
［発明の構成］ （課題を解決するための手段） 本発明は、多重化信号列上でタイムスロットの時間的
順序を入替える回線設定回路において、主信号データ列
およびステータスデータ列をそれぞれ順に第１のデータ
メモリに書込んだのち、アドレスコントロールメモリに
より指定される読出順序に従って読出すことにより上記
主信号データ列およびステータスデータ列の時間的順序
をｍチャネル単位で入替える第１の回線設定部に加え
て、第２の回線設定部と、出力切換部とを備え、上記第
２の回線設定部により、上記主信号データ列を順に第２
のデータメモリに書込んだのち、アドレスコントロール
メモリにより指定される読出順序に従って読出すととも
に、ステータスフレーム同期回路により上記ステータス
データ列のフレームを計数し、その計数出力をアドレス
変換して得たアドレスにより上記ステータスデータ列を
ステータスデータ用のメモリに順に書込み、このステー
タスデータ列をアドレスコントロールメモリにより指定
される読出順序に従って読み出し、これにより上記主信
号データ列およびステータスデータ列の時間的順序を、
上記ｍチャネルよりも少ないｎチャネル単位で入替える
ようにし、かつ上記出力切換部により、これら第１およ
び第２の回線設定部から出力された主信号データ列およ
びステータスデータ列を切替えて択一的に出力するよう
にしたものである。
順序を入替える回線設定回路において、主信号データ列
およびステータスデータ列をそれぞれ順に第１のデータ
メモリに書込んだのち、アドレスコントロールメモリに
より指定される読出順序に従って読出すことにより上記
主信号データ列およびステータスデータ列の時間的順序
をｍチャネル単位で入替える第１の回線設定部に加え
て、第２の回線設定部と、出力切換部とを備え、上記第
２の回線設定部により、上記主信号データ列を順に第２
のデータメモリに書込んだのち、アドレスコントロール
メモリにより指定される読出順序に従って読出すととも
に、ステータスフレーム同期回路により上記ステータス
データ列のフレームを計数し、その計数出力をアドレス
変換して得たアドレスにより上記ステータスデータ列を
ステータスデータ用のメモリに順に書込み、このステー
タスデータ列をアドレスコントロールメモリにより指定
される読出順序に従って読み出し、これにより上記主信
号データ列およびステータスデータ列の時間的順序を、
上記ｍチャネルよりも少ないｎチャネル単位で入替える
ようにし、かつ上記出力切換部により、これら第１およ
び第２の回線設定部から出力された主信号データ列およ
びステータスデータ列を切替えて択一的に出力するよう
にしたものである。
（作 用） この結果本発明によれば、第２の回線設定部によりス
テータスフレームが終端されることになり、かつ第１の
回線設定部と第２の回線設定部とで独立して主信号デー
タ列の回線設定が行なわれるので、ｍチャネル単位の回
線設定とそれよりも少ないｎチャネル単位の回線設定と
を並行して行なうことが可能となる。したがって、ｍチ
ャネル単位の回線設定を必要とする大口のユーザと、そ
れよりも少ないｎチャネル単位の回線設定が必要な小口
のユーザとをそれぞれ効率良く収容することができる。
テータスフレームが終端されることになり、かつ第１の
回線設定部と第２の回線設定部とで独立して主信号デー
タ列の回線設定が行なわれるので、ｍチャネル単位の回
線設定とそれよりも少ないｎチャネル単位の回線設定と
を並行して行なうことが可能となる。したがって、ｍチ
ャネル単位の回線設定を必要とする大口のユーザと、そ
れよりも少ないｎチャネル単位の回線設定が必要な小口
のユーザとをそれぞれ効率良く収容することができる。
（実施例） 第１図は本発明の一実施例における回線設定回路のブ
ロック構成図である。尚、同図において前記第３図と同
一部分には同一符号を付してある。また、主信号データ
DTおよびステータスデータSTは前記第４図に示したフレ
ーム構成をなすものとして説明する。
ロック構成図である。尚、同図において前記第３図と同
一部分には同一符号を付してある。また、主信号データ
DTおよびステータスデータSTは前記第４図に示したフレ
ーム構成をなすものとして説明する。
本実施例の回路は、６チャネル単位の回線設定を行な
うための第１の回線設定部10と、１チャネル単位の回線
設定を行なうための第２の回線設定部20と、出力切換部
30とを備えている。
うための第１の回線設定部10と、１チャネル単位の回線
設定を行なうための第２の回線設定部20と、出力切換部
30とを備えている。
第１の回線設定部10は、1/6フレーム分の記憶容量を
有するダブルバッファメモリ11と、１フレーム毎に伝送
クロックCLKをカウントして書込アドレスを発生するフ
レームカウンタ12と、予め設定された回線設定情報に応
じた読出アドレスを発生するアドレスコントロールメモ
リ（ACM）13とから構成される。そして、主信号データD
TおよびステータスデータSTを、フレームカウンタ12か
ら発生される書込アドレスに従ってダブルバッファメモ
リ11にそれぞれ順に書き込んだのち、ACM13から発生さ
れる読出アドレスに従って読出すことにより、６チャネ
ル単位で回線設定がなされた主信号データDT′およびス
テータスデータST′を出力している。
有するダブルバッファメモリ11と、１フレーム毎に伝送
クロックCLKをカウントして書込アドレスを発生するフ
レームカウンタ12と、予め設定された回線設定情報に応
じた読出アドレスを発生するアドレスコントロールメモ
リ（ACM）13とから構成される。そして、主信号データD
TおよびステータスデータSTを、フレームカウンタ12か
ら発生される書込アドレスに従ってダブルバッファメモ
リ11にそれぞれ順に書き込んだのち、ACM13から発生さ
れる読出アドレスに従って読出すことにより、６チャネ
ル単位で回線設定がなされた主信号データDT′およびス
テータスデータST′を出力している。
第２の回線設定部20は、１フレーム分の記憶容量を持
つダブルバッファメモリ21と、STフレーム終端用の回路
とから構成される。ダブルバッファメモリ21は、前記第
１の回線設定部10のフレームカウンタ12のカウント出力
を書込アドレスとし、この書込アドレスに従って主信号
データDTを入力順に記憶するものである。STフレーム終
端用の回路は、STフレーム同期回路22、ステータスデー
タ用メモリ23およびアドレス変換回路24を有している。
このうちSTフレーム同期回路22およびアドレス変換回路
24は、ステータスデータST用の書込アドレスを作成し、
この書込アドレスに従ってステータスデータSTをステー
タスデータ用メモリ23に書込むものである。またSTフレ
ーム終端用の回路は、マルチフレームカウンタ25および
アドレスコントロールメモリ（ACM）26を有している。
このACM26は、フレームカウンタ12のカウント出力およ
びマルチフレームカウンタ25のカウント出力をアドレス
として読出アドレスを発生し、この読出アドレスに従っ
て上記ステータスデータ用メモリ23に書込まれたステー
タスデータを読出している。
つダブルバッファメモリ21と、STフレーム終端用の回路
とから構成される。ダブルバッファメモリ21は、前記第
１の回線設定部10のフレームカウンタ12のカウント出力
を書込アドレスとし、この書込アドレスに従って主信号
データDTを入力順に記憶するものである。STフレーム終
端用の回路は、STフレーム同期回路22、ステータスデー
タ用メモリ23およびアドレス変換回路24を有している。
このうちSTフレーム同期回路22およびアドレス変換回路
24は、ステータスデータST用の書込アドレスを作成し、
この書込アドレスに従ってステータスデータSTをステー
タスデータ用メモリ23に書込むものである。またSTフレ
ーム終端用の回路は、マルチフレームカウンタ25および
アドレスコントロールメモリ（ACM）26を有している。
このACM26は、フレームカウンタ12のカウント出力およ
びマルチフレームカウンタ25のカウント出力をアドレス
として読出アドレスを発生し、この読出アドレスに従っ
て上記ステータスデータ用メモリ23に書込まれたステー
タスデータを読出している。
出力切換回路30は例えばマルチプレクサからなり、回
線設定制御部６から出力される切換制御信号に従って、
前記第１および第２の各回線設定部10,20からそれぞれ
出力された回線設定後の主信号データDT′およびステー
タスデータST′を択一的に出力するものである。
線設定制御部６から出力される切換制御信号に従って、
前記第１および第２の各回線設定部10,20からそれぞれ
出力された回線設定後の主信号データDT′およびステー
タスデータST′を択一的に出力するものである。
次に以上のように構成された回路の動作を説明する。
尚、ここでは各ハンドリンググレープ（HG）の配置は分
散配置であるとものとして説明する。
尚、ここでは各ハンドリンググレープ（HG）の配置は分
散配置であるとものとして説明する。
６チャネル単位の回線設定を行なう場合 主信号データ（８ビットのデータ列）DTおよびステー
タスデータ（１ビットデータ列）STは、第１の回線設定
部10のダブルバッファメモリ11に導かれ、このダブルバ
ッファメモリ11にフレームカウンタ12から出力されるア
ドレスに従ってチャネル毎に順に書込まれる。そうして
ダブルバッファメモリ11に１ブロック分の主信号データ
DTおよびステータスデータSTが書込まれると、これらの
データはACM13から出力される読出アドレスに従ってチ
ャネル毎にそのチャネルが入替えられてそれぞれ読み出
される。そして、これらのチャネル入替えがなされた各
データは、出力切換回路30を介して例えば伝送路インタ
ーフェース部へ送出される。
タスデータ（１ビットデータ列）STは、第１の回線設定
部10のダブルバッファメモリ11に導かれ、このダブルバ
ッファメモリ11にフレームカウンタ12から出力されるア
ドレスに従ってチャネル毎に順に書込まれる。そうして
ダブルバッファメモリ11に１ブロック分の主信号データ
DTおよびステータスデータSTが書込まれると、これらの
データはACM13から出力される読出アドレスに従ってチ
ャネル毎にそのチャネルが入替えられてそれぞれ読み出
される。そして、これらのチャネル入替えがなされた各
データは、出力切換回路30を介して例えば伝送路インタ
ーフェース部へ送出される。
１チャネル単位の回線設定を行なう場合 主信号データDTは、第２の回線設定部20のダブルバッ
ファメモリ21に導かれ、このダブルバッファメモリ21に
上記フレームカウンタ12のカウント出力を書込アドレス
としてチャネル毎に順に書込まれる。そして、１フレー
ム分の主信号データが書込まれると、この主信号データ
はACM13から出力される読出アドレスに従ってチャネル
が入替えられて順に読み出される。一方ステータスデー
タSTは、STフレーム同期回路22に導入されてここで多重
化処理されたのち、ステータスデータ用メモリ23に導び
かれる。また、このときSTフレーム同期回路22からはST
フレームのカウント値が出力され、このカウント値はア
ドレス変換回路24でアドレス変換されたのち書込アドレ
スとしてステータスデータ用メモリ23に供給される。こ
のため、ステータスデータ用メモリ22には、上記STフレ
ーム同期回路22から出力されたステータスデータSTが上
記アドレス変換回路24から出力された書込アドレスに従
って順に書込まれる。そして、このステータスデータ用
メモリ23に書込まれたステータスデータSTは、前記フレ
ームカウンタ12のカウント出力およびマルチフレームカ
ウンタ25のカウント出力をアドレスとするACM26の内容
に従って読み出される。このACM26から読み出されたス
テータスデータST′および上記ダブルバッファメモリ21
から読み出されたチャネル入替え後の主信号データDT′
は、出力切換回路30を介して伝送路インターフェース部
へ送出される。
ファメモリ21に導かれ、このダブルバッファメモリ21に
上記フレームカウンタ12のカウント出力を書込アドレス
としてチャネル毎に順に書込まれる。そして、１フレー
ム分の主信号データが書込まれると、この主信号データ
はACM13から出力される読出アドレスに従ってチャネル
が入替えられて順に読み出される。一方ステータスデー
タSTは、STフレーム同期回路22に導入されてここで多重
化処理されたのち、ステータスデータ用メモリ23に導び
かれる。また、このときSTフレーム同期回路22からはST
フレームのカウント値が出力され、このカウント値はア
ドレス変換回路24でアドレス変換されたのち書込アドレ
スとしてステータスデータ用メモリ23に供給される。こ
のため、ステータスデータ用メモリ22には、上記STフレ
ーム同期回路22から出力されたステータスデータSTが上
記アドレス変換回路24から出力された書込アドレスに従
って順に書込まれる。そして、このステータスデータ用
メモリ23に書込まれたステータスデータSTは、前記フレ
ームカウンタ12のカウント出力およびマルチフレームカ
ウンタ25のカウント出力をアドレスとするACM26の内容
に従って読み出される。このACM26から読み出されたス
テータスデータST′および上記ダブルバッファメモリ21
から読み出されたチャネル入替え後の主信号データDT′
は、出力切換回路30を介して伝送路インターフェース部
へ送出される。
このように本実施例であれば、STフレームが第２の回
線設定部20により終端されるで、従来の６チャネル単位
の回線設定ばかりでなく、１チャネル単位の回線設定も
同時に行なうことができる。したがって、大口のユーザ
ばかりでなく小口のユーザについてもそれに応じた回線
設定を行なうことができ、この結果小口のユーザが６チ
ャネルを専有してデータ伝送を行なわなければならない
といった不具合は解消され、これにより効率の良い回線
設定を行なうことができる。また、６チャネル単位の回
線設定と１チャネル単位の回線設定とを各々独立したダ
ブルバッファメモリ11,21を用いて行なっているので、
各データメモリの記憶容量を回線設定単位に応じた最小
容量に設定することができ、これにより主信号データDT
およびステータスデータSTの回線設定に伴う遅延時間を
ハンドリンググループ毎に最小にすることができる。
線設定部20により終端されるで、従来の６チャネル単位
の回線設定ばかりでなく、１チャネル単位の回線設定も
同時に行なうことができる。したがって、大口のユーザ
ばかりでなく小口のユーザについてもそれに応じた回線
設定を行なうことができ、この結果小口のユーザが６チ
ャネルを専有してデータ伝送を行なわなければならない
といった不具合は解消され、これにより効率の良い回線
設定を行なうことができる。また、６チャネル単位の回
線設定と１チャネル単位の回線設定とを各々独立したダ
ブルバッファメモリ11,21を用いて行なっているので、
各データメモリの記憶容量を回線設定単位に応じた最小
容量に設定することができ、これにより主信号データDT
およびステータスデータSTの回線設定に伴う遅延時間を
ハンドリンググループ毎に最小にすることができる。
尚、本発明は上記実施例に限定されるものではない。
例えば、上記実施例では各ダブルバッファメモリ11,21
に読出アドレスを供給するACM13を共通にしたが、それ
ぞれ独立したACMを用いてもよい。また、前記実施例で
は６チャネル単位の他に１チャネル単位の回線設定を行
なう場合を例にとって説明したが、２チャネル単位や３
チャネル単位等でもよく、さらには３種類以上の回線設
定を同時に行なうように構成してもよい。その他、各回
線設定部の回路構成や主信号データおよびステータスデ
ータの信号構成等についても、本発明の要旨を逸脱しな
い範囲で種々変形して実施できる。
例えば、上記実施例では各ダブルバッファメモリ11,21
に読出アドレスを供給するACM13を共通にしたが、それ
ぞれ独立したACMを用いてもよい。また、前記実施例で
は６チャネル単位の他に１チャネル単位の回線設定を行
なう場合を例にとって説明したが、２チャネル単位や３
チャネル単位等でもよく、さらには３種類以上の回線設
定を同時に行なうように構成してもよい。その他、各回
線設定部の回路構成や主信号データおよびステータスデ
ータの信号構成等についても、本発明の要旨を逸脱しな
い範囲で種々変形して実施できる。
［発明の効果］ 以上詳述したように本発明によれば、主信号データ列
およびステータスデータ列をそれぞれ順に第１のデータ
メモリに書込んだのち、アドレスコントロールメモリに
より指定される読出順序に従って読出すことにより上記
主信号データ列およびステータスデータ列の時間的順序
をｍチャネル単位で入替える第１の回線設定部に加え
て、第２の回線設定部と、出力切換部とを備え、上記第
２の回線設定部により、上記主信号データ列を順に第２
のデータメモリに書込んだのち、アドレスコントロール
メモリにより指定される読出順序に従って読出すととも
に、ステータスフレーム同期回路により上記ステータス
データ列のフレームを計数し、その計数出力をアドレス
変換して得たアドレスにより上記ステータスデータ列を
ステータスデータ用のメモリに順に書込み、このステー
タスデータ列をアドレスコントロールメモリにより指定
される読出順序に従って読み出し、これにより上記主信
号データ列およびステータスデータ列の時間的順序を、
上記ｍチャネルよりも少ないｎチャネル単位で入替える
ようにし、かつ上記出力切換部により、これら第１およ
び第２の回線設定部から出力された主信号データ列およ
びステータスデータ列を切換えて択一的に出力するよう
にしたことによって、複数種類の回線設定を同時に行な
うことができ、これにより効率の良いシステムを構築し
得る回線設定回路を提供することができる。
およびステータスデータ列をそれぞれ順に第１のデータ
メモリに書込んだのち、アドレスコントロールメモリに
より指定される読出順序に従って読出すことにより上記
主信号データ列およびステータスデータ列の時間的順序
をｍチャネル単位で入替える第１の回線設定部に加え
て、第２の回線設定部と、出力切換部とを備え、上記第
２の回線設定部により、上記主信号データ列を順に第２
のデータメモリに書込んだのち、アドレスコントロール
メモリにより指定される読出順序に従って読出すととも
に、ステータスフレーム同期回路により上記ステータス
データ列のフレームを計数し、その計数出力をアドレス
変換して得たアドレスにより上記ステータスデータ列を
ステータスデータ用のメモリに順に書込み、このステー
タスデータ列をアドレスコントロールメモリにより指定
される読出順序に従って読み出し、これにより上記主信
号データ列およびステータスデータ列の時間的順序を、
上記ｍチャネルよりも少ないｎチャネル単位で入替える
ようにし、かつ上記出力切換部により、これら第１およ
び第２の回線設定部から出力された主信号データ列およ
びステータスデータ列を切換えて択一的に出力するよう
にしたことによって、複数種類の回線設定を同時に行な
うことができ、これにより効率の良いシステムを構築し
得る回線設定回路を提供することができる。
第１図は本発明の一実施例における回線設定回路のブロ
ック構成図、第２図は同期端局装置の概略構成図、第３
図は従来の回線設定回路のブロック構成図、第４図は主
信号データの１ビットデータ列の信号構成を示す図であ
る。 １……データ端末、２……端末インターフェース部、３
……伝送路、４……伝送路インターフェース、５……回
線設定回路、６……回線設定制御部、７……コンソー
ル、10……第１の回線設定部、20……第２の回線設定
部、30……出力切換回路、11,21……ダブルバッファメ
モリ、12……フレームカウンタ、13,26……アドレスコ
ントロールメモリ（ACM）、22……STフレーム同期回
路、23……ステータスデータ用メモリ、24……アドレス
変換回路、25……マルチフレームカウンタ、DT……首信
号データ、ST……ステータスデータ、DT′……回線設定
後の主信号データ、ST′……回線設定後のステータスデ
ータ。
ック構成図、第２図は同期端局装置の概略構成図、第３
図は従来の回線設定回路のブロック構成図、第４図は主
信号データの１ビットデータ列の信号構成を示す図であ
る。 １……データ端末、２……端末インターフェース部、３
……伝送路、４……伝送路インターフェース、５……回
線設定回路、６……回線設定制御部、７……コンソー
ル、10……第１の回線設定部、20……第２の回線設定
部、30……出力切換回路、11,21……ダブルバッファメ
モリ、12……フレームカウンタ、13,26……アドレスコ
ントロールメモリ（ACM）、22……STフレーム同期回
路、23……ステータスデータ用メモリ、24……アドレス
変換回路、25……マルチフレームカウンタ、DT……首信
号データ、ST……ステータスデータ、DT′……回線設定
後の主信号データ、ST′……回線設定後のステータスデ
ータ。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 11/20 103 C H04J 3/02 H04Q 11/04 H04Q 3/52
Claims (1)
- 【請求項１】多重化信号列上でタイムスロットの時間的
順序を入替える回線設定回路において、 主信号データ列およびステータスデータ列をそれぞれ順
に第１のデータメモリに書込んだのちアドレスコントロ
ールメモリにより指定される読出順序に従って読出すこ
とにより前記主信号データ列およびステータスデータ列
の時間的順序をｍチャネル単位で入替える第１の回線設
定部と、 前記主信号データ列順に第２のデータメモリに書込んだ
のちアドレスコントロールメモリにより指定される読出
順序に従って読出すとともに、ステータスフレーム同期
回路により前記ステータスデータ列のフレームを計数し
その計数出力をアドレス変換して得たアドレスにより前
記ステータスデータ列のステータスデータ用のメモリに
順に書込んだのち、アドレスコントロールメモリにより
指定される読出順序に従って読み出し、これにより前記
主信号データ列およびステータスデータ列の時間的順序
を前記ｍチャネルよりも少ないｎチャネル単位で入替え
る第２の回線設定部と、 前記第１の回線設定部から出力された主信号データ列お
よびステータスデータ列と前記第２の回線設定部から出
力された主信号データ列およびステータスデータ列とを
切換えて択一的に出力する出力切換部とを具備したこと
を特徴とする回線設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9488289A JP2778736B2 (ja) | 1989-04-14 | 1989-04-14 | 回線設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9488289A JP2778736B2 (ja) | 1989-04-14 | 1989-04-14 | 回線設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02274043A JPH02274043A (ja) | 1990-11-08 |
| JP2778736B2 true JP2778736B2 (ja) | 1998-07-23 |
Family
ID=14122423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9488289A Expired - Fee Related JP2778736B2 (ja) | 1989-04-14 | 1989-04-14 | 回線設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778736B2 (ja) |
-
1989
- 1989-04-14 JP JP9488289A patent/JP2778736B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02274043A (ja) | 1990-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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