JPS5977793A - 時分割スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は時分割スイッチ、更に詳しく言えばそれぞれ１
フレームに複数個のチャネルを持つ、時分割多重された
単一、もしくは複数個の入力、及び出力ＰＣＭハイウェ
イを有し、任意の入力ハイウェイの任意のチャネルを任
意の出カッ・イウエイの任意のチャネルに出力する時分
割スイッチの構成に係り、特に時分割ハイウェイの特定
のチャネルを用いて制御情報を送り、時分割スイッチを
制御するプロセッサ間の通信を行う場合のプロセッサと
時分割スイッチの結合部（インタフニス）の構成に関す
る。

〔従来技術〕

時分割多重されたＰＣＭ信号伝送路は交換、伝送等に広
く用いられている。例えば、時分割交換機における交換
は時分割多重されたＰＣＭノ・イタエイ間、もしくは同
一ハイウェイ上で、音声、データが伝送されているタイ
ムスロットを入れ換えることにより行うことができる。

時分割スイッチはこのようなチャネルの入れ換えを行う
ものである。

通常時分割スイッチはこれに接続されているプロセッサ
、もしくはプロセッサに類する制御回路によって制御さ
れる。しかも交換機は複数個の時分割スイッチによって
構成されるのが通例であるから時分割スイッチ群を交換
機として、動作させるためには各時分割スイッチを制御
するプロセッサ間で制御情報を伝送する必要がある。

制御情報の伝送方法として時分割ハイウェイの一部のチ
ャネルを用いるものがある。例えばＩＴ’ｌ’（Ｉｎｔ
ｅｒｎｌｔｉｏｎａｌ　Ｔｅ１ｅｐｈｏｎｅ　ａｎｄ　
ＴｅｌｅｇｒａｐｈＣｏｒｐｏｒａｔｉｏｎ　）　１２
４０交換機にみられるように一通話に２チヤンネルを割
当てて音声もしくはデータと制御情報を同時に伝送する
方式がある。しかしこの方法は一通話に２チヤンネルを
使用するため時分割ハイウェイの使用効率が悪いという
欠点を持っている。

この欠点を補う方法として、ハイウェイの一部チャネル
を固定的に制御情報用に割当て、これを用いてプロセッ
サ間通信を行う方法が考えられる。

この方法は各時分割スイッチにプロセッサを懺〈いわゆ
る分散制御形の交換機には有用であるが、時分割スイッ
チと時分割スイッチを制御するためのプロセッサ間で制
御情報を効果的に授受する装置は実現されていない。

〔発明の目的〕

本発明の目的は時分割スイッチに簡単な回路装置を付加
するのみで、制御情報伝送のために多くのチャンネルを
必要とすることなく、時分割スイッチを制御する制御回
路（プロセッサ）を時分割スイッチ間に制御情報を効率
的に授受する結合部を持つ時分割スイッチを実現するこ
とである。

〔発明の概要〕

本発明は上記目的を達成するため、入力ハイウェイから
制御情報伝送用チャネルを含む複数チャネルが時分割多
重された信号をスピーチパスメモリ（第１の記憶手段）
に記憶し、上記メモリへの書き込み、読み出しのアドレ
スを制御することによって、任意の入カッ・イウエイの
任意のチャネルを任意の出力ハイウェイの任意のチャネ
ルに出力する時分割スイッチにおいて、制御情報の取り
出し、挿入を上記スピーチパスメモリの出力部で行ない
、外部のプロセッサと上記制御情報を授受するように構
成したことを特徴とするものである。

本発明によれば、通常この種々の時分割スイッチでは、
スイッチ動作のためフレーム同期、チャンネル同期がと
られるため、制■１情報の取り出し挿入のために特別の
フレーム同期回路を必要とせス、上記スピーチパスメモ
リへのアドレス制御ａｌｌＫよって、任意のチャネルを
利用して、制御情報を受信することができ、時分割スイ
ッチに結合されるプロセッサ相互の融通性の高い・通信
制御を実現できる。又時分割スイッチにおける制御情報
のだめの回路構成としては、パンツアメモリとそのアド
レスＩ１１１１１１１回路と、プロセッサとのインタフ
ェース回路を付加するのみの簡単な手段で実現できる。

〔発明の実施例〕

以下、本発明を実施例により詳細に説明する。

第１図は本発明による時分割スイッチの一実施例の構成
を示す。各入力及び出力ハイウェイのピットレートは８
．１９２Ｍｂ／８であって、各ハイウェイ上の１つのチ
ャンネルのディジタル情報が８ビツトで構成され、１．
２５μｓ毎に伝送されるとすれば、各入出力ハイウェイ
の１フレームには１２８チヤネルで構成される。したが
って、この時分割スイッチは１０２４Ｘ１０２４の完全
群スイッチと等価である。

第１図において、１０１は入力ハイウェイ上のテイジタ
ル信号をチャンネル単位に直並列変換して、ハイウェイ
ＨＷＹＯから順次スピーチパスメモリに供給するマルチ
プレクサ、１０２は入力ハイウェイ上のディジタル情報
を１フレ一ム分記憶する（８Ｘ１２８＝１０２４チャネ
ル分の記憶容量を持つ）スピーチパスメモリ、１０３は
スピーチパスメモリ出力を並直列変換して順次各出力ハ
イウエイに出力するデマルチプレクサ、１ｏ４はスピー
チパスメモリの書き込み、読み出しアドレスを切り替え
るためのセレクタ、１０５はハイウェイ上の制御情報を
取り込んで記憶する入力バッファ、１０６は入力バッフ
ァの読み書きデータを切替えるだめのセレクタである。

データを書き込む時はスピーチパスメモリ出力側の情報
がバッファに入力され、データを読み出す時は出力デー
タがデータバスに出力されるようにバッファ制御回路（
２１１）によって制御される。１０７は出力バッファ用
のセレクタ（制御情報を読み込む時はデータバス側に、
制御情報を出力する時はデマルチプレクサ入力側に切替
える）、１０８はハイウェイに出力する制御情報を記憶
する出力バッファ、１０９はスピーチパスメモリの書き
込みアドレスを制御してチャネルの入れ換えを指定する
コントロールメモリ、１１０，１１１，１１．２はそれ
ぞれ、入力バッファ１０５、出力バッファ１０８及びコ
ントロールメモリ１０９の読み出し、書き込みアドレス
を切替えるためのセレクタ、１１３．１１４けそれぞれ
外部のプロセッサ４００と結合するだめのアドレス、デ
ータバス、１１５けスピーチパスメモリ１０１及びコン
トロールメモリ１０９の読み出しアドレス等を発生する
カウンタ、１１６は出力ハイウェイへ出力するディジタ
ル情報を選択するスイッチ、２００，３００はそれぞれ
入力出力バッファ制御回路である。

以下、第１図の実施例の動作について説明する。

まず、時分割スイッチの一般的動作について説明する。

８本の入力ハイウェイＨＷＹＯ，ＨＷＹＩ、・・・ＨＷ
Ｙ７け、第２図に示すようなチャンネル信号をマルチプ
レクサ１０１に加える。１．２５μｓ（１フレーム）の
中に１２８チヤンネルの情報が時分割に配列され、各チ
ャンネルは８ビツト（１バイト）のディジタル信号で構
成されている。したがってハイウェイのビットレートは
８．１９２　Ｎ　ｂ／Ｓである。

マルチプレクサは各チャンネル毎に直列ピットを並列ピ
ットに変換し、ＨＷＹＯの第０チヤンネル、ＨＷＹＩの
第０チヤンネル・・・）ＩＷＹ７の第０チヤンネル、Ｈ
■ノＹＯの第１チヤンネル、ＨＷＹＩの第１チヤンネル
・・・）ＴＷＹ７の第１チヤンネル・・・）ＩＷＹ　７
の第１２７チヤンネルの順にスピーチメモリ１０２に加
えられる。スピーチパスメモリ１０２への書キ込み制御
はカウンタ１１５とコントロックメモリ１０９によって
行なわれる。スピーチバスメモリは第３図に示すよう、
アドレス０〜１ｏ２３に対応して１０２４バイトの記憶
容量を持っている。カウンタ１１５は外部から供給され
る８、１９２ＭＨｚのクロックでカウントアツプされ、
同様に外部から供給されるフレーム信号でリセットされ
る。したがって、カウンタは１０ビツトで構成され、０
がら１０２３まで変化し、スピーチバスメモリ１０２の
容量バイト数に対応している。

一方コントロールメモリ１０９も１ｏ２４ワードの記憶
容１″を持ち、入力ハイウェイ上の各チャネルの情報を
どの出力ハイウェイのどのチャネルに出力をすべきかを
指定する。すなわち、スピーチバスメモリ１０２への書
き込みアドレスはその時点でカウンタ１１５の出力に対
応するコントロールメモリの内容で決定される。第３図
は説明の都合上、ＨＷＹＩ（７，１第１チヤネルとＨＷ
Ｙ６）１２７　チヤネルのディジタル情報を入れ替える
場合のスピーチパスメモリの内容を例示したもので、カ
ウンタがカウント数９を発生するとき、コントロールメ
モリの内容はスピーチパスメモリのアドレスｒｌｏ１５
ｊを指示するように記憶されているから、ハイウェイＨ
ＷＹ１の第１チヤネルのディジタル情報はスピーチパス
メモリのアドレス１０１５０所に書き込まれ、又、カウ
ンタ１１５の計数が１０１５のとき、スピーチメモリの
アドレス９を指示するようにアドレス情報が記録されて
いる。

スピーチメモリ１０２からの読み出しは、先頭番地から
シーケンシャルに順次行なわれるのでコントロールメモ
リの内容でチャネルの入れ換えが行なわれる。例えば、
第２図、第３図の例による場合、出力ハイウェイが入力
ハイウェイと同数の８本であれば、出力ハイウェイの信
号は入力ハイウェイのＨＷＩの２チヤンネルと）ＪＷ７
の１０２３チヤネルが入れ換ったものとなる。

コントロールメモリ１０９の内容ハアドレスバス１１３
、データバス１１４を介して外部のプロセッサによって
書き換えられる。なお、スピーチメモリへの書き込みを
シーケンシャルにして読出しをコントロールメモリに１
って行なっても良い。

又、スピーチメモリへの書き込みに先立ち、各入力ハイ
ウェイのフレーム同期を取る必要があるが本発明とは直
接的には関係がないので、その説明は省略する。

次に上記ハイウェイの一部のチャネルを用いて制御情報
（例えばチャネルの入れ換え等）の伝送ならびプロセッ
サ４００と時分割スイッチの中の　　□上記制御情報と
の結合部の構成動作について述べる。

本実施例では各ハイウェイの第６４チヤネルを用いて制
御情報を伝送するものとして説明する。

バッファ入出力制御回路２００，３００は各ノ・イウエ
イに対応するカウンタ、及びカウンタ制御回路２０１〜
２０８、比較器２０９、定数発生回路２１０、バッファ
制御回路２１１から構成されている。制御情報は第６４
チヤネルにのっているから、ハイウェイ０〜ハイウエイ
７の第６４チヤネルがスピーチパスメモリ出力に現われ
た時に、これを入力バッファ１０５に入力し、また、ス
イッチ１１６を切替えて、出力バッファ１０８の内容を
出力ハイウェイに出力する。今、各人カッ・イウエイの
第６４チヤネルは同じハイウェイの第６４チヤネルに出
力されるようにコントロールメモリが設定されていると
する。この場合は前の第３図でわかるようにスピーチメ
モリ１０２のアドレス５１２〜５１９に各ハイウェイの
制御情報が書き込まれているのでカウンタ１１５０１０
ピツトが１０００００００００（＝５１２　）から１０
０００００１１１＋＝５１９）、すなわち上位７ビツト
が１００００００（＝６４）となったとき、スピーチパ
スメモリ１０２の出力を入力バッファ１０５に書き込み
、出力バッファ１０８の内容をスイッチ１１６を通して
出力すればよい。したがってカウンタ１１５の上位７ビ
ツトを、定数６３を発生する定数発生器の出力と比較器
２０９で比較し、一致したとき入力及び出力バツ７ア１
０５，１０８に書き込み、又は読み出すタイミングを決
定することができる。

以上の説明では、スピーチノ（スメモリ、コントロール
メモリのアクセスタイムを無視して説明したが、実際に
はメモリの読み書きによる遅延７５Ｘあるから、これを
考慮して定数設定を行う必要、５ｆある。

制御情報は一般的に複数）（イトを単位として伝送され
、しかも入出力）（ソファは８個の）・イウエイで共用
されている（但し、各７・イウエイによって記憶領域は
異なる）から、書き込み、読み出しアドレスの制御が必
要である。制御情報の最大伝送単位−４−３２バイトと
すれば入出力Ｉ（ソファのｉ己憶領域の割当ては第４図
のようになる。した７５；って、入出力バッファは８ビ
ツトのアドレスでアクセスされ、上位３ビツトで各７・
イウエイの記憶領域が決定される。第１図において、カ
ウンタ及びカウンタ制御回路２０１〜２０８は各）・イ
ウエイ対応に置かれており、カウンタ制御回路にはカウ
ンタ１１５出力の下位３ビツトが入力されている。

この３ビツトによってどのノ・イウエイの制御情報がス
ピーチメモリから出力されているかを識別することかで
きる。

以下、バッファ入出力制御回路２００，３００の動作を
更に詳しく説明する。カウンタ１１５出力の上位７ピツ
トと定数発生器２１０の出力は、比較器２０９で比較さ
れ、バッファ制御回路２１１に送られる。バッファ制御
回路は前記比較器の２つの入力が一致した場合には、各
カウンタ制御回路２０１〜２０８に出力を出すと共にセ
レクタ１０６をスピーチメモリ出力側に切替える。カウ
ンタ制御回路はバッファ制御回路の出力を受けて、カウ
ンタ１１５出力の下位３ピツトが対応するハイウェイ番
号と一致した場合、カウンタの内環を出力する。カウン
タ２０１〜２０８は５ピツトであり（入出力バッファの
各ハイウェイに対応する領域内アドレス指定）、カウン
タ１１５出力の下位３ピツトを上位ビットとして、計８
ビットのアドレスを入力、出力バッファに供給する。入
力バッファへの書き込み終了後、書き込みアドレスを供
給したカウンタはカウントアツプされ、次の制御情報受
信に備えられる。

入出力バツファ１０５，１０８の内容はデータバス１１
４、アドレスバス１１３を通して外部のプロセッサ４０
０からアクセスすることができる。

これはバッファ制御回路が人出カバツファへの外部から
のアクセスを検出して、セレクタ（１０６゜１０７．１
１０．１１１）をバス側に切り替えることにより行う。

この時、読み出されたハイウェイの制御情報に対応する
カウンタはリセットされ、次の制御情報受信を行うこと
が可能となる。

バッファ入出力制御回路３００は制御回路２００と同じ
構成であるが、スイッチ１１６を制御する点だけが異な
る。また実際にはバッファの空塞管理を行う必要がある
が本発明に直接関係ないので説明を省略する。

以上の説明では入力ハイウェイの第６４チヤネルが同じ
ハイウェイの第６４チヤネルに出力されるようにコント
ロールメモリが設定されているとしたが、これを変更す
れば、各ハイウェイ毎に任意の位置にある制御情報をバ
ッファに入力することが可能であり、非常に融通性の高
い通信制御回路を構成することができる。更に上記説明
では１チヤネルのみを制御情報用に用いていたが複数チ
ャネルを使用することは容易である。例えば、比較器２
０９がカウンタ１１５の上位５ピツトのみを比較するこ
とにすれば第６４〜６７チヤネルの４チヤネルを制御情
報用に使用することができる。

また、カウンタ１１５出力をスピーチメモリの書き込み
、コントロールメモリの読み出しアドレスとし、コント
ロールメモリ出力をスピーチメモリの読み出しアドレス
としてもよいことは明らかである。

〔発明の効果〕

以上説明したように、本発明によれば、制御情報のハイ
ウェイからの取り出し、ハイウェイへの挿入をスピーチ
パスメモリの出力点で行うことにより挿入又は取り出す
べきチャネルの位置を認識するフレーム同期が不要とな
り、更にコントロールメモリの内容を書き換えることで
任意のチャネルから制御情報を取り出すことが可能とな
り、融通性の高い時分割スイッチを実現することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図、第２図は入力ハ
イウェイのチャンネル信号の構成図、第３図はスピーチ
メモリの　書き込み状態を示す図、第４図は制御情報の
入力・出力バッファメモリの状態を示す図である。 １０１．１０３・・・マルチプレクサ、１０２・・・ス
ピーチパスメモリ、１０５・・・入力バッファ、１０８
・・・出貨バッファ、１０９・・・コントロールメモリ
、１０４．１０６，１０７，１１０，１１１，１１２・
・・セレクタ、１１３・・・アドレスバス、１１４・・
・データバス、１１５・・・カウンタ、２００，３００
・・・バッファ入出力制御回路、４００・・・マイクロ
プロｙ　２　図 第　３　図 χ　４　図・

Claims (1)

1. 【特許請求の範囲】 １、入力ハイウェイから制御情報伝送用チャンネルを含
   む複数チャンネルが時分割多重された信号を書き込み、
   上配誉き込まれた信号を化カッ・イウエイに読み出す第
   １の記憶手段と、上記入力ハイウェイと出力ハイウェイ
   におけるチャンネルの配置を入れ換えるため上記第１の
   記憶手段の書き込み、読み出しを制御する第１の手段と
   、上記第１の記憶手段の出力から上記入力ハイウェイか
   らの制御情報を抽出し、保持する第２の手段と、上記第
   １の記憶手段の出力の特定の制御情報伝送用チャンネル
   に出力ハイウェイ用の制御情報を付加する第３の手段と
   、少なくとも上記第２および第３の手段と外部のプロセ
   ッサと信号を授受するインタフェース回路と具備してな
   ることを特徴とする時分割スイッチ。 ２、第１項記載において、第１の手段はカウンタと上記
   プロセッサによって内容が変えられ、上記第１の記憶手
   段の書き込み又は読み出しアドレスを決定する第２の記
   憶手段と、上記カウンタの出力によって上記第１の記憶
   手段の読み出し又は書き込みアドレスをシーケンシャル
   に変える第４の手段とからなることを特徴とする時分割
   スイッチ。 ３、第２項記載において、上記第２の手段は入カバソフ
   ァメモリと上記カウンタの出力の少なくとも１部を用い
   て上記第１の記憶手段の出力の入力ハイウェイからの制
   御情報のチャンネル位置を検出し、上記入力ハイウェイ
   からの制御情報を上記人力バッファメモリの所定の位置
   に書き込む第１のバッファ入出力制御回路からなり、上
   記第３の手段は出力バッファメモリと、上記カウンタの
   出力の少なくとも１部を用いて、上記第１の記憶手段の
   出力の特定のチャンネル位置に上記出力バッファメモリ
   に記憶された制御情報を付加する第２のバッファ入出力
   制御を有してなり、かつ、上記インタフェース回路は上
   記人力バッファメモリ及び出力バッファメモリと上記プ
   ロセッサ間をアドレスバス及びデンタバスで結合して構
   成されたことを特徴とする時分割スイッチ。