JPH0936868A - Ａｔｍスイッチのアドレス生成回路 - Google Patents
Ａｔｍスイッチのアドレス生成回路Info
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- JPH0936868A JPH0936868A JP18014895A JP18014895A JPH0936868A JP H0936868 A JPH0936868 A JP H0936868A JP 18014895 A JP18014895 A JP 18014895A JP 18014895 A JP18014895 A JP 18014895A JP H0936868 A JPH0936868 A JP H0936868A
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- 238000010586 diagram Methods 0.000 description 23
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 230000022131 cell cycle Effects 0.000 description 1
- 230000006727 cell loss Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
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- H04L2012/5681—Buffer or queue management
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 各入力リンクに時分割多重されたポートを、
各出力リンクに時分割多重して交換することが可能なア
ドレス管理方式を採用した共有バッファ型のＡＴＭスイ
ッチのアドレス生成回路を提供する。 【解決手段】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、共有バッファにおけるセルのアドレ
スとポート情報と出力リンク情報が時系列に格納される
アドレス生成ユニット４と、出力リンク毎に現在の出力
ポートを示す情報が格納されるポートポインタレジスタ
８ａ，８ｂと、それぞれの出力リンクに収容されている
ポート情報が格納されるポートリストテーブル９を有す
る。
各出力リンクに時分割多重して交換することが可能なア
ドレス管理方式を採用した共有バッファ型のＡＴＭスイ
ッチのアドレス生成回路を提供する。 【解決手段】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、共有バッファにおけるセルのアドレ
スとポート情報と出力リンク情報が時系列に格納される
アドレス生成ユニット４と、出力リンク毎に現在の出力
ポートを示す情報が格納されるポートポインタレジスタ
８ａ，８ｂと、それぞれの出力リンクに収容されている
ポート情報が格納されるポートリストテーブル９を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ、非同
期転送モード）交換システムにおける共有バッファ型の
ＡＴＭスイッチのアドレス生成回路に関する。
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ、非同
期転送モード）交換システムにおける共有バッファ型の
ＡＴＭスイッチのアドレス生成回路に関する。
【０００２】
【従来の技術】ＡＴＭスイッチは、ＡＴＭセルに付加さ
れた宛先情報（ルーティングタグ）をもとに、セルをそ
の宛先に交換する動作を実現するものであり、セルを蓄
積するセルバッファの配置によって、入力バッファ型、
出力バッファ型、共有バッファ型に分類される。一般
に、バッファ総数を一定としたときのセル廃棄率特性
は、共有バッファ型が最も優れている。
れた宛先情報（ルーティングタグ）をもとに、セルをそ
の宛先に交換する動作を実現するものであり、セルを蓄
積するセルバッファの配置によって、入力バッファ型、
出力バッファ型、共有バッファ型に分類される。一般
に、バッファ総数を一定としたときのセル廃棄率特性
は、共有バッファ型が最も優れている。
【０００３】共有バッファ型のＡＴＭスイッチにおける
セルバッファのアドレス管理方式としては、リンクトリ
スト方式、シフトレジスタ方式などが知られている。
セルバッファのアドレス管理方式としては、リンクトリ
スト方式、シフトレジスタ方式などが知られている。
【０００４】このような方式のＡＴＭスイッチにおい
て、ＡＴＭスイッチで実現される機能の一つに同報機能
（マルチキャスト）がある。同報機能は、入力セルをコ
ピーして複数の出力ポートに出力する機能である。しか
し、リンクトリスト方式で同報機能を実現しようとする
と、１）同報セルのスループットに限界があり、２）セ
ルバッファの有効利用が図れないなどの問題がある。こ
れに対して、シフトレジスタ方式では、以下に述べるよ
うに宛先情報を記憶するレジスタを出力リンクと同数用
意することにより容易に実現できる。
て、ＡＴＭスイッチで実現される機能の一つに同報機能
（マルチキャスト）がある。同報機能は、入力セルをコ
ピーして複数の出力ポートに出力する機能である。しか
し、リンクトリスト方式で同報機能を実現しようとする
と、１）同報セルのスループットに限界があり、２）セ
ルバッファの有効利用が図れないなどの問題がある。こ
れに対して、シフトレジスタ方式では、以下に述べるよ
うに宛先情報を記憶するレジスタを出力リンクと同数用
意することにより容易に実現できる。
【０００５】次に、シフトレジスタ型のアドレス管理方
式を実現する従来のアドレス生成回路の概要について、
図１１を用いて説明する。
式を実現する従来のアドレス生成回路の概要について、
図１１を用いて説明する。
【０００６】図１１において、アドレス生成回路は、セ
ルの宛先情報を記憶する宛先情報レジスタ１０１と、セ
ルが記憶されているセルバッファ（図示せず）のアドレ
スを記憶するアドレスポインタレジスタ１０２と、これ
らを制御するカラム制御回路１０３で構成されるアドレ
ス生成ユニット１０４が、宛先情報入力バス１０５、制
御バス１０６、アドレスポインタ出力バス１０７を介し
てループ状に接続されて構成されている。宛先情報入力
バス１０５にはスイッチ入力部（図示せず）よりセルの
宛先情報が、制御バス１０６にはアドレス生成回路の制
御データがそれぞれ転送される。また、アドレスポイン
タ出力バス１０７には、セルのセルバッファへの書き込
みアドレス、セルバッファからの読み出しアドレスがそ
れぞれ転送される。
ルの宛先情報を記憶する宛先情報レジスタ１０１と、セ
ルが記憶されているセルバッファ（図示せず）のアドレ
スを記憶するアドレスポインタレジスタ１０２と、これ
らを制御するカラム制御回路１０３で構成されるアドレ
ス生成ユニット１０４が、宛先情報入力バス１０５、制
御バス１０６、アドレスポインタ出力バス１０７を介し
てループ状に接続されて構成されている。宛先情報入力
バス１０５にはスイッチ入力部（図示せず）よりセルの
宛先情報が、制御バス１０６にはアドレス生成回路の制
御データがそれぞれ転送される。また、アドレスポイン
タ出力バス１０７には、セルのセルバッファへの書き込
みアドレス、セルバッファからの読み出しアドレスがそ
れぞれ転送される。
【０００７】各アドレス生成ユニット１０４の位置関係
はセルの到着順序に対応しており、図中の下方に位置す
るアドレス生成ユニット１０４に対応するセルは、上方
に位置するアドレス生成ユニット１０４のセルよりも到
着時間が古い。したがって、ある出力リンク行きのセル
を時間順序を守って出力するためには、アドレス生成回
路を下方から検索し、その出力リンク行きの宛先情報が
記憶されているアドレス生成ユニット１０４を検出すれ
ばよい。検出されたアドレス生成ユニット１０４のアド
レスポインタレジスタ１０２に記憶されたアドレスがセ
ルバッファの読み出しアドレスとなる。
はセルの到着順序に対応しており、図中の下方に位置す
るアドレス生成ユニット１０４に対応するセルは、上方
に位置するアドレス生成ユニット１０４のセルよりも到
着時間が古い。したがって、ある出力リンク行きのセル
を時間順序を守って出力するためには、アドレス生成回
路を下方から検索し、その出力リンク行きの宛先情報が
記憶されているアドレス生成ユニット１０４を検出すれ
ばよい。検出されたアドレス生成ユニット１０４のアド
レスポインタレジスタ１０２に記憶されたアドレスがセ
ルバッファの読み出しアドレスとなる。
【０００８】アドレス生成回路におけるシフトレジスタ
型のアドレス管理は、入力動作、出力動作、シフト動作
の一連の３つの動作により実現される。
型のアドレス管理は、入力動作、出力動作、シフト動作
の一連の３つの動作により実現される。
【０００９】入力動作は、セルが入力されるときに行わ
れる。セル入力時は、セルに付加された宛先情報がアド
レス生成回路に転送され、アドレス生成回路の空きカラ
ムが下方から検索される。最初に検索された空きカラム
に宛先情報が入力され、そのカラムのアドレスポインタ
がセルバッファへ転送されて、セルバッファにセルが書
き込まれる。
れる。セル入力時は、セルに付加された宛先情報がアド
レス生成回路に転送され、アドレス生成回路の空きカラ
ムが下方から検索される。最初に検索された空きカラム
に宛先情報が入力され、そのカラムのアドレスポインタ
がセルバッファへ転送されて、セルバッファにセルが書
き込まれる。
【００１０】図１３、１４、１５、１６は図１２に示す
初期状態から、宛先情報０を持つセルＡ、宛先情報１を
持つセルＢ、宛先情報１を持つセルＣ、宛先情報０を持
つセルＤが、この順序で入力されたときのアドレス生成
回路１０８及びセルバッファ１０９の内部状態をそれぞ
れ図示したものであり、図１２に示す内部状態から図１
３、図１４、図１５、図１６に示す内部状態へ時系列的
に変化する様子を示している。
初期状態から、宛先情報０を持つセルＡ、宛先情報１を
持つセルＢ、宛先情報１を持つセルＣ、宛先情報０を持
つセルＤが、この順序で入力されたときのアドレス生成
回路１０８及びセルバッファ１０９の内部状態をそれぞ
れ図示したものであり、図１２に示す内部状態から図１
３、図１４、図１５、図１６に示す内部状態へ時系列的
に変化する様子を示している。
【００１１】出力動作は、セルが出力されるときに行わ
れる。セル出力時は、出力リンクに一致する宛先情報を
持つアドレス生成回路のカラムが下方から検索され、最
初に検索されたカラムのアドレスポインタがセルバッフ
ァへ転送されて、セルバッファからセルが読み出され
る。また、出力されたカラムの宛先情報はリセットさ
れ、セルが出力されたカラムは空きカラムとなる。
れる。セル出力時は、出力リンクに一致する宛先情報を
持つアドレス生成回路のカラムが下方から検索され、最
初に検索されたカラムのアドレスポインタがセルバッフ
ァへ転送されて、セルバッファからセルが読み出され
る。また、出力されたカラムの宛先情報はリセットさ
れ、セルが出力されたカラムは空きカラムとなる。
【００１２】図１７、１８は図１６に示す状態から、出
力リンク“０”行きのセル、出力リンク“１”行きのセ
ルが、この順序で出力されたときのアドレス生成回路１
０８及びセルバッファ１０９の内部状態をそれぞれ図示
したものであり、図１６に示す内部状態から図１７、図
１８に示す内部状態へ時系列的に変化する様子を示して
いる。
力リンク“０”行きのセル、出力リンク“１”行きのセ
ルが、この順序で出力されたときのアドレス生成回路１
０８及びセルバッファ１０９の内部状態をそれぞれ図示
したものであり、図１６に示す内部状態から図１７、図
１８に示す内部状態へ時系列的に変化する様子を示して
いる。
【００１３】シフト動作は、出力動作によって生じた空
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムが下方から検索され、最初
に検索された空きカラムのアドレスポインタの値をアド
レスポインタ出力バス１０７に出力するとともに、その
カラムより上方のカラムの値を１段下のカラムへシフト
する。アドレスポインタ出力バスに出力されたアドレス
ポインタの値は最上段のカラムへ入力される。
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムが下方から検索され、最初
に検索された空きカラムのアドレスポインタの値をアド
レスポインタ出力バス１０７に出力するとともに、その
カラムより上方のカラムの値を１段下のカラムへシフト
する。アドレスポインタ出力バスに出力されたアドレス
ポインタの値は最上段のカラムへ入力される。
【００１４】図１９は図１８に示す状態から１回のシフ
ト動作が行われ、図２０は図１９に示す状態から１回の
シフト動作が行われて、それぞれ空きカラムが１つ詰め
られたときのアドレス生成回路１０８及びセルバッファ
１０９の内部状態を図示したものである。
ト動作が行われ、図２０は図１９に示す状態から１回の
シフト動作が行われて、それぞれ空きカラムが１つ詰め
られたときのアドレス生成回路１０８及びセルバッファ
１０９の内部状態を図示したものである。
【００１５】上記のアドレス生成回路においては、同報
機能は宛先情報レジスタ１０１を出力ポートと同数用意
することで容易に実現される。例えば４つの出力ポート
を有する場合には、図２１に示すように、宛先情報レジ
スタ１１０の各ビットと出力ポートを１対１に対応さ
せ、同報すべき出力ポートに対応する宛先情報レジスタ
１１０のビットに例えば“１”を設定する。入力動作、
シフト動作は上述したものと同様であるが、出力動作に
おいて、セルが出力されたカラムの出力リンクに対応す
る宛先情報ビットのみがリセットされるのが異なる。
機能は宛先情報レジスタ１０１を出力ポートと同数用意
することで容易に実現される。例えば４つの出力ポート
を有する場合には、図２１に示すように、宛先情報レジ
スタ１１０の各ビットと出力ポートを１対１に対応さ
せ、同報すべき出力ポートに対応する宛先情報レジスタ
１１０のビットに例えば“１”を設定する。入力動作、
シフト動作は上述したものと同様であるが、出力動作に
おいて、セルが出力されたカラムの出力リンクに対応す
る宛先情報ビットのみがリセットされるのが異なる。
【００１６】上記のシフトレジスタ型アドレス管理方式
を用いた、従来の共有バッファ型のＡＴＭスイッチで
は、交換動作はリンク単位で行われていた。ところで、
各リンクを複数のタイムスロットに分割し、各タイムス
ロットにポートを割り当てて時分割多重することが、効
率的にネットワークを運用するために行われることがあ
る。例えば、１リンクの回線速度が６２２Ｍｂｐｓのス
イッチでは、回線速度１５６Ｍｂｐｓのポートが４本、
時分割多重され１本のリンクとして入力される。このよ
うに、１つのリンクを時分割多重する場合には、従来の
ＡＴＭスイッチでは、リンク情報によってのみ交換動作
が行われていたため、回線のフロー制御もリンク単位が
最小であり、より細かなポート単位の制御を行うことは
不可能であった。
を用いた、従来の共有バッファ型のＡＴＭスイッチで
は、交換動作はリンク単位で行われていた。ところで、
各リンクを複数のタイムスロットに分割し、各タイムス
ロットにポートを割り当てて時分割多重することが、効
率的にネットワークを運用するために行われることがあ
る。例えば、１リンクの回線速度が６２２Ｍｂｐｓのス
イッチでは、回線速度１５６Ｍｂｐｓのポートが４本、
時分割多重され１本のリンクとして入力される。このよ
うに、１つのリンクを時分割多重する場合には、従来の
ＡＴＭスイッチでは、リンク情報によってのみ交換動作
が行われていたため、回線のフロー制御もリンク単位が
最小であり、より細かなポート単位の制御を行うことは
不可能であった。
【００１７】
【発明が解決しようとする課題】以上説明したように、
従来の共有バッファ型のＡＴＭスイッチにおいては、リ
ンク単位でのみＡＴＭ交換動作を行い、ポート単位で交
換動作を行うことができなかった。このため、交換動作
を効率良くかつよりきめ細かな運用、管理することが困
難になっていた。
従来の共有バッファ型のＡＴＭスイッチにおいては、リ
ンク単位でのみＡＴＭ交換動作を行い、ポート単位で交
換動作を行うことができなかった。このため、交換動作
を効率良くかつよりきめ細かな運用、管理することが困
難になっていた。
【００１８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ＡＴＭ交換シ
ステムにおける共有バッファ型のＡＴＭスイッチにおい
て、各入力リンクに時分割多重されたポートを、各出力
リンクに時分割多重して交換することが可能なアドレス
管理方式を採用した共有バッファ型のＡＴＭスイッチの
アドレス生成回路を提供することにある。
たものであり、その目的とするところは、ＡＴＭ交換シ
ステムにおける共有バッファ型のＡＴＭスイッチにおい
て、各入力リンクに時分割多重されたポートを、各出力
リンクに時分割多重して交換することが可能なアドレス
管理方式を採用した共有バッファ型のＡＴＭスイッチの
アドレス生成回路を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、前記共有バッファにおけるセルのア
ドレスとポート情報と出力リンク情報が時系列に格納さ
れる第１の記憶手段と、出力リンク毎に現在の出力ポー
トを示す情報が格納される第２の記憶手段と、それぞれ
の出力リンクに収容されているポート情報が格納される
第３の記憶手段とを備え、前記第２の記憶手段に格納さ
れている出力ポートを示す情報に対応する出力セルのア
ドレスを前記第１の記憶手段から検索し、かつ前記第２
の記憶手段に格納されている出力ポートを示す情報をア
ドレスとして前記第３の記憶手段から次回の出力ポート
を示す情報を読み出して構成される。
に、本発明は、ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、前記共有バッファにおけるセルのア
ドレスとポート情報と出力リンク情報が時系列に格納さ
れる第１の記憶手段と、出力リンク毎に現在の出力ポー
トを示す情報が格納される第２の記憶手段と、それぞれ
の出力リンクに収容されているポート情報が格納される
第３の記憶手段とを備え、前記第２の記憶手段に格納さ
れている出力ポートを示す情報に対応する出力セルのア
ドレスを前記第１の記憶手段から検索し、かつ前記第２
の記憶手段に格納されている出力ポートを示す情報をア
ドレスとして前記第３の記憶手段から次回の出力ポート
を示す情報を読み出して構成される。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。
用いて説明する。
【００２１】図１は請求項１，２，３又は４記載の発明
の一実施形態に係るＡＴＭスイッチのアドレス生成回路
の構成を示す回路図である。
の一実施形態に係るＡＴＭスイッチのアドレス生成回路
の構成を示す回路図である。
【００２２】以下、説明を簡単にするために、入力リン
ク数２、出力リンク数２のＡＴＭスイッチを一例に説明
する。なお、この発明は、入力リンク数、出力リンク
数、出力ポート数に制約を受けることはない。
ク数２、出力リンク数２のＡＴＭスイッチを一例に説明
する。なお、この発明は、入力リンク数、出力リンク
数、出力ポート数に制約を受けることはない。
【００２３】図１において、ＡＴＭ交換システムにおけ
る共有バッファ型のＡＴＭスイッチのアドレス生成回路
は、セルのポート情報及び出力リンク情報の宛先情報が
格納される宛先情報レジスタ１と、セルバッファに記憶
されているセルの読み出しアドレス又はセルバッファに
記憶するセルの書き込みアドレスが格納されるアドレス
ポインタレジスタ２と、宛先情報レジスタ１とアドレス
ポインタレジスタ２の入出力を制御するカラム制御回路
３が相互にループ状に接続されてなる複数のアドレス生
成ユニット４と、それぞれのアドレス生成ユニット４の
宛先情報レジスタ１に接続され、外部のアドレス入力部
から宛先情報レジスタ１に宛先情報が転送される宛先情
報入力バス５と、それぞれのアドレス生成ユニット４の
カラム制御回路３に接続され、カラム制御回路３に制御
情報が転送される制御バス６と、それぞれのアドレス生
成ユニット４のアドレスポインタレジスタ２に接続さ
れ、アドレスポインタレジスタ２に格納されるセルの読
み出しアドレス又は書き込みアドレスが転送されるアド
レスポインタ出力バス７と、制御バス６に接続され、出
力リンク毎に現在の出力ポートを示す情報（出力ポート
番号）が格納されて、格納された情報が制御バス６を介
してカラム制御回路３に与えられる２つのポートポイン
タレジスタ８ａ，８ｂと、制御バス６に接続され、すべ
ての出力リンクに共通し，それぞれの出力リンクに収容
されているポート情報が格納され、格納されたポート情
報がポートポインタレジスタ８ａ，８ｂに与えられるポ
ートリストテーブル９と、ポートポインタレジスタ８
ａ，８ｂの入出力及び前記ポートリストテーブル９の入
出力を制御するリンク／ポート制御回路１０とを備えて
構成されている。
る共有バッファ型のＡＴＭスイッチのアドレス生成回路
は、セルのポート情報及び出力リンク情報の宛先情報が
格納される宛先情報レジスタ１と、セルバッファに記憶
されているセルの読み出しアドレス又はセルバッファに
記憶するセルの書き込みアドレスが格納されるアドレス
ポインタレジスタ２と、宛先情報レジスタ１とアドレス
ポインタレジスタ２の入出力を制御するカラム制御回路
３が相互にループ状に接続されてなる複数のアドレス生
成ユニット４と、それぞれのアドレス生成ユニット４の
宛先情報レジスタ１に接続され、外部のアドレス入力部
から宛先情報レジスタ１に宛先情報が転送される宛先情
報入力バス５と、それぞれのアドレス生成ユニット４の
カラム制御回路３に接続され、カラム制御回路３に制御
情報が転送される制御バス６と、それぞれのアドレス生
成ユニット４のアドレスポインタレジスタ２に接続さ
れ、アドレスポインタレジスタ２に格納されるセルの読
み出しアドレス又は書き込みアドレスが転送されるアド
レスポインタ出力バス７と、制御バス６に接続され、出
力リンク毎に現在の出力ポートを示す情報（出力ポート
番号）が格納されて、格納された情報が制御バス６を介
してカラム制御回路３に与えられる２つのポートポイン
タレジスタ８ａ，８ｂと、制御バス６に接続され、すべ
ての出力リンクに共通し，それぞれの出力リンクに収容
されているポート情報が格納され、格納されたポート情
報がポートポインタレジスタ８ａ，８ｂに与えられるポ
ートリストテーブル９と、ポートポインタレジスタ８
ａ，８ｂの入出力及び前記ポートリストテーブル９の入
出力を制御するリンク／ポート制御回路１０とを備えて
構成されている。
【００２４】宛先情報入力バス５には、スイッチ入力部
（図示せず）よりセルの宛先情報が転送される。制御バ
ス６には、アドレス生成回路への制御データが、アドレ
スポインタ出力バス７には、セルのセルバッファへの書
き込みアドレス又はセルバッファからの読み出しアドレ
スがそれぞれ転送される。各アドレス生成ユニット４の
位置関係は、セルの到着順序に対応しており、図１中の
下方にあるアドレス生成ユニット４に対応するセルが上
方にあるアドレス生成ユニット４よりも到着時間が古
い。
（図示せず）よりセルの宛先情報が転送される。制御バ
ス６には、アドレス生成回路への制御データが、アドレ
スポインタ出力バス７には、セルのセルバッファへの書
き込みアドレス又はセルバッファからの読み出しアドレ
スがそれぞれ転送される。各アドレス生成ユニット４の
位置関係は、セルの到着順序に対応しており、図１中の
下方にあるアドレス生成ユニット４に対応するセルが上
方にあるアドレス生成ユニット４よりも到着時間が古
い。
【００２５】初期設定時には、各出力リンクに収容され
るポートをポートリストテーブル９に、書き込まれたポ
ート番号が次回のポート番号を読み出すためのアドレス
となるように設定するとともに、各出力リンクの先頭と
なるポート番号をポートポインタレジスタ８ａ，８ｂに
設定する。例えば図２に示す例では、リンク０には、ポ
ート番号０、４、７、２の４つのポートがこの順序で収
容されており、先頭ポートの番号は０である。同様に、
リンク１には、ポート番号１、３、６、５の４つのポー
トがこの順序に収容されており、先頭ポートの番号は１
である。
るポートをポートリストテーブル９に、書き込まれたポ
ート番号が次回のポート番号を読み出すためのアドレス
となるように設定するとともに、各出力リンクの先頭と
なるポート番号をポートポインタレジスタ８ａ，８ｂに
設定する。例えば図２に示す例では、リンク０には、ポ
ート番号０、４、７、２の４つのポートがこの順序で収
容されており、先頭ポートの番号は０である。同様に、
リンク１には、ポート番号１、３、６、５の４つのポー
トがこの順序に収容されており、先頭ポートの番号は１
である。
【００２６】本実施形態のアドレス生成回路の動作は、
入力動作、出力動作、シフト動作の３つの動作で作用す
る。
入力動作、出力動作、シフト動作の３つの動作で作用す
る。
【００２７】入力動作は、セルが入力されるときに行わ
れる。セル入力時は、セルに付加されたポート情報と出
力リンク情報がアドレス生成回路に転送されるととも
に、アドレス生成回路の対応するクラスの空きカラムが
下方から検索される。最初に検索された空きカラムに宛
先情報が入力され、そのカラムのアドレスポインタがセ
ルバッファ１１へ転送されて、セルバッファ１１にセル
が書き込まれる。
れる。セル入力時は、セルに付加されたポート情報と出
力リンク情報がアドレス生成回路に転送されるととも
に、アドレス生成回路の対応するクラスの空きカラムが
下方から検索される。最初に検索された空きカラムに宛
先情報が入力され、そのカラムのアドレスポインタがセ
ルバッファ１１へ転送されて、セルバッファ１１にセル
が書き込まれる。
【００２８】図３、図４、図５、図６は図２に示す初期
状態から、宛先情報０、ポート０を持つセルＡ、宛先情
報１、ポート１を持つセルＢ、宛先情報１、ポート６を
持つセルＣ、宛先情報０、ポート４を持つセルＤが、こ
の順序で入力されたときのアドレス生成回路の内部状態
をそれぞれ、時系列で図示したものである。
状態から、宛先情報０、ポート０を持つセルＡ、宛先情
報１、ポート１を持つセルＢ、宛先情報１、ポート６を
持つセルＣ、宛先情報０、ポート４を持つセルＤが、こ
の順序で入力されたときのアドレス生成回路の内部状態
をそれぞれ、時系列で図示したものである。
【００２９】出力動作は、セルが出力されるときに行わ
れる。セル出力時は、出力リンク毎にポートポインタレ
ジスタ８ａ，８ｂに設定された出力ポートと出力リンク
に一致する宛先情報を持つアドレス生成回路のカラムが
下方から検索され、最初に検索されたカラムのアドレス
ポインタがセルバッファ１１へ転送されて、セルバッフ
ァ１１からセルが読み出される。また、出力されたカラ
ムの宛先情報はリセットされる。同時に、ポートポイン
タレジスタ８ａ，８ｂの値をアドレスとしてポートリス
トテーブル９にアクセスし、次回のセルサイクルで検索
するポートを読み出して、ポートポインタレジスタ８ａ
又は８ｂに設定する。
れる。セル出力時は、出力リンク毎にポートポインタレ
ジスタ８ａ，８ｂに設定された出力ポートと出力リンク
に一致する宛先情報を持つアドレス生成回路のカラムが
下方から検索され、最初に検索されたカラムのアドレス
ポインタがセルバッファ１１へ転送されて、セルバッフ
ァ１１からセルが読み出される。また、出力されたカラ
ムの宛先情報はリセットされる。同時に、ポートポイン
タレジスタ８ａ，８ｂの値をアドレスとしてポートリス
トテーブル９にアクセスし、次回のセルサイクルで検索
するポートを読み出して、ポートポインタレジスタ８ａ
又は８ｂに設定する。
【００３０】図７、図８は図６に示す状態から、出力リ
ンク０行きのポート０のセル、出力リンク１行きのポー
ト１のセルが、この順序で出力されたときのアドレス生
成回路の内部状態をそれぞれ時系列で図示したものであ
る。
ンク０行きのポート０のセル、出力リンク１行きのポー
ト１のセルが、この順序で出力されたときのアドレス生
成回路の内部状態をそれぞれ時系列で図示したものであ
る。
【００３１】図７に示すように、出力リンク０行きのポ
ート０のセルの出力動作と並行して、ポートリストテー
ブル９のアドレス０のデータ（“４”）読み出しと、リ
ンク０のポートポインタへの設定が行われる。同様に、
図８に示すように、出力リンク１行きのポート１のセル
の出力動作と並行して、ポートリストテーブル９のアド
レス１のデータ（“３”）読み出しと、リンク１のポー
トポインタへの設定が行われる。セルが出力されたカラ
ムは空きカラムとなる。
ート０のセルの出力動作と並行して、ポートリストテー
ブル９のアドレス０のデータ（“４”）読み出しと、リ
ンク０のポートポインタへの設定が行われる。同様に、
図８に示すように、出力リンク１行きのポート１のセル
の出力動作と並行して、ポートリストテーブル９のアド
レス１のデータ（“３”）読み出しと、リンク１のポー
トポインタへの設定が行われる。セルが出力されたカラ
ムは空きカラムとなる。
【００３２】シフト動作は、出力動作によって生じた空
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムが下方から検索され、最初
に検索された空きカラムのアドレスポインタレジスタ８
ａ，８ｂの値をアドレスポインタ出力バス７に出力する
とともに、そのカラムより上方のカラムの値を１段下の
カラムへシフトする。アドレスポインタ出力バス７に出
力されたアドレスポインタの値は最上段のカラムへ入力
される。
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムが下方から検索され、最初
に検索された空きカラムのアドレスポインタレジスタ８
ａ，８ｂの値をアドレスポインタ出力バス７に出力する
とともに、そのカラムより上方のカラムの値を１段下の
カラムへシフトする。アドレスポインタ出力バス７に出
力されたアドレスポインタの値は最上段のカラムへ入力
される。
【００３３】図９は図８に示す状態からシフト動作が行
われて、空きカラムが１つ詰められたときのアドレス生
成回路の内部状態を図示し、図１０は図９の状態からシ
フト動作が行われて、空きカラムが１つ詰められたとき
のアドレス生成回路の内部状態を図示したものである。
われて、空きカラムが１つ詰められたときのアドレス生
成回路の内部状態を図示し、図１０は図９の状態からシ
フト動作が行われて、空きカラムが１つ詰められたとき
のアドレス生成回路の内部状態を図示したものである。
【００３４】以上、本発明の共有バッファ型のＡＴＭス
イッチのアドレス生成回路によれば、各入力リンクに時
分割多重されたポートを、各出力リンクに時分割多重し
て交換することが可能となる。
イッチのアドレス生成回路によれば、各入力リンクに時
分割多重されたポートを、各出力リンクに時分割多重し
て交換することが可能となる。
【００３５】また、各出力リンクに収容されているポー
ト番号を記憶しているポートリストテーブル９は出力リ
ンク単位に持つ必要はなく、全リンク共通であるのでハ
ードウェアの削減も可能である。
ト番号を記憶しているポートリストテーブル９は出力リ
ンク単位に持つ必要はなく、全リンク共通であるのでハ
ードウェアの削減も可能である。
【００３６】さらに、各出力リンクへのポート番号の割
当て、出力リンク内のポート番号の順序は任意に設定可
能である。出力リンクにポートを時分割多重することに
より、スイッチの出力部でのリンクからポートへのセル
の分離を少ないハードウェアで容易に実現することが可
能となる。
当て、出力リンク内のポート番号の順序は任意に設定可
能である。出力リンクにポートを時分割多重することに
より、スイッチの出力部でのリンクからポートへのセル
の分離を少ないハードウェアで容易に実現することが可
能となる。
【００３７】
【発明の効果】以上、本発明によれば、共有バッファ型
のＡＴＭスイッチにおけるアドレス生成回路を、セルバ
ッファに格納されているセルのポート情報と出力リンク
情報を記憶している記憶手段と、セルの共有バッファ上
のアドレスを記憶している記憶手段と、出力リンク単位
に現在の出力ポート番号を記憶している記憶手段と、現
在のポート情報をアドレスとして次回の出力ポート番号
を読み出すことが可能な記憶手段とで構成することによ
り、出力リンクへのポートの時分割多重化が効率的に実
現され、ネットワークのよりきめ細かな運用、管理が可
能となる。
のＡＴＭスイッチにおけるアドレス生成回路を、セルバ
ッファに格納されているセルのポート情報と出力リンク
情報を記憶している記憶手段と、セルの共有バッファ上
のアドレスを記憶している記憶手段と、出力リンク単位
に現在の出力ポート番号を記憶している記憶手段と、現
在のポート情報をアドレスとして次回の出力ポート番号
を読み出すことが可能な記憶手段とで構成することによ
り、出力リンクへのポートの時分割多重化が効率的に実
現され、ネットワークのよりきめ細かな運用、管理が可
能となる。
【図１】請求項１，２，３又は４記載の発明の一実施形
態に係るＡＴＭスイッチのアドレス生成回路の構成を示
す回路図である。
態に係るＡＴＭスイッチのアドレス生成回路の構成を示
す回路図である。
【図２】図１に示すアドレス生成回路の初期状態を示す
図である。
図である。
【図３】図２に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図４】図３に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図５】図４に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図６】図５に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図７】図６に示すアドレス生成回路の状態から出力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図８】図７に示すアドレス生成回路の状態から出力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図９】図８に示すアドレス生成回路の状態からシフト
動作後の内部状態を示す図である。
動作後の内部状態を示す図である。
【図１０】図９に示すアドレス生成回路の状態からシフ
ト動作後の内部状態を示す図である。
ト動作後の内部状態を示す図である。
【図１１】従来のＡＴＭスイッチにおけるシフトレジス
タ型のアドレス生成回路の構成を示す図である。
タ型のアドレス生成回路の構成を示す図である。
【図１２】図１１に示すアドレス生成回路の初期状態を
示す図である。
示す図である。
【図１３】図１２に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１４】図１３に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１５】図１４に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１６】図１５に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１７】図１６に示すアドレス生成回路の状態から出
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１８】図１７に示すアドレス生成回路の状態から出
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１９】図１８に示すアドレス生成回路の状態からシ
フト動作後の内部状態を示す図である。
フト動作後の内部状態を示す図である。
【図２０】図１９に示すアドレス生成回路の状態からシ
フト動作後の内部状態を示す図である。
フト動作後の内部状態を示す図である。
【図２１】同報機能を備えた従来のＡＴＭスイッチのア
ドレス生成回路の構成を示す図である。
ドレス生成回路の構成を示す図である。
１ 宛先情報レジスタ ２ アドレスポインタレジスタ ３ カラム制御回路 ４ アドレス生成ユニット ５ 宛先情報入力バス ６ 制御バス ７ アドレスポインタ出力バス ８ａ，８ｂ ポートポインタレジスタ ９ ポートリストテーブル １０ リンク／ポート制御回路 １１ セルバッファ
Claims (4)
- 【請求項１】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、 前記共有バッファにおけるセルのアドレスとポート情報
と出力リンク情報が時系列に格納される第１の記憶手段
と、 出力リンク毎に現在の出力ポートを示す情報が格納され
る第２の記憶手段と、 それぞれの出力リンクに収容されているポート情報が格
納される第３の記憶手段とを備え、 前記第２の記憶手段に格納されている出力ポートを示す
情報に対応する出力セルのアドレスを前記第１の記憶手
段から検索し、かつ前記第２の記憶手段に格納されてい
る出力ポートを示す情報をアドレスとして前記第３の記
憶手段から次回の出力ポートを示す情報を読み出してな
ることを特徴とするＡＴＭスイッチのアドレス生成回
路。 - 【請求項２】 ＡＴＭ交換システムにおける共有バッフ
ァ型のＡＴＭスイッチのアドレス生成回路において、 セルのポート情報及び出力リンク情報の宛先情報が格納
される宛先情報レジスタと、セルバッファに記憶されて
いるセルの読み出しアドレス又はセルバッファに記憶す
るセルの書き込みアドレスが格納されるアドレスポイン
タレジスタと、前記宛先情報レジスタとアドレスポイン
タレジスタの入出力を制御する制御回路が相互に接続さ
れてなる複数のアドレス生成ユニットと、 前記それぞれのアドレス生成ユニットの宛先情報レジス
タに接続され、外部のアドレス入力部から前記宛先情報
レジスタに宛先情報が転送される宛先情報入力バスと、 前記それぞれのアドレス生成ユニットの制御回路に接続
され、前記制御回路に制御情報が転送される制御バス
と、 前記それぞれのアドレス生成ユニットのアドレスポイン
タレジスタに接続され、アドレスポインタレジスタに格
納されるセルの読み出しアドレス又は書き込みアドレス
が転送されるアドレスポインタ出力バスと、 前記制御バスに接続され、出力リンク毎に現在の出力ポ
ートを示す情報が格納されて、格納された情報が前記制
御バスを介して前記制御回路に与えられる複数のポート
ポインタレジスタと、 前記制御バスに接続され、すべての出力リンクに共通し
てそれぞれの出力リンクに収容されているポート情報が
格納され、格納されたポート情報が前記ポートポインタ
レジスタに与えられるポートリストテーブルと、 前記ポートポインタレジスタの入出力及び前記ポートリ
ストテーブルの入出力を制御するリンク／ポート制御回
路とを備え、 前記ポートポインタレジスタに格納されている出力ポー
トを示す情報に対応する出力セルのアドレスを前記アド
レス生成ユニットのアドレスポインタレジスタから検索
し、かつ前記ポートポインタレジスタに格納されている
出力ポートを示す情報をアドレスとして前記ポートリス
トテーブルから次回の出力ポートを示す情報を読み出し
てなることを特徴とするＡＴＭスイッチのアドレス生成
回路。 - 【請求項３】 各出力リンクに収容される出力ポートが
前記第３の記憶手段又は前記ポートリストテーブルに設
定され、書き込まれたポート情報が次回のポート情報を
読み出すためのアドレスとなるように設定されるととも
に、各出力リンクの先頭となるポート情報が前記第２の
記憶手段又は前記ポートポインタレジスタに設定されて
初期設定が行われてなることを特徴とする請求項１又は
２記載のＡＴＭスイッチのアドレス生成回路。 - 【請求項４】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、 セルのポート情報及び出力リンク情報の宛先情報が格納
される宛先情報レジスタと、 セルバッファに記憶されているセルの読み出しアドレス
又はセルバッファに記憶するセルの書き込みアドレスが
格納されるアドレスポインタレジスタと、 前記宛先情報レジスタと前記アドレスポインタレジスタ
の入出力を制御するカラム制御回路が相互にループ状に
接続されてなる複数のアドレス生成ユニットと、 前記それぞれのアドレス生成ユニットの前記宛先情報レ
ジスタに接続され、外部のアドレス入力部から前記宛先
情報レジスタに宛先情報が転送される宛先情報入力バス
と、 前記それぞれのアドレス生成ユニットの前記カラム制御
回路に接続され、前記カラム制御回路に制御情報が転送
される制御バスと、 前記それぞれのアドレス生成ユニットの前記アドレスポ
インタレジスタに接続され、アドレスポインタレジスタ
に格納されるセルの読み出しアドレス又は書き込みアド
レスが転送されるアドレスポインタ出力バスと、 前記制御バスに接続され、出力リンク毎に現在の出力ポ
ートを示す情報が格納されて、格納された情報が前記制
御バスを介して前記カラム制御回路に与えられる２つの
ポートポインタレジスタと、 前記制御バスに接続され、すべての出力リンクに共通
し，それぞれの出力リンクに収容されているポート情報
が格納され、格納されたポート情報が前記ポートポイン
タレジスタに与えられるポートリストテーブルと、 前記ポートポインタレジスタの入出力及び前記ポートリ
ストテーブルの入出力を制御するリンク／ポート制御回
路とを有することを特徴とするＡＴＭスイッチのアドレ
ス生成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18014895A JP3103298B2 (ja) | 1995-07-17 | 1995-07-17 | Ａｔｍスイッチのアドレス生成回路 |
| US08/680,433 US5822316A (en) | 1995-07-17 | 1996-07-15 | ATM switch address generating circuit |
| KR1019960028490A KR100226540B1 (ko) | 1995-07-17 | 1996-07-15 | Atm 스위치의 어드레스 생성 회로 |
| EP19960111513 EP0755139A3 (en) | 1995-07-17 | 1996-07-17 | ATM switch address generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18014895A JP3103298B2 (ja) | 1995-07-17 | 1995-07-17 | Ａｔｍスイッチのアドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936868A true JPH0936868A (ja) | 1997-02-07 |
| JP3103298B2 JP3103298B2 (ja) | 2000-10-30 |
Family
ID=16078244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18014895A Expired - Fee Related JP3103298B2 (ja) | 1995-07-17 | 1995-07-17 | Ａｔｍスイッチのアドレス生成回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5822316A (ja) |
| EP (1) | EP0755139A3 (ja) |
| JP (1) | JP3103298B2 (ja) |
| KR (1) | KR100226540B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100251735B1 (ko) | 1997-12-29 | 2000-04-15 | 윤종용 | 에이티엠 스위치에서 저장영역 손실방지 장치 및방법 |
| US7058070B2 (en) * | 2001-05-01 | 2006-06-06 | Integrated Device Technology, Inc. | Back pressure control system for network switch port |
| US7039851B2 (en) * | 2002-06-08 | 2006-05-02 | Axiowave Networks, Inc. | Method of and apparatus for correcting errors in data packet flow streams as in closed ring sequential address generators and the like without data flow stream interruption |
| US7411949B2 (en) * | 2003-12-31 | 2008-08-12 | Jaroslaw Kogut | System, method and apparatus for preparing a table for a cell scheduler |
| US9088511B2 (en) | 2012-11-19 | 2015-07-21 | Intel Corporation | Multi-hop error recovery |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365519A (en) * | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| EP0531599B1 (en) * | 1991-09-13 | 1998-07-22 | International Business Machines Corporation | Configurable gigabit/s switch adapter |
| US5272696A (en) * | 1992-01-23 | 1993-12-21 | Northern Telecom Limited | ATM plane merging filter for ATM switches and the method thereof |
| US5455825A (en) * | 1994-04-28 | 1995-10-03 | Mitsubishi Electric Research Laboratories | Tag-based scheduling system for digital communication switch |
-
1995
- 1995-07-17 JP JP18014895A patent/JP3103298B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-15 US US08/680,433 patent/US5822316A/en not_active Expired - Fee Related
- 1996-07-15 KR KR1019960028490A patent/KR100226540B1/ko not_active IP Right Cessation
- 1996-07-17 EP EP19960111513 patent/EP0755139A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5822316A (en) | 1998-10-13 |
| KR970009053A (ko) | 1997-02-24 |
| EP0755139A3 (en) | 2000-08-16 |
| EP0755139A2 (en) | 1997-01-22 |
| KR100226540B1 (ko) | 1999-10-15 |
| JP3103298B2 (ja) | 2000-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |