KR100226540B1 - Atm 스위치의 어드레스 생성 회로 - Google Patents
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- 239000000872 buffer Substances 0.000 claims abstract description 50
- 238000010586 diagram Methods 0.000 description 19
- 238000007726 management method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 230000022131 cell cycle Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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Abstract
각 입력 링크에 시분할 다중화된 포트를 각 출력 링크에 시분할 다중화하여 교환하는 것이 가능한 어드레스 관리 방식을 채용한 공유 버퍼형의 ATM 스위치의 어드레스 생성 회로를 제공한다.
ATM(비동기 전송 모드)교환 시스템에서의 공유 버퍼형의 ATM 스위치의 어드레스 생성 회로에 있어서, 공유 버퍼에 있어서의 셀의 어드레스와 포트 정보와 출력 링크 정보가 시계열로 저장되는 어드레스 생성 유닛(4)과, 출력 링크마다 현재의 출력 포트를 나타내는 정보가 저장되는 포트 포인터 레지스터(8a, 8b)와, 각각의 출력 링크에 수용되어 있는 포트 정보가 저장되는 포트 리스트 테이블(9)을 가진다.
Description
본 발명은 ATM(Asynchronous Transfer Mode, 비동기 전송 모드) 교환 시스템에 있어서 공유 버퍼 형태를 갖는 ATM 스위치의 어드레스 생성 회로에 관한 것이다.
ATM 스위치는 ATM 셀에 부가된 수신측 정보(경로 태그(routing tag))바탕으로, 셀을 그 수신측과 교환하는 동작을 실행하는 것이며, 셀을 저장하는 셀 버퍼의 배치에 의해서, 입력 버퍼형, 출력 버퍼형 및 공유 버ㅍ형으로 분류된다. 일반적으로, 버퍼의 총 수가 일정한 경우에 있어서의 셀 폐기율 특성은 공유 버퍼형이 가장 효율적이다.
공유 버퍼형의 ATM 스위치에 있어서, 셀 버퍼의 어드레스 관리 방식으로서는 연계리스트(linked list) 방식과 시프트 레지스터(shift register) 방식등이 공지되어 있다.
이러한 방식의 ATM 스위치에 있어서, ATM 스위치로 실현되는 기능중 하나로서는 동보(同報) 기능(멀티캐스트(multicast))이 있다. 동보 기능은 입력 셀을 복사하여 복수의 출력 포트에 출력하는 기능이다. 그러나, 연계 리스트 방식에서 동보 기능을 실현하고자 하면, 1)동보 셀의 처리량에 한계가 있고, 2)셀 버퍼를 유용하게 이용할 수 없다는 등의 문제가 있다. 이것에 대하여 시프트 레지스터 방식에서는, 이하에 개시하는 바와 같이 수신측 정보를 기억하는 레지스터를 출력 링크와 동일하게 제공함으로써 용이하게 실현될 수 있다.
다음에, 시프트 레지스터형의 어드레스 관리 방식을 실현하는 종래의 어드레스 생성 회로를 간략하게 도 11에서 설명한다.
도 11에 있어서, 어드레스 생성 회로는 셀의 수신측 정보를 기억하는 수신측 정보 레지스터(101)와, 셀이 기억되어 있는 셀 버퍼(도시하지 않음)의 어드레스를 기억하는 어드레스 포인터 레지스터(102)와, 이들을 제어하는 칼럼 제어 회로(103)로 구성되는 어드레스 생성 유닛(104)이 수신측 정보 입력 버스(105), 제어 버스(106) 및 어드레스 포인터 출력 버스(107)를 통해 루프형으로 접속되어 있다. 수신측 정보 입력 버스(105)에는 스위치 입력부(도시하지 않음)로부터 셀의 수신측 정보가, 제어 버스(106)에는 어드레스 생성 회로의 제어 데이타가 각각 전송된다. 또한, 어드레스 포인터 출력 버스(107)에는 셀의 셀 버퍼로부터의 기록 어드레스, 셀 버퍼로부터의 독출 어드레스가 각각 전송된다.
각 어드레스 생성 유닛(104)의 위치 관계는 셀의 도착 순서에 대응하며, 어드레스 생성 유닛(104)에 대응하는 셀은 어드레스 생성 유닛(104)의 셀보다도 도착시간이 더 걸린다. 따라서, 어떤 출력 포트 행의 셀을 시간에 따른 순서대로 출력하기 위해서는, 어드레스 생성 회로를 하측에서 검색하여 그 출력 링크 행의 수신측 정보가 기억되어 있는 어드레스 생성 유닛(104)을 검출하면 된다. 검출된 어드레스 생성 유닛(104)의 어드레스 포인터 레지스터(102)에 기억된 어드레스가 셀 버퍼의 독출 어드레스가 된다.
어드레스 생성 회로에서의 시프트 레지스터형의 어드레스 관리는 입력 동작, 출력 동작 및 시프트 동작인 3개의 일련의 동작에 의해 실현된다.
입력 동작은 셀이 입력될 때에 실행된다. 셀 입력시에는 셀에 부가된 수신측 정보가 어드레스 생성 회로에 전송되고, 어드레스 생성 회로의 빈 칼럼이 하측에서 검색된다. 최초로 검색된 빈 칼럼에 수신측 정보가 입력되고, 그 칼럼의 어드레스 포인터가 셀 버퍼로 전송되어 셀 버퍼에 셀이 기록된다.
도 13, 14, 15 및 16은 도 12에 나타난 초기 상태로부터 수신측 정보 0을 갖는 셀 A , 수신측 정보 1을 갖는 셀 B, 수신측 정보 1을 갖는 셀 C 및 수신측 정보 0을 갖는 셀 D가 순서대로 입력될 때의 어드레스 생성 회로(108) 및 셀 버퍼(109)의 내부 상태를 각각 도시한 것이며, 도 12에 도시한 내부 상태로부터 도 13, 14, 15, 및 16에 도시한 내부 상태로 시계열 방향으로 변화하는 모양을 도시하고 있다.
출력 동작은 셀이 출력될 때에 실행된다. 셀 출력시에는 출력 링크에 일치하는 수신측 정보를 갖는 어드레스 생성 회로의 칼럼이 하측에서 검색되고, 최초로 검색된 칼럼의 어드레스 포인터가 셀 버퍼로 전송되어 셀 버퍼로부터 셀이 독출된다. 또한, 출력된 칼럼의 수신측 정보는 리셋되어 셀이 출력된 칼럼은 빈 칼럼이 된다.
도 17 및 18은 도 16에 나타난 상태로부터 출력 링크 0행의 셀, 출력 링크 1행의 셀이 순서대로 출력될 때의 어드레스 생성 회로(108) 및 셀 버퍼(109)의 내부 상태를 각각 도시한 것이며, 도 16에 도시한 내부 상태로부터 도 17 및 18에 도시한 내부 상태로 시계열 방향으로 변화는 모양을 도시하고 있다.
시프트 동작은 출력 동작에 의해서 생긴 빈 칼럼을 채우기 위해서 실행된다. 시프트 동작은 어드레스 생성 회로의 빈 칼럼이 하측에서 검색되어 최초로 검색된 빈 칼럼의 어드레스 포인터의 값을 어드레스 포인터 출력 버스(107)에 출력하는 동시에, 그 칼럼으로부터 상측의 칼럼 값을 1단 밑의 칼럼으로 시프트한다. 어드레스 포인터 출력 버스에 출력된 어드레스 포인터의 값은 최상단의 칼럼에 입력된다.
도 19는 도 18에 도시한 상태로부터 1회의 시프트 동작이 실행되고, 도 20은 도 19에 도시한 상태로부터 1회의 시프트 동작이 실행되며, 각각 빈 칼럼이 1개 채워질 때의 어드레스 생성 회로(108) 및 셀 버퍼(109)의 내부 상태를 도시한 것이다.
상기의 어드레스 생성 회로에 있어서는, 동보 기능은 수신측 정보 레지스터(101)를 출력 포트와 동일하게 제공하는 것으로 용이하게 실현된다. 예컨대 4개의 출력 포트가 있는 경우에는 도 21에 도시된 바와 같이, 수신측 정보 레지스터(101)의 각 비트와 출력 포트를 1대 1로 대응시켜 동보해야 할 출력 포트에 대응하는 수신측 정보 레지스터(101)의 비트에 예컨대 1을 설정한다. 입력 동작 및 시프트 동작은 상술한 것과 같지만, 출력 동작에 있어서 셀이 출력된 칼럼의 출력 링크에 대응하는 수신측 정보 비트만이 리셋되는 것이 다르다.
상기 시프트 레지스터형 어드레스 관리 방식을 이용한 종래의 공유 버퍼형의 ATM 스위치에서의 교환 동작은 링크 단위로 실행되었다. 그런데, 각 링크를 복수의 타임 슬롯으로 분할하고, 각 타임 슬롯에 포트를 할당하여 시분할 다중화함으로써 효율적으로 네트워크를 운용할 수 있었다. 예컨대, 1 링크의 회선 속도가 622 Mbps인 스위치에서는 회선 속도 156 Mbps의 포트가 4개, 시분할 다중화되어 1개의 링크로서 입력된다. 이와 같이 하나의 링크를 시분할 다중화하는 경우에는, 종래의 ATM 스위치에서는, 링크 정보에 의해서만 교환 동작이 행해지고 있었기 때문에, 회선의 포트 제어도 링크 단위가 최소이고, 보다 세밀하게 포트 단위의 제어를 행하는 것은 불가능하였다.
이상 설명한 바와 같이, 종래의 공유 버퍼형의 ATM 스위치에 있어서는, 링크 단위에서만 ATM 교환 동작이 실행되고, 포트 단위로는 교환 동작을 실행 할 수 없었다. 이 때문에, 교환 동작을 효율성 있게 또한 보다 세밀하게 운용 및 관리하는 것이 곤란하였다.
본 발명의 목적은 ATM 교환 시스템에서의 공유 버퍼형의 ATM 스위치에 있어서, 각 입력 링크에 시분할 다중화된 포트를 각 출력 링크에 시분할 다중화하여 교환하는 것이 가능한 어드레스 관리 방식을 채용한 공유 버퍼형의 ATM 스위치의 어드레스 생성 회로를 제공하는데 있다.
상기 목적을 달성하기 위해서, 본 발명은 ATM 교환 시스템에서, 공유 버퍼형을 갖는 ATM 스위치의 어드레스 생성 회로는 상기 공유 버퍼에 있어서의 셀의 어드레스와 포트 정보와 출력 링크 정보가 시계열로 저장되는 제 1 기억 수단과, 출력 링크마다 현재의 출력 포트를 나타내는 정보가 저장되는 제 2 기억 수단과, 각각의 출력 링크에 수용되어 있는 포트 정보가 저장되는 제 3 기억 수단을 구비하고, 상기 제 2 기억 수단에 저장되어 있는 출력 포트를 나타내는 정보에 대응하는 출력 셀의 어드레스를 상기 제 1 기억수단으로부터 검색하고, 또한 상기 제 2 기억 수단에 저장되어 있는 출력 포트를 나타내는 정보를 어드레스로서 상기 제 3 기억 수단으로부터 다음의 출력 포트를 나타내는 정보를 독출하여 구성된다.
제1도는 청구범위 제1항, 제2항, 제3항 또는 제4항에 기재된 본 발명의 일실시예인 ATM 스위치의 어드레스 생성 회로의 구성을 도시한 회로도.
제2도는 제1도에 도시된 어드레스 생성 회로의 초기 상태를 도시한 도면.
제3도는 제2도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제4도는 제3도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제5도는 제4도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제6도는 제5도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제7도는 제6도에 도시된 어드레스 생성 회로의 상태로부터 출력 동작후의 내부 상태를 도시한 도면.
제8도는 제7도에 도시된 어드레스 생성 회로의 상태로부터 출력 동작후의 내부 상태를 도시한 도면.
제9도는 제8도에 도시된 어드레스 생성 회로의 상태로부터 시프트 동작후의 내부 상태를 도시한 도면.
제10도는 제9도에 도시된 어드레스 생성 회로의 상태로부터 시프트 동작후의 내부 상태를 도시한 도면.
제11도는 종래의 ATM 스위치에 있어서의 시프트 레지스터형의 어드레스 생성 회로의 구성을 도시한 도면.
제12도는 제11도에 도시된 어드레스 생성 회로의 초기 상태를 도시한 도면.
제13도는 제12도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제14도는 제13도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제15도는 제14도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제16도는 제15도에 도시된 어드레스 생성 회로의 상태로부터 입력 동작후의 내부 상태를 도시한 도면.
제17도는 제16도에 도시된 어드레스 생성 회로의 상태로부터 출력 동작후의 내부 상태를 도시한 도면.
제18도는 제17도에 도시된 어드레스 생성 회로의 상태로부터 출력 동작후의 내부 상태를 도시한 도면.
제19도는 제18도에 도시된 어드레스 생성 회로의 상태로부터 시프트 동작후의 내부 상태를 도시한 도면.
제20도는 제19도에 도시된 어드레스 생성 회로의 상태로부터 시프트 동작후의 내부 상태를 도시한 도면.
제21도는 동보 기능을 구비한 종래의 ATM 스위치의 어드레스 생성 회로의 구성을 도시한 도면.
도면의 주요부분에 대한 부호의 설명
1: 수신측 정보 레지스터 2: 어드레스 포인터 레지스터
3: 칼럼 제어 회로 4: 어드레스 생성 유닛
5: 수신측 정보 입력 버스 6: 제어 버스
7: 어드레스 포인터 출력 버스 8a,8b: 포트 포인터 레지스터
9: 포트 리스트 테이플 10: 링크/포트 제어 회로
11: 셀 버퍼
도 1은 청구범위 제 1, 2, 3 또는 4 항에 기재된 발명의 일실시예에 관한 ATM 스위치의 어드레스 생성 회로의 구성을 나타내는 회로도이다
이하, 설명을 간단히 하기 위해서, 2개의 입력 링크와 2개의 출력 링크가 있는 ATM 스위치를 일실시예로 설명한다. 또, 본 발명은 입력 링크수, 출력 링크수 및 출력 포트수에 제한이 없다.
도 1에 있어서, ATM 교환 시스템에 있어서의 공유 버퍼형의 ATM 스위치의 어드레스 생성 회로는 셀의 포트 정보 및 출력 링크 정보의 수신측 정보가 저장되는 수신측 정보 레지스터(1)와, 셀 버퍼에 기억되어 있는 셀의 독출 어드레스 또는 셀 버퍼에 기억하는 셀의 기록 어드레스가 저장되는 어드레스 포인터 레지스터(2)와, 수신측 정보 레지스터(1)와 어드레스 포인터 레지스터(2)의 입출력을 제어하는 칼럼 제어 회로(3)가 서로 루프형으로 접속되어 이루어지는 복수의 어드레스 생성 유닛(4)과, 각각의 어드레스 생성 유닛(4)의 수신측 정보 레지스터(1)에 접속되며, 외부의 어드레스 입력부로부터 수신측 정보 레지스터(1)에 수신측 정보가 전송되는 수신측 정보 입력 버스(5)와, 각각의 어드레스 생성 유닛(4)의 칼럼 제어 회로(3)에 접속되고, 칼럼 제어 회로(3)에 제어 정보가 전송되는 제어 버스(6)와, 각각의 어드레스 생성 유닛(4)의 어드레스 포인터 레지스터(2)에 접속되어 어드레스 포인터 레지스터(2)에 저장되는 셀의 독출 어드레스 또는 기록 어드레스가 전송되는 어드레스 포인터 출력 버스(7)와, 제어 버스(6)에 접속되어 출력 링크마다 현재의 출력 포트를 나타내는 정보(출력 포트 번호)가 저장되고 저장된 정보가 제어 버스(6)를 통하여 칼럼 제어 회로(3)에 제공되는 2개의 포트 포인터 레지스터(8a, 8b)와, 제어 버스(6)에 접속되며 모든 출력 링크에 공통이며, 각각의 출력 링크에 수용되어 있는 포트 정보가 저장되며, 저장된 포트 정보가 포트 포인터 레지스터(8a, 8b)의 입출력 및 상기 포트리스트 테이블(9)의 입출력을 제어하는 링크/포트 제어 회로(10)를 구비한다.
수신측 정보 입력 버스(5)에는 스위치 입력부(도시하지 않음)로부터 셀의 수신측 정보가 전송된다. 제어 버스(6)에는 어드레스 생성 회로로의 제어 데이타가, 어드레스 포인터 출력 버스(7)에는 셀의 셀 버퍼로부터의 기록 어드레스 또는 셀버퍼로부터의 독출 어드레스가 각각 전송된다. 각 어드레스 생성 유닛(4)의 위치 관계는 셀의 도착 순서에 대응하고 있으며, 도 1에 있는 어드레스 생성 유닛(4)에 대응하는 셀의 어드레스 생성 유닛(4)보다도 도착 시간이 더 길다.
초기 설정시에는 각 출력 링크에 수용되는 포트를 포트 리스트 테아블(9)에 기록된 포트 번호가 다음의 포트 번호를 독출하기 위한 어드레스가 되도록 설정하는 동시에, 각 출력 링크의 선두가 되는 포트 번호를 포트 포인터 레지스터(8a, 8b)에 설정 한다. 예컨대, 도 2에 도시한 예에서는 링크 0에는 포트 번호 0,4,7,2의 4개의 포트가 이 순서로 수용되어 있으며, 선두 포트의 번호는 0이다. 이와 유사하게 링크 1에는 포트 번호 1, 3, 6, 5의 4개의 포트가 이 순서로 수용되어 있으며, 선두 포트의 번호는 1이다.
본 실시 형태의 어드레스 생성 회로의 동작은 입력 동작, 출력 동작 및 시프트 동작의 3개의 동작으로 실행된다.
입력 동작은 셀이 입력될 때에 행하여진다. 셀 입력시는 셀에 부가된 포트 정보와 출력 링크 정보가 어드레스 생성 회로에 전송되는 동시에, 어드레스 생성 회로에 대응하는 클래스의 빈 칼럼이 하측으로부터 검색된다. 최초로 검색된 빈 칼럼에 수신측 정보가 입력되고, 그 칼럼의 어드레스 포인터가 셀 버퍼(11)로 전송되어 셀버퍼(11)에 셀이 기록된다.
도 3, 4, 5 및 6은 도 2에 도시된 초기 상태로부터 수신측 정보 0과 포트 0을 갖는 셀 A, 수신측 정보 1과 포트 1을 갖는 셀 B, 수신측 정보 1과 포트 6을 갖는 셀 C, 수신측 정보 0과 포트 4를 갖는 셀 D가 이 순서로 입력될 때의 어드레스 생성 회로의 내부 상태를 각각 시계열 방향으로 도시한 것이다.
출력 동작은 셀이 출력될 때에 행하여진다. 셀 출력시는 출력 링크마다 포트 포인터 레지스터(8a, 8b)에 설정된 출력 포트와 출력 링크에 일치하는 수신측 정보를 가지는 어드레스 생성 회로의 칼럼이 검색되고, 최초로 검색된 칼럼의 어드레스 포인터가 셀 버퍼(11)로 전송되며 셀 버퍼(11)로부터 셀이 독출된다. 또한, 출력된 칼럼의 수신측 정보는 리셋된다. 동일하게 포트 포인터 레지스터(8a, 8b)의 값을 어드레스로서 포트 리스트 테이블(9)에 억세스하고 다음의 셀 사이클로 검색하는 포트를 독출하여 포트 포인터 레지스터(8a, 8b)에 설정한다.
도 7 및 8은 도 6에 나타난 상태로부터 출력 포트 0행의 포트 0의 셀, 출력 링크 1행의 포트 1의 셀이 이 순서로 출력되었을 때의 어드레스 생성 회로의 내부 상태를 각각 도시한 것이다.
도 7에 도시한 바와 같이 출력 링크 0행의 포트 0의 셀 출력 동작과 병행하여 포트 리스트 테이블(9)의 어드레스 0의 테이다(4) 독출과, 링크 0의 포트 포인터로의 설정이 행해진다. 이와 유사하게 도 8에 도시한 바와 같이 출력 링크 1행의 포트 1의 셀의 출력 동작과 병행하여 포트 리스트 테이블(9)의 어드레스 1의 데이타(3) 독출과, 링크 1의 포트 포인터로의 설정이 행해진다. 셀이 출력된 칼럼은 빈 칼럼이 된다.
시프트 동작은 출력 동작에 의해서 생긴 빈 칼럼을 채우기 위해서 행하여진다. 시프트 동작시는 어드레스 생성 회로의 빈 칼럼이 검색되어 최초로 검샘된 빈 칼럼의 어드레스 포인터 레지스터(8a, 8b)의 값을 어드레스 포인터 출력 버스(7)에 출력하는 동시에, 그 칼럼보다 상측의 칼럼의 값을 1단 밑의 칼럼으로 시프트한다. 어드레스 포인터 출력 버스(7)에 출력된 어드레스 포인터의 값은 최상단의 칼럼으로 입력된다.
도 9는 도 8에 나타내는 상태로부터 시프트 동작이 행하여지고, 빈 칼럼이 1채워질 때의 어드레스 생성 회로의 내부 상태를 도시한 것이며, 도 10도 9의 상태로부터 시프트 동작이 행하여지며, 빈 칼럼이 1개 채워질 때의 어드레스 생성 회로의 내부 상태를 도시한 것이다.
이상, 본 발명의 공유 버퍼형의 ATM 스위치의 어드레스 생성 회로에 의하면, 각 입력 링크에 시분할 다중화된 포트를 각 출력 링크에 시분할 다중화하여 교환하는 것이 가능하게 된다.
또, 각 출력 링크에 수용되어 있는 포트 번호를 기억하고 있는 포트 리스트 테이블(9)은 출력 링크 단위를 갖을 필요는 없으며, 모두 링크 공통이기 때문에 하드웨어의 삭감도 가능하다.
또, 각 출력 링크로의 포트 번호가 할당되고, 출력 링크내의 포트 번호의 순서는 임의로 설정 가능하다. 출력 링크에 포트를 시분할 다중화함으로써, 스위치의 출력부에서의 링크에서 포트로의 셀의 분리는 적은 하드웨어로 용이하게 실현하는 것이 가능하게 된다.
지금까지 본 발명을 양호한 실시예로서 설명하였지만 본 발명은 상기 실시예에 의해 한정되는 것이 아니고 후기되는 특허청구의 범위에 의해 정의되는 것으로 한다. 또 본원의 특허청구 범위의 각 구성요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 병기한 것은 아니다.
이상 본 발명에 의하면, 공유 버퍼형이 ATM 스위치에 있어서의 어드레스 생성 회로를 셀 버퍼에 저장되어 있는 셀의 포트 정보와 출력 링크 정보를 기억하고 있는 기억 수단과, 셀의 공유 버퍼상의 어드레스를 기억하고 있는 기억 수단과, 출력 링크 단위로 현재의 출력 포트 번호를 기억하고 있는 기억 수단과, 현재의 포트 정보를 어드레스로서 다음의 출력 포트 번호를 독출하는 것이 가능한 기억 수단으로 구성함으로써, 출력 링크로의 포트의 시분할 다중화화가 효율적으로 실현되며 네트워크의 보다 치밀하게 운용, 관리 할 수 있다.
Claims (5)
- ATM 교환 시스템에서 공유 버퍼형인 ATM 스위치의 어드레스 생성 회로에 있어서, 상기 공유 버퍼에서의 셀의 어드레스와 포트 정보와 출력 링크 정보가 시계열 방향으로 저장되는 제 1 기억 수단 (11)과; 출력 링크마다 현재의 출력 포트를 나타내는 정보가 저장되는 제 2 기억 수단(8a, 8b)과; 각각의 출력 링크에 수용되어 있는 포트 정보가 저장되는 제 3 기억 수단(9)을 구비하고, 상기 제 2 기억 수단에 저장되어 있는 출력 포트를 나타내는 정보에 대응하는 출력 셀의 어드레스를 상기 제 1 기억 수단으로부터 검색하고, 상기 제 2 기억 수단에 저장되어 있는 출력 포트를 나타내는 정보를 어드레스로서 상기 제 3 기억 수단으로부터 다음의 출력 포트를 나타내는 정보를 독출하는 것을 특징으로 하는 ATM 스위치의 어드레스 생성 회로.
- ATM 교환 시스템에서 공유 버퍼형인 ATM스위치의 어드레스 생성 회로에 있어서, 셀의 포트 정보 및 출력 링크 정보의 수신측 정보가 저장되는 수신측 정보 레지스터(1)와, 셀 버퍼(11)에 기억되어 있는 셀의 독출 어드레스 또는 셀 버퍼에 기억하는 셀의 기록 어드레스가 저장되는 어드레스 포인터 시스템(2)과, 상기 수신측 정보 레지스터와 어드레스 포인터 레지스터의 입출력을 제어하는 제어회로(3)가 상호 접속되어 구성된 복수의 어드레스 생성 유닛(4)과; 상기 각각의 어드레스 생성 유닛의 수신측 정보 레지스터에 접속되며, 외부의 어드레스 입력부로부터 상기 수신측 정보 레지스터에 수신측 정보가 전송되는 수신측 정보 입력 버스(5)와 ; 상기 각각의 어드레스 생성 유닛의 제어 회로에 접속되어, 상기 제어 회로에 제어 정보가 전송되는 제어 버스(6)와; 상기 각각의 어드레스 생성 유닛의 어드레스 포인터 레지스터에 접속되며 어드레스 포인터 레지스터에 저장되는 셀의 독출 어드레스 또는 기록 어드레스가 전송되는 어드레스 포인터 출력 버스(7)와; 상기제어 버스에 접속되고 출력 링크마다 현재의 출력 포트를 나타내는 정보가 저장되어 저장된 정보가 상기 제어 버스를 통하여 상기 제어 회로에 제공된 복수의 포트 포인터 레지스터(8a, 8b)와; 상기 제어 버스에 접속되고 모든 출력 링크에 공통하여 각각의 출력 링크에 수용되어 있는 포트 정보가 저장되며, 저장된 포트 정보가 상기 포트 포인터 레지스터에 제공되는 포트 리스트 테이블(9)과; 상기 포트 포인터 레지스터의 입출력 및 상기 포트 리스트 테이블의 입출력을 제어 하는 링크/포트 제어 회로(10)를 구비하며, 상기 포트 포인터 레지스터에 저장되어 있는 출력 포트를 나타내는 정보에 대응하는 출력 셀의 어드레스를 상기 어드레스 생성 유닛의 어드레스 포인터 레지스터로부터 검색하고, 상기 포트 포인터 레지스터에 저장되어 있는 출력 포트를 나타내는 정보를 어드레스로서 상기 포트 리스트 테이블로부터 다음의 출력 포트를 나타내는 정보를 독촉하는 것을 특징으로 하는 ATM 스위치의 어드레스 생성 회로.
- 제1항에 있어서, 각 출력 링크에 수용되는 출력 포트가 상기 제 3 기억 수단 또는 상기 포트 리스트 테이블에 설정되며 기록된 포트 정보가 다음의 포트 정보를 독출하기 위한 어드레스가 되도록 설정하는 동시에, 각 출력 링크의 선두가 되는 포트 정보가 상기 제 2 기억 수단 또는 상기 포트 포인터 레지스터에 설정되어 초기 설정이 이루어지는 것을 특징으로 하는 ATM 스위치의 어드레스 생성 회로.
- 제2항에 있어서, 각 출력 링크에 수용되는 출력 포트가 상기 제 3 기억 수단 또는 상기 포트 리스트 테이블에 설정되어 기록된 포트 정보가 다음의 포트 정보를 독출하기 위한 어드레스가 되도록 설정하는 동시에, 각 출력 링크의 선두가 되는 포트 정보가 상기 제 2 기억 수단 또는 상기 포트 포인터 레지스터에 설정되어 초기 설정이 이루어지는 것을 특징으로 하는 ATM 스위치의 어드레스 생성 회로.
- ATM교환 시스템에서 공유 버퍼형인 ATM 스위치의 어드레스 생성 회로에 있어서, 셀의 포트 정보 및 출력 링크 정보의 수신측 정보가 저장되는 수신측 정보 레지스터(1)와, 셀 버퍼(11)에 기억되어 있는 셀의 독출 어드레스 또는 셀 버퍼에 기억하는 셀의 기록 어드레스가 저장되는 어드레스 포인터 레지스터(2)와 상기 수신측 정보 레지스터와 상기 어드레스 포인터 레지스터의 입출력을 제어한 칼럼 제어 회로(3)가 서로 루프형으로 접속되어 이루어지는 복수의 어드레스 생성 유닛(4)과; 상기 각각의 어드레스 생성 유닛의 상기 수신측 정보 레지스터에 접속되며, 외부의 어드레스 입력부로부터 상기 수신측 정보 레지스터에 수신측 정보가 전송되는 수신측 정보 입력 버스(5)와; 상기 각각의 어드레스 생성 유닛의 상기 칼럼 제어 회로에 접속되어, 상기 칼럼 제어 회로에 제어 정보가 전송되는 제어 버스(6)와; 상기 각각의 어드레스 생성 유닛의 상기 어드레스 포인터 레지스터에 접속되며 어드레스 포인터 레지스터에 저장되는 셀의 독출 어드레스 또는 기록 어드레스가 전송되는 어드레스 포인터 출력 버스(7)와; 상기 제어 버스에 접속되고 출력 링크마다 현재의 출력 포트를 나타내는 정보가 저장되어 저장된 정보가 상기 제어 버스를 통하여 상기 제어 회로에 제공된 2개의 포트 포인터 레지스터(8a, 8b)와; 상기 제어 버스에 접속되고 모든 출력 링크에 공통이며, 각각의 출력 링크에 수용되어 있는 포트 정보가 저장되어 이 저장된 포트 정보가 상기 포트 포인터 레지스터에 제공되는 포트 리스트 테이블(9)과 ; 상기 포트 포인터 레지스터의 입출력 및 상기 포트 리스트 테이블의 입출력을 제어하는 링크/포트 제어 회로(10)를 구비하는 것을 특징으로 하는 ATM 스위치의 어드레스 생성 회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18014895A JP3103298B2 (ja) | 1995-07-17 | 1995-07-17 | Ａｔｍスイッチのアドレス生成回路 |
| JP95-180148 | 1995-07-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970009053A KR970009053A (ko) | 1997-02-24 |
| KR100226540B1 true KR100226540B1 (ko) | 1999-10-15 |
Family
ID=16078244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960028490A KR100226540B1 (ko) | 1995-07-17 | 1996-07-15 | Atm 스위치의 어드레스 생성 회로 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5822316A (ko) |
| EP (1) | EP0755139A3 (ko) |
| JP (1) | JP3103298B2 (ko) |
| KR (1) | KR100226540B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100251735B1 (ko) | 1997-12-29 | 2000-04-15 | 윤종용 | 에이티엠 스위치에서 저장영역 손실방지 장치 및방법 |
| US7058070B2 (en) * | 2001-05-01 | 2006-06-06 | Integrated Device Technology, Inc. | Back pressure control system for network switch port |
| US7039851B2 (en) * | 2002-06-08 | 2006-05-02 | Axiowave Networks, Inc. | Method of and apparatus for correcting errors in data packet flow streams as in closed ring sequential address generators and the like without data flow stream interruption |
| US7411949B2 (en) * | 2003-12-31 | 2008-08-12 | Jaroslaw Kogut | System, method and apparatus for preparing a table for a cell scheduler |
| US9088511B2 (en) | 2012-11-19 | 2015-07-21 | Intel Corporation | Multi-hop error recovery |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365519A (en) * | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| EP0531599B1 (en) * | 1991-09-13 | 1998-07-22 | International Business Machines Corporation | Configurable gigabit/s switch adapter |
| US5272696A (en) * | 1992-01-23 | 1993-12-21 | Northern Telecom Limited | ATM plane merging filter for ATM switches and the method thereof |
| US5455825A (en) * | 1994-04-28 | 1995-10-03 | Mitsubishi Electric Research Laboratories | Tag-based scheduling system for digital communication switch |
-
1995
- 1995-07-17 JP JP18014895A patent/JP3103298B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-15 KR KR1019960028490A patent/KR100226540B1/ko not_active IP Right Cessation
- 1996-07-15 US US08/680,433 patent/US5822316A/en not_active Expired - Fee Related
- 1996-07-17 EP EP19960111513 patent/EP0755139A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0755139A3 (en) | 2000-08-16 |
| KR970009053A (ko) | 1997-02-24 |
| JP3103298B2 (ja) | 2000-10-30 |
| EP0755139A2 (en) | 1997-01-22 |
| JPH0936868A (ja) | 1997-02-07 |
| US5822316A (en) | 1998-10-13 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
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|
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