JP2623519B2 - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
- Publication number
- JP2623519B2 JP2623519B2 JP60023292A JP2329285A JP2623519B2 JP 2623519 B2 JP2623519 B2 JP 2623519B2 JP 60023292 A JP60023292 A JP 60023292A JP 2329285 A JP2329285 A JP 2329285A JP 2623519 B2 JP2623519 B2 JP 2623519B2
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- JP
- Japan
- Prior art keywords
- input
- data
- latch
- channel
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 本発明は、高速、高多重の時間スイツチ回路を実現す
るために、ｋ本のハイウエイから入力したデータを、制
御メモリ用シフトレジスタのアドレス情報によりハイウ
エイの１つを選択するとともに、別のアドレス情報によ
りチヤネルの１つを選択し、選択した、データを出力シ
フトレジスタにラツチして、順序読出しを行うことによ
つて、回路の動作速度を上げるこなく、多重度をｋ倍に
することが可能である。
るために、ｋ本のハイウエイから入力したデータを、制
御メモリ用シフトレジスタのアドレス情報によりハイウ
エイの１つを選択するとともに、別のアドレス情報によ
りチヤネルの１つを選択し、選択した、データを出力シ
フトレジスタにラツチして、順序読出しを行うことによ
つて、回路の動作速度を上げるこなく、多重度をｋ倍に
することが可能である。
本発明は、時間スイツチ回路に関し、詳しくは高速か
つ高多重の時間スイツチLSIを実現できる時分割デイジ
タル交換機の時間スイツチ回路に関するものである。
つ高多重の時間スイツチLSIを実現できる時分割デイジ
タル交換機の時間スイツチ回路に関するものである。
時分割多重交換は、共通線上の多重化順序を入れ替え
ること（タイムスロツト変換）によつて実現される。タ
イムスロツト変換を行うには、信号が共通線上を伝達す
る時刻（位相）を入側と出側とで変える必要がある。こ
の位相の変換は、共通線上で信号を一度蓄積し、蓄積し
た信号を別の位相で読出すことにより実現される。この
ために、通話メモリ、制御メモリ、およびカウンタ回路
で構成される時分割スイツチ（時間スイツチ）回路が必
要である。高速の時間スイツチ回路としては、従来、第
２図に示すような回路構成のものが知られている（例え
ば、昭和59年度電子通信学会通信部門全国大会講演論文
集289参照）。
ること（タイムスロツト変換）によつて実現される。タ
イムスロツト変換を行うには、信号が共通線上を伝達す
る時刻（位相）を入側と出側とで変える必要がある。こ
の位相の変換は、共通線上で信号を一度蓄積し、蓄積し
た信号を別の位相で読出すことにより実現される。この
ために、通話メモリ、制御メモリ、およびカウンタ回路
で構成される時分割スイツチ（時間スイツチ）回路が必
要である。高速の時間スイツチ回路としては、従来、第
２図に示すような回路構成のものが知られている（例え
ば、昭和59年度電子通信学会通信部門全国大会講演論文
集289参照）。
第２図において、１は入力ハイウエイ、２は入力シフ
トレジスタ、３は入力データラツチ、４は制御メモリ用
シフトレジスタ、５はラツチ信号送出回路、６は出力シ
フトレジスタ、７は出力ハイウエイ、WEはライトイネー
ブル信号である。
トレジスタ、３は入力データラツチ、４は制御メモリ用
シフトレジスタ、５はラツチ信号送出回路、６は出力シ
フトレジスタ、７は出力ハイウエイ、WEはライトイネー
ブル信号である。
入力シフトレジスタ２は、入力ハイウエイ１から所定
のクロツクで時分割多重された入力データを取込むもの
であり、入力データラツチ３は取込まれた全入力データ
を所定のフレームパルスにより一括してラツチするもの
であり、制御メモリ用シフトレジスタ４は各チヤネルに
交換接続すべき入力データのアドレスが書込まれてお
り、各チヤネルが出力シフトレジスタ６上を所定のクロ
ツクによりシフト動作するのと並行して、これらのアド
レス情報は制御メモリ用シフトレジスタ４上をシフト動
作するものである。また、出力シフトレジスタ６は、任
意の出力チヤネルがラツチすべき入力データと結線され
た位置までシフトした時、制御メモリ用シフトレジスタ
４からライトイネーブル信号WEが入力することにより、
入力データラツチ３からのデータをラツチするものであ
る。
のクロツクで時分割多重された入力データを取込むもの
であり、入力データラツチ３は取込まれた全入力データ
を所定のフレームパルスにより一括してラツチするもの
であり、制御メモリ用シフトレジスタ４は各チヤネルに
交換接続すべき入力データのアドレスが書込まれてお
り、各チヤネルが出力シフトレジスタ６上を所定のクロ
ツクによりシフト動作するのと並行して、これらのアド
レス情報は制御メモリ用シフトレジスタ４上をシフト動
作するものである。また、出力シフトレジスタ６は、任
意の出力チヤネルがラツチすべき入力データと結線され
た位置までシフトした時、制御メモリ用シフトレジスタ
４からライトイネーブル信号WEが入力することにより、
入力データラツチ３からのデータをラツチするものであ
る。
第２図において、先ず、入力ハイウエイ１上のチヤネ
ル＃０から＃３に多重化された１フレーム分のデータA0
〜A3を入力シフトレジスタ２に順次入力する。入力デー
タラツチ３は、これらのデータを一括してラツチする。
一方、並列出力可能なシフトレジスタにより構成される
制御メモリ用シフトレジスタ４の各チヤネルには、出力
シフトレジスタ６の各出力チヤネルに交換接続すべき入
力データのアドレスが書込まれており、出力シフトレジ
スタ６の任意のチヤネルが入力データラツチ３内のラツ
チすべき入力データと結線された位置までシフトした時
点で、ラツチ信号出力回路５は制御メモリ用シフトレジ
スタ４のアドレス情報に基づいてラツチ信号つまりライ
トイネーブル信号を送出する。出力シフトレジスタ６の
そのチヤネルは、入力したラツチ信号に従つて入力デー
タをラツチする。各チヤネルにラツチされたデータは、
出力ハイウエイ７に順次読出される。以上の動作を繰り
返して、交換動作を行うのである。
ル＃０から＃３に多重化された１フレーム分のデータA0
〜A3を入力シフトレジスタ２に順次入力する。入力デー
タラツチ３は、これらのデータを一括してラツチする。
一方、並列出力可能なシフトレジスタにより構成される
制御メモリ用シフトレジスタ４の各チヤネルには、出力
シフトレジスタ６の各出力チヤネルに交換接続すべき入
力データのアドレスが書込まれており、出力シフトレジ
スタ６の任意のチヤネルが入力データラツチ３内のラツ
チすべき入力データと結線された位置までシフトした時
点で、ラツチ信号出力回路５は制御メモリ用シフトレジ
スタ４のアドレス情報に基づいてラツチ信号つまりライ
トイネーブル信号を送出する。出力シフトレジスタ６の
そのチヤネルは、入力したラツチ信号に従つて入力デー
タをラツチする。各チヤネルにラツチされたデータは、
出力ハイウエイ７に順次読出される。以上の動作を繰り
返して、交換動作を行うのである。
第２図の時間スイツチ回路は、ほぼシフトレジスタの
動作速度に等しい高速動作が可能であるが、（動作速
度）÷（サービスベアラ速度）以上の多重度が実現でき
ないという問題がある。すなわち、例えば、サービスベ
アラ速度が32Mb/Sのビデオ信号を交換する場合、動作速
度が1Gb/Sでも、高々32多重度しか実現することができ
ない。
動作速度に等しい高速動作が可能であるが、（動作速
度）÷（サービスベアラ速度）以上の多重度が実現でき
ないという問題がある。すなわち、例えば、サービスベ
アラ速度が32Mb/Sのビデオ信号を交換する場合、動作速
度が1Gb/Sでも、高々32多重度しか実現することができ
ない。
本発明の目的は、このような問題を解決し、複数本の
入出力ハイウエイを設けることにより、従来と同一速度
で従来より多い多重度を実現することができる時間スイ
ツチ回路を提供することにある。
入出力ハイウエイを設けることにより、従来と同一速度
で従来より多い多重度を実現することができる時間スイ
ツチ回路を提供することにある。
本発明の上記目的は、全部でｎチャネルのデータをn/
kずつに分けて、ｋ本の入力ハイウェイのそれぞれに時
分割多重された１フレーム分のn/k（k,n/kは自然数）の
データを書き込むｋ個の入力シフトレジスタと、該入力
シフトレジスタのそれぞれに書き込まれた１フレーム分
の入力データをラッチするｋ個の入力データラッチと、
該入力データラッチのそれぞれにラッチされた入力デー
タの任意のデータをｋ本に出力ハイウェイの任意のチャ
ネルに交換接続するための、前記入力データラッチ内の
ｋ個の同一チャネルのデータのうちの一つを選択するlo
g2kビットのアドレス情報１と、前記ｋ個の同一チャネ
ルのデータから選択されたデータを出力する出力ハイウ
ェイ上のチャネルを選択するlog2（n/k）ビットのアド
レス情報２を記憶するｋ個の制御メモリ用シフトレジス
タと、該制御メモリ用シフトレジスタのアドレス情報１
に従って前記ｋ個の同一チャネルのデータのうちの一つ
を選択するｋ個の入力ラッチセレクタと、前記制御メモ
リ用シフトレジスタのアドレス情報２に従ってラッチ信
号を送出するｋ個のラッチ信号送出回路と、前記ラッチ
信号により前記入力ラッチセレクタで選択された入力デ
ータをラッチし、該データを順次読出すｋ個の出力レジ
スタとを備えることを特徴とする時間スイッチ回路によ
って達成される。
kずつに分けて、ｋ本の入力ハイウェイのそれぞれに時
分割多重された１フレーム分のn/k（k,n/kは自然数）の
データを書き込むｋ個の入力シフトレジスタと、該入力
シフトレジスタのそれぞれに書き込まれた１フレーム分
の入力データをラッチするｋ個の入力データラッチと、
該入力データラッチのそれぞれにラッチされた入力デー
タの任意のデータをｋ本に出力ハイウェイの任意のチャ
ネルに交換接続するための、前記入力データラッチ内の
ｋ個の同一チャネルのデータのうちの一つを選択するlo
g2kビットのアドレス情報１と、前記ｋ個の同一チャネ
ルのデータから選択されたデータを出力する出力ハイウ
ェイ上のチャネルを選択するlog2（n/k）ビットのアド
レス情報２を記憶するｋ個の制御メモリ用シフトレジス
タと、該制御メモリ用シフトレジスタのアドレス情報１
に従って前記ｋ個の同一チャネルのデータのうちの一つ
を選択するｋ個の入力ラッチセレクタと、前記制御メモ
リ用シフトレジスタのアドレス情報２に従ってラッチ信
号を送出するｋ個のラッチ信号送出回路と、前記ラッチ
信号により前記入力ラッチセレクタで選択された入力デ
ータをラッチし、該データを順次読出すｋ個の出力レジ
スタとを備えることを特徴とする時間スイッチ回路によ
って達成される。
以下、本発明の実施例を、第１図により詳細に説明す
る。
る。
第１図において、１−１〜１−ｋは、ｋ本の入力ハイ
ウエイ、２−１〜２−ｋはｋ個の入力シフトレジスタ、
３−１〜３−ｋはｋ個の入力データラツチ、４−１〜４
−ｋはｋ個の制御メモリ用シフトレジスタ、５−１〜５
−ｋはｋ個のラツチ信号送出回路、６−１〜６−ｋはｋ
個の入力ラツチセレクタ、７−１〜７−ｋはｋ個の出力
シフトレジスタ、８−１〜８−ｋはｋ本の出力ハイウエ
イである。なお、第１図では、１本の入出力ハイウエイ
に、４チヤネルが多重化されている場合を示している。
また、各回路１−１〜８−ｋの間の破線は、それぞれ２
−１〜７−ｋの回路が設けられていることを表わしてい
る。
ウエイ、２−１〜２−ｋはｋ個の入力シフトレジスタ、
３−１〜３−ｋはｋ個の入力データラツチ、４−１〜４
−ｋはｋ個の制御メモリ用シフトレジスタ、５−１〜５
−ｋはｋ個のラツチ信号送出回路、６−１〜６−ｋはｋ
個の入力ラツチセレクタ、７−１〜７−ｋはｋ個の出力
シフトレジスタ、８−１〜８−ｋはｋ本の出力ハイウエ
イである。なお、第１図では、１本の入出力ハイウエイ
に、４チヤネルが多重化されている場合を示している。
また、各回路１−１〜８−ｋの間の破線は、それぞれ２
−１〜７−ｋの回路が設けられていることを表わしてい
る。
第１図における制御メモリ用シフトレジスタは、左側
log2k列、右側log2（n/k）列の計〔log2k＋log2（n/
k）〕列のシフトレジスタからなり、対応する各ビツト
で、“0",“1"と任意の列からなるアドレス情報を左側
と、右側にそれぞれ記憶している。左側の上位ビツト
は、どのハイウエイからのデータを選択するかを決定す
るアドレスであり、log2kビツトからなる。また、右側
の下位ビツトは、どのチヤネルのデータを選択するかを
決定するアドレスであり、多重度をｎとした時、log
2（n/k）ビット必要になる。
log2k列、右側log2（n/k）列の計〔log2k＋log2（n/
k）〕列のシフトレジスタからなり、対応する各ビツト
で、“0",“1"と任意の列からなるアドレス情報を左側
と、右側にそれぞれ記憶している。左側の上位ビツト
は、どのハイウエイからのデータを選択するかを決定す
るアドレスであり、log2kビツトからなる。また、右側
の下位ビツトは、どのチヤネルのデータを選択するかを
決定するアドレスであり、多重度をｎとした時、log
2（n/k）ビット必要になる。
先ず、ｋ本の入力ハイウエイ１−１〜１−ｋの各々
に、多重化された入力データ１フレーム分を各々ｋ個の
入力シフトレジスタ２−１〜２−ｋに書込む。次に、こ
の入力データを各々ｋ個の入力データラッチ３−１〜３
−ｋの一括してラッチする。入力データラッチ３−１〜
３−ｋの各々のチヤネル＃０〜＃３の出力を、入力ラツ
チセレクタ６−１〜６−ｋの同一チヤネルのセレクタに
マルチ接続する。一方、それぞれのレジスタからアドレ
ス情報を並列出力するように構成されている制御メモリ
用シフトレジスタ４−１〜４−ｋの各チヤネルには、各
々出力シフトレジスタ７−１〜７−ｋの各チヤネルに交
換接続すべき入力データのアドレス情報が書込まれてお
り、各出力シフトレジスタ７−１〜７−ｋの各出力チヤ
ネルがシフトする動作と並行して、これらのアドレス情
報は制御メモリ用シフトレジスタ４−１〜４−ｋ上をシ
フト動作する。これらのアドレス情報は、上位log2kビ
ツトによつて入力データの記憶されている入力データラ
ツチの番号を指定するので、入力ラツチセレクタ６−１
〜６−ｋは、この情報をもとにｋ個の入力データのうち
の１つを選択する。また、アドレス情報の残りの下位ビ
ツトは、入力データの記憶されている入力データラツチ
３−１〜３−ｋ上のチヤネル番号を指定し、さらにラツ
チ信号送出回路５−１〜５−ｋは所定のアドレス情報が
入力された場合にのみ出力シフトレジスタ７−１〜７−
ｋにラツチ信号を送出する。各出力シフトレジスタ７−
１〜７−ｋは、このラツチ信号が送出されたチヤネル
に、入力ラツチセレクタ６−１〜６−ｋによつて選択さ
れた１つの入力データをラツチし、かつこれを順序読出
しする。以上の動作を、繰り返し行うことにより、交換
機能を実現する。
に、多重化された入力データ１フレーム分を各々ｋ個の
入力シフトレジスタ２−１〜２−ｋに書込む。次に、こ
の入力データを各々ｋ個の入力データラッチ３−１〜３
−ｋの一括してラッチする。入力データラッチ３−１〜
３−ｋの各々のチヤネル＃０〜＃３の出力を、入力ラツ
チセレクタ６−１〜６−ｋの同一チヤネルのセレクタに
マルチ接続する。一方、それぞれのレジスタからアドレ
ス情報を並列出力するように構成されている制御メモリ
用シフトレジスタ４−１〜４−ｋの各チヤネルには、各
々出力シフトレジスタ７−１〜７−ｋの各チヤネルに交
換接続すべき入力データのアドレス情報が書込まれてお
り、各出力シフトレジスタ７−１〜７−ｋの各出力チヤ
ネルがシフトする動作と並行して、これらのアドレス情
報は制御メモリ用シフトレジスタ４−１〜４−ｋ上をシ
フト動作する。これらのアドレス情報は、上位log2kビ
ツトによつて入力データの記憶されている入力データラ
ツチの番号を指定するので、入力ラツチセレクタ６−１
〜６−ｋは、この情報をもとにｋ個の入力データのうち
の１つを選択する。また、アドレス情報の残りの下位ビ
ツトは、入力データの記憶されている入力データラツチ
３−１〜３−ｋ上のチヤネル番号を指定し、さらにラツ
チ信号送出回路５−１〜５−ｋは所定のアドレス情報が
入力された場合にのみ出力シフトレジスタ７−１〜７−
ｋにラツチ信号を送出する。各出力シフトレジスタ７−
１〜７−ｋは、このラツチ信号が送出されたチヤネル
に、入力ラツチセレクタ６−１〜６−ｋによつて選択さ
れた１つの入力データをラツチし、かつこれを順序読出
しする。以上の動作を、繰り返し行うことにより、交換
機能を実現する。
このように、本発明の時間スイツチ回路は、ｋ本の入
力ハイウエイの任意のチヤネルをｋ本の出力ハイウエイ
の任意のチヤネルに交換接続することができ、その場合
の回路の動作速度は各ハイウエイのデータの伝送速度に
等しい。従つて、従来の技術のように、回路の動作速度
を上げることなく、多重度をｋ倍に上げることができ
る。例えば、サービスベアラ速度32Mb/Sのビデオ信号を
交換接続する場合、動作速度が1Gb/Sとすると、従来技
術では32多重（ｎ＝32）程度しか実現することができな
いが、本発明の時間スイツチ回路を用いると、ｋ＝４に
した場合には128多重（ｎ＝128）まで実現することが可
能である。
力ハイウエイの任意のチヤネルをｋ本の出力ハイウエイ
の任意のチヤネルに交換接続することができ、その場合
の回路の動作速度は各ハイウエイのデータの伝送速度に
等しい。従つて、従来の技術のように、回路の動作速度
を上げることなく、多重度をｋ倍に上げることができ
る。例えば、サービスベアラ速度32Mb/Sのビデオ信号を
交換接続する場合、動作速度が1Gb/Sとすると、従来技
術では32多重（ｎ＝32）程度しか実現することができな
いが、本発明の時間スイツチ回路を用いると、ｋ＝４に
した場合には128多重（ｎ＝128）まで実現することが可
能である。
以上、説明したように、本発明によれば、入力ハイウ
エイを複数本にした場合に、制御メモリ用シフトレジス
タのアドレス情報に従つて入力データラツチの同一チヤ
ネルのうちの１つを選択する入力データセレクタと、ア
ドレス情報に従つてラツチ信号を送出するラツチ信号送
出回路を設けることにより、ハイウエイのデータ伝送速
度と同じ速度で回路を動作させて、従来より多い数の多
重度を実現させることが可能である。そして、高速、高
多重の時間スイツチLSIを構成することができる。
エイを複数本にした場合に、制御メモリ用シフトレジス
タのアドレス情報に従つて入力データラツチの同一チヤ
ネルのうちの１つを選択する入力データセレクタと、ア
ドレス情報に従つてラツチ信号を送出するラツチ信号送
出回路を設けることにより、ハイウエイのデータ伝送速
度と同じ速度で回路を動作させて、従来より多い数の多
重度を実現させることが可能である。そして、高速、高
多重の時間スイツチLSIを構成することができる。
第１図は本発明の一実施例を示す時間スイツチ回路の構
成図、第２図は従来の高速時間スイツチ回路の構成図で
ある。 1,1−１〜１−k:入力ハイウエイ、2,2−１〜２−k:入力
シフトレジスタ、3,3−１〜３−k:入力データラツチ、
4,4−１〜４−k:制御メモリ用シフトレジスタ、5,5−１
〜５−k:ラツチ信号送出回路、6,7−１〜７−k:出力シ
フトレジスタ、６−１〜６−k:入力ラツチセレクタ。
成図、第２図は従来の高速時間スイツチ回路の構成図で
ある。 1,1−１〜１−k:入力ハイウエイ、2,2−１〜２−k:入力
シフトレジスタ、3,3−１〜３−k:入力データラツチ、
4,4−１〜４−k:制御メモリ用シフトレジスタ、5,5−１
〜５−k:ラツチ信号送出回路、6,7−１〜７−k:出力シ
フトレジスタ、６−１〜６−k:入力ラツチセレクタ。
Claims (1)
- 【請求項１】全部でｎチャネルのデータをn/kずつに分
けて、ｋ本の入力ハイウェイのそれぞれに時分割多重さ
れた１フレーム分のn/k（k,n/kは自然数）のデータを書
き込むｋ個の入力シフトレジスタと、該入力シフトレジ
スタのそれぞれに書き込まれた１フレーム分の入力デー
タをラッチするｋ個の入力データラッチと、該入力デー
タラッチのそれぞれにラッチされた入力データの任意の
データをｋ本に出力ハイウェイの任意のチャネルに交換
接続するための、前記入力データラッチ内のｋ個の同一
チャネルのデータのうちの一つを選択するlog2kビット
のアドレス情報１と、前記ｋ個の同一チャネルのデータ
から選択されたデータを出力する出力ハイウェイ上のチ
ャネルを選択するlog2（n/k）ビットのアドレス情報２
を記憶するｋ個の制御メモリ用シフトレジスタと、該制
御メモリ用シフトレジスタのアドレス情報１に従って前
記ｋ個の同一チャネルのデータのうちの一つを選択する
ｋ個の入力ラッチセレクタと、前記制御メモリ用シフト
レジスタのアドレス情報２に従ってラッチ信号を送出す
るｋ個のラッチ信号送出回路と、前記ラッチ信号により
前記入力ラッチセレクタで選択された入力データをラッ
チし、該データを順次読出すｋ個の出力レジスタとを備
えることを特徴とする時間スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023292A JP2623519B2 (ja) | 1985-02-08 | 1985-02-08 | 時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023292A JP2623519B2 (ja) | 1985-02-08 | 1985-02-08 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184087A JPS61184087A (ja) | 1986-08-16 |
| JP2623519B2 true JP2623519B2 (ja) | 1997-06-25 |
Family
ID=12106529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023292A Expired - Lifetime JP2623519B2 (ja) | 1985-02-08 | 1985-02-08 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623519B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863286A (ja) * | 1981-10-13 | 1983-04-15 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換回路 |
-
1985
- 1985-02-08 JP JP60023292A patent/JP2623519B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 昭和５９年度電子通信学会通信部門全国大会講演論文集２８９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61184087A (ja) | 1986-08-16 |
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