JPS588200B2 - 時分割通話路方式 - Google Patents
時分割通話路方式Info
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- JPS588200B2 JPS588200B2 JP1066578A JP1066578A JPS588200B2 JP S588200 B2 JPS588200 B2 JP S588200B2 JP 1066578 A JP1066578 A JP 1066578A JP 1066578 A JP1066578 A JP 1066578A JP S588200 B2 JPS588200 B2 JP S588200B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Description
【発明の詳細な説明】
本発明は時分交換方式において必要となる時間スイッチ
を経済的に構成し、且つ前記時間スイッチの２段構成を
主体とした時分割通話路方式に関するものである。
を経済的に構成し、且つ前記時間スイッチの２段構成を
主体とした時分割通話路方式に関するものである。
従来、大容量時分割通話路は時間スイッチ（以下Ｔスイ
ッチと略称する）と空間スイッチ（以下Ｓスイッチと略
称する）との多段組合せ、例えばＴ−Ｓ−Ｔ ， Ｓ−
Ｔ−Ｓ ， Ｔ−Ｓ−Ｓ−Ｓ−Ｓ −Ｔ等、によって実
現していたため、部品数が多くまた通話路制御のための
制御プログラムや制御回路が複雑になり、経済性を損な
うとともに、論理ゲートで構成するＳスイッチを使用し
ているため汎用ＬＳＩ（大規模集積回路）との親和性が
少ない欠点を有していた。
ッチと略称する）と空間スイッチ（以下Ｓスイッチと略
称する）との多段組合せ、例えばＴ−Ｓ−Ｔ ， Ｓ−
Ｔ−Ｓ ， Ｔ−Ｓ−Ｓ−Ｓ−Ｓ −Ｔ等、によって実
現していたため、部品数が多くまた通話路制御のための
制御プログラムや制御回路が複雑になり、経済性を損な
うとともに、論理ゲートで構成するＳスイッチを使用し
ているため汎用ＬＳＩ（大規模集積回路）との親和性が
少ない欠点を有していた。
更にＴスイッチ自体も１タイムスロット当り、入ハイウ
エイに関する書込及び出ハイウエイに関する読み出しの
２動作を必要としたため、Ｔスイッチ内の記憶装置のア
クセスタイミング数はハイウエイ多重数の２倍必要とし
、大容量化の際の障害となっていた。
エイに関する書込及び出ハイウエイに関する読み出しの
２動作を必要としたため、Ｔスイッチ内の記憶装置のア
クセスタイミング数はハイウエイ多重数の２倍必要とし
、大容量化の際の障害となっていた。
本発明は電子計算機における主記憶装置等で多用され、
高度の汎用性を有するＬＳＩ記憶素子と親和性の高い時
分割通話路方式を提供するもので、時分割通話路をＴス
イッチのみで構成し、該Ｔスイッチ内部で使用している
記憶装置を複数のブロックに分割し、シーケンシャルア
クセス側は前記複数ブロックを並列してアクセスして記
憶装置のアクセスタイミングを削減したことを特徴とし
、その目的は記憶装置のサイクルタイムに関する要求条
件の緩和、記憶素子周辺回路の削減及び通話路制御の簡
略化にある。
高度の汎用性を有するＬＳＩ記憶素子と親和性の高い時
分割通話路方式を提供するもので、時分割通話路をＴス
イッチのみで構成し、該Ｔスイッチ内部で使用している
記憶装置を複数のブロックに分割し、シーケンシャルア
クセス側は前記複数ブロックを並列してアクセスして記
憶装置のアクセスタイミングを削減したことを特徴とし
、その目的は記憶装置のサイクルタイムに関する要求条
件の緩和、記憶素子周辺回路の削減及び通話路制御の簡
略化にある。
以下実施例について詳細に説明する。
第１図は本発明の基本部分を示す第１の実施例の説明図
であって、Ｍ１−ｎは記憶装置ブロック、Ｄｉ及びＤ０
及びＡｄｄ及びＷＥ及びＢＳはＭの入出力端子であって
各々データ入力及びデータ出力及びアドレス入力及びラ
イト・イネーブル及びブロック・セレクト端子、ＨＷＬ
■は入ハイウエイ、ＨＷＪＯ１−ｎは出ハイウエイ、Ｏ
Ｒ１−ｎはＯＲゲート、Ｒ／Ｗは読出／書込制御信号、
ＨＭは保持メモリ、ＣＴＲはカウンタ、ＳＱはカウンタ
ＣＴＲ出力の上位ビットであってシーケンシャルアドレ
ス、ＲＮは保持メモリＨＭ出力であってランダムアドレ
ス、Ｌ１〜Ｌｎ及びＬｉはラッチ回路、Ｒｐは読出パル
ス、ＷＥｐは書込パルス、ＣＬＫＣは通話路の共通クロ
ツク信号、ＩＮＨは禁止ゲート、ＡＮＤはＡＮＤゲート
、ＳＥＬは選択回路Ｊ）ＥＣ ｒ及びＤＥＣＢはデコー
ダ、ＡＴＩＭはアクセスタイミング信号である。
であって、Ｍ１−ｎは記憶装置ブロック、Ｄｉ及びＤ０
及びＡｄｄ及びＷＥ及びＢＳはＭの入出力端子であって
各々データ入力及びデータ出力及びアドレス入力及びラ
イト・イネーブル及びブロック・セレクト端子、ＨＷＬ
■は入ハイウエイ、ＨＷＪＯ１−ｎは出ハイウエイ、Ｏ
Ｒ１−ｎはＯＲゲート、Ｒ／Ｗは読出／書込制御信号、
ＨＭは保持メモリ、ＣＴＲはカウンタ、ＳＱはカウンタ
ＣＴＲ出力の上位ビットであってシーケンシャルアドレ
ス、ＲＮは保持メモリＨＭ出力であってランダムアドレ
ス、Ｌ１〜Ｌｎ及びＬｉはラッチ回路、Ｒｐは読出パル
ス、ＷＥｐは書込パルス、ＣＬＫＣは通話路の共通クロ
ツク信号、ＩＮＨは禁止ゲート、ＡＮＤはＡＮＤゲート
、ＳＥＬは選択回路Ｊ）ＥＣ ｒ及びＤＥＣＢはデコー
ダ、ＡＴＩＭはアクセスタイミング信号である。
第２図はｎ＝４の場合の第１図の動作説明波形図であっ
て、第１図と同一記号は同所の波形を表わし、Ｔは入ハ
イウエイＨＷＬＩの１タイムスロットの幅、Ａ，Ｂ，Ｃ
，Ｄ，Ｅは入ハイウエイＨＷＬＩの各タイムスロットの
内容、Ｕ，Ｖ，Ｗは出ハイウエイＨＷＪＯ１−４の各タ
イムスロットの内容、Ｍ１−４の波形内のＡｄｄ ；α
（Ａ），Ａｄｄ，β（Ｂ）はアドレスがα，β番地でそ
の記憶内容がＡ，Ｂであることを表わし以下同様の記述
は上記と同様であり、波形ＲＮ内のＭ１−αなる記述は
記憶装置ブロックＭ１のα番地を表わし以下同様の記述
は上記と同様であり、波形ＳＱ内のｐ，ｐ＋１・・・は
記憶装置ブロックＭ１〜４すべてに共通なアドレスを表
わす。
て、第１図と同一記号は同所の波形を表わし、Ｔは入ハ
イウエイＨＷＬＩの１タイムスロットの幅、Ａ，Ｂ，Ｃ
，Ｄ，Ｅは入ハイウエイＨＷＬＩの各タイムスロットの
内容、Ｕ，Ｖ，Ｗは出ハイウエイＨＷＪＯ１−４の各タ
イムスロットの内容、Ｍ１−４の波形内のＡｄｄ ；α
（Ａ），Ａｄｄ，β（Ｂ）はアドレスがα，β番地でそ
の記憶内容がＡ，Ｂであることを表わし以下同様の記述
は上記と同様であり、波形ＲＮ内のＭ１−αなる記述は
記憶装置ブロックＭ１のα番地を表わし以下同様の記述
は上記と同様であり、波形ＳＱ内のｐ，ｐ＋１・・・は
記憶装置ブロックＭ１〜４すべてに共通なアドレスを表
わす。
又、ＣＴＲはカウンタＣＴＲの下位２ビットの計数値、
ＣＴＲ（ＳＱ）はカウンタＣＴＲの下位２ビットを除く
計数値でシーケンシャルアドレスＳＱを表わす。
ＣＴＲ（ＳＱ）はカウンタＣＴＲの下位２ビットを除く
計数値でシーケンシャルアドレスＳＱを表わす。
次に第１図及び第２図に従って動作を説明する。
入ハイウエイＨＷＬＩはＫ多重されており、第２図はｎ
＝４の場合の動作波形例であって入ハイウエイＨＷＬＩ
の４タイムスロット（図中Ａ，Ｂ，Ｃ，Ｄで示した各タ
イムスロット）を中心に示している。
＝４の場合の動作波形例であって入ハイウエイＨＷＬＩ
の４タイムスロット（図中Ａ，Ｂ，Ｃ，Ｄで示した各タ
イムスロット）を中心に示している。
カウンタＣＴＲの出力のｎに相当する下位ビット即ちｌ
Ｏｇ２ｎビット（第２図の例ではｎ＝４であるので２ビ
ット）をデコーダＤＥＣｒでデコードした結果の１つの
出力をＲ／Ｗ信号（図２の例では下位２ビットの計数値
が４の場合）とし、デコーダＤＥＣｒ出力が“１″即ち
Ｒの位置に対応するタイムスロットの情報（第２図の例
では情報”Ｄ”）を無視し、該タイムスロットを読出し
タイミング、（一般的な表現を用いるならばシーケンシ
ャルアクセスタイミング）に割当てる。
Ｏｇ２ｎビット（第２図の例ではｎ＝４であるので２ビ
ット）をデコーダＤＥＣｒでデコードした結果の１つの
出力をＲ／Ｗ信号（図２の例では下位２ビットの計数値
が４の場合）とし、デコーダＤＥＣｒ出力が“１″即ち
Ｒの位置に対応するタイムスロットの情報（第２図の例
では情報”Ｄ”）を無視し、該タイムスロットを読出し
タイミング、（一般的な表現を用いるならばシーケンシ
ャルアクセスタイミング）に割当てる。
入ハイウエイＨＷＬＩ上の各情報は書込タイミングＷ（
波形Ｒ／ＷのＷ側）時にＷＢｐの位置において記憶装置
に書込まれ、そのアドレスはセレクタＳＥＬによって保
持メモリＨＭ側が選択されるのでランダムアドレス（Ｒ
Ｎ）となり、ＲＮの上位ビットはデコーダＤＥＣＨによ
ってデコードされ、デコーダＤＥＣＢ出力には４個の出
力端子の内１個のみに信号が現われ、該信号は各記憶装
置のブロックセレクト（ＢＳ）に対応しており、各ＯＲ
回路の一方の端子に接続されているＲ／Ｗ信号は”０”
となっており、従ってｎ個の記憶装置ブロックの内の唯
一のＢＳ端子のみが指定され、該記憶装置ブロックの指
定されたアドレスのみにデータが書込まれる。
波形Ｒ／ＷのＷ側）時にＷＢｐの位置において記憶装置
に書込まれ、そのアドレスはセレクタＳＥＬによって保
持メモリＨＭ側が選択されるのでランダムアドレス（Ｒ
Ｎ）となり、ＲＮの上位ビットはデコーダＤＥＣＨによ
ってデコードされ、デコーダＤＥＣＢ出力には４個の出
力端子の内１個のみに信号が現われ、該信号は各記憶装
置のブロックセレクト（ＢＳ）に対応しており、各ＯＲ
回路の一方の端子に接続されているＲ／Ｗ信号は”０”
となっており、従ってｎ個の記憶装置ブロックの内の唯
一のＢＳ端子のみが指定され、該記憶装置ブロックの指
定されたアドレスのみにデータが書込まれる。
この様子は第２図において矢印で例示しており、入ハイ
ウエイＨＷＬＩ上の情報”Ａ”は記憶装置ブロックＭ１
のα番地に書込まれ、α番地の内容は゛Ａ″となり、”
Ｂ”は記憶装置ブロックＭ４のβ番地に書込まれ、β番
地の内容は″Ｂ”となり、以下同様である。
ウエイＨＷＬＩ上の情報”Ａ”は記憶装置ブロックＭ１
のα番地に書込まれ、α番地の内容は゛Ａ″となり、”
Ｂ”は記憶装置ブロックＭ４のβ番地に書込まれ、β番
地の内容は″Ｂ”となり、以下同様である。
共通クロツク信号ＣＬＫｃに同期した入ハイウエイＨＷ
ＬＩ上の情報列には既に述べた如く４回タイムスロット
に１回の割で無視するタイムスロット（第２図ではカウ
ンタＣＴＲの下位２ビットの計数値が４の位値）が発生
し、この無視するタイムスロット（第２図の例では情報
Ｄ）に関しては書込動作が不要であり、このタイミング
位置をデコーダＤＥＣｒによってデコードし、読出しタ
イミングに割当てているのでこの時間位置即ちカウンタ
ＣＴＲの下位２ビットの計数値“４”をデコーダＤＥＣ
ｒでデコードしてその出力のＲ／Ｗ信号に”１″を発生
せしめ、Ｒ／Ｗ信号が゛１″になるとセレククＳＥＬに
よって記憶装置ブロックＭ１−４に共通なＳＱ側のアド
レス（第２図の例ではｐ）が選択され、各ＯＲ回路の一
方の入力が″１″となり、テコーダＤＥＣＢの出力によ
らず各記憶装置ブロックのＢＳは゛１″となり、全メモ
リの出力が有効となって、該メモリ出力（Ｍ１〜４のア
ドレスｐの内容）はラッチ回路Ｌ１〜４に入力され、読
出しパルスＲｐによって保持される。
ＬＩ上の情報列には既に述べた如く４回タイムスロット
に１回の割で無視するタイムスロット（第２図ではカウ
ンタＣＴＲの下位２ビットの計数値が４の位値）が発生
し、この無視するタイムスロット（第２図の例では情報
Ｄ）に関しては書込動作が不要であり、このタイミング
位置をデコーダＤＥＣｒによってデコードし、読出しタ
イミングに割当てているのでこの時間位置即ちカウンタ
ＣＴＲの下位２ビットの計数値“４”をデコーダＤＥＣ
ｒでデコードしてその出力のＲ／Ｗ信号に”１″を発生
せしめ、Ｒ／Ｗ信号が゛１″になるとセレククＳＥＬに
よって記憶装置ブロックＭ１−４に共通なＳＱ側のアド
レス（第２図の例ではｐ）が選択され、各ＯＲ回路の一
方の入力が″１″となり、テコーダＤＥＣＢの出力によ
らず各記憶装置ブロックのＢＳは゛１″となり、全メモ
リの出力が有効となって、該メモリ出力（Ｍ１〜４のア
ドレスｐの内容）はラッチ回路Ｌ１〜４に入力され、読
出しパルスＲｐによって保持される。
アクセスタイミング信号ＡＴＩＭは、書込みパルスＷＥ
ｐ及び読出しパルスＲｐの時間幅を規定するタイミング
信号であり、信号Ｒ／Ｗで制御されたＡＮＤゲートＡＮ
Ｄ及び禁止ゲートＩＮＨで開閉されて前記書込みパルス
ＷＥｐ及び読出しパルスＲｐとなる。
ｐ及び読出しパルスＲｐの時間幅を規定するタイミング
信号であり、信号Ｒ／Ｗで制御されたＡＮＤゲートＡＮ
Ｄ及び禁止ゲートＩＮＨで開閉されて前記書込みパルス
ＷＥｐ及び読出しパルスＲｐとなる。
なおアクセスタイミング信号ＡＴＩＭは記憶装置のタイ
ミング条件に応じて書込みパルス用及び読出しパルス用
に分離することもできる。
ミング条件に応じて書込みパルス用及び読出しパルス用
に分離することもできる。
以上の動作により、１回の読出しパルスＲｐで複数の記
憶装置ブロックを並列して読み出すことができ、かつＫ
／４多重の出ハイウエイＨＷＪＯ１〜４の４本への分離
動作を合せて実施でき、更に最も大きな特徴として記憶
装置の１フレーム長当りのアクセスタイミングを通常の
２Ｋ回からＫ回に削減できる。
憶装置ブロックを並列して読み出すことができ、かつＫ
／４多重の出ハイウエイＨＷＪＯ１〜４の４本への分離
動作を合せて実施でき、更に最も大きな特徴として記憶
装置の１フレーム長当りのアクセスタイミングを通常の
２Ｋ回からＫ回に削減できる。
以上の説明において述べた如く、入ハイウエイＨＷＬＩ
上の情報をｎ回に１回の割で無視しているが、これは後
述の如く、欠点とはならない。
上の情報をｎ回に１回の割で無視しているが、これは後
述の如く、欠点とはならない。
第３図は無視するタイムスロットに関する説明を補なう
為の説明図であってｎ＝４の場合の例でありＴＳＭは第
１図と同一の構成を有す装置（ただしｎ＝４）であり、
ＭＰＸは多重回路、ＣＯＮＴは多重回路ＭＰＸの制御線
であって装置ＴＳＭ内のカウンタＣＴＲ出力の下位２ビ
ットが供給され、■１〜４は多重回路ＭＰＸの入力端子
であって制御線ＣＯＮＴの内容と選択される入力端子番
号は１対１で対応しており、ＬＩＮＥ１〜３は多重度が
Ｋ／ｎ（ここではＫ／４）の低次群ハイウエイである。
為の説明図であってｎ＝４の場合の例でありＴＳＭは第
１図と同一の構成を有す装置（ただしｎ＝４）であり、
ＭＰＸは多重回路、ＣＯＮＴは多重回路ＭＰＸの制御線
であって装置ＴＳＭ内のカウンタＣＴＲ出力の下位２ビ
ットが供給され、■１〜４は多重回路ＭＰＸの入力端子
であって制御線ＣＯＮＴの内容と選択される入力端子番
号は１対１で対応しており、ＬＩＮＥ１〜３は多重度が
Ｋ／ｎ（ここではＫ／４）の低次群ハイウエイである。
多重回路ＭＰＸの入力端子■４には低次群ハイウエイが
接続されていないので、多重回路ＭＰＸの出力即ち入ハ
イウエイＨＷＬＩ上の情報配列は制御線ＣＯＮＴの内容
が゛１″のときは入力端子■１が選択されて低次群ハイ
ウエイＬＩＮＥ１の情報が入ハイウエイＨＷＬＩ上に現
われ、制御線ＣＯＮＴの内容が゛２″のときは入力端子
■２が選択されて低次群ハイウエイＬＩＮＥ２の情報が
入ハイウエイＨＷＬＩ上に現われ、制御線ＣＯＮＴの内
容が゛３″のときは低次群ハイウエイＬＩＮＥ３の情報
が入ハイウエイＨＷＬＩに現われるが、制御線ＣＯＮＴ
の内容が゛４″のときは入力端子■４が選択されるので
入ハイウエイＨＷＬＩ上の情報は何ら意味を持たず、こ
の情報（ＨＷＬＩ上のタイムスロット）を無視しても有
効な情報の欠落は生じない。
接続されていないので、多重回路ＭＰＸの出力即ち入ハ
イウエイＨＷＬＩ上の情報配列は制御線ＣＯＮＴの内容
が゛１″のときは入力端子■１が選択されて低次群ハイ
ウエイＬＩＮＥ１の情報が入ハイウエイＨＷＬＩ上に現
われ、制御線ＣＯＮＴの内容が゛２″のときは入力端子
■２が選択されて低次群ハイウエイＬＩＮＥ２の情報が
入ハイウエイＨＷＬＩ上に現われ、制御線ＣＯＮＴの内
容が゛３″のときは低次群ハイウエイＬＩＮＥ３の情報
が入ハイウエイＨＷＬＩに現われるが、制御線ＣＯＮＴ
の内容が゛４″のときは入力端子■４が選択されるので
入ハイウエイＨＷＬＩ上の情報は何ら意味を持たず、こ
の情報（ＨＷＬＩ上のタイムスロット）を無視しても有
効な情報の欠落は生じない。
制御線ＣＯＮＴの内容は装置ＴＳＭ内のカウンタＣＴＲ
の下位２ビットであり、装置ＴＳＭ内のデコーダＤＥＣ
ｒの入力情報と同一であり、デコーダＤＥＣｒにおける
デコード出力（第２図の例では”４”）とＭＰＸで低次
群ハイウエイを収容しない入力端子番号（第３図の例で
は’Ｉ４”）を対応させておけば無視可能な入ハイウエ
イＨＷＬＩ上のタイムスロットと無視（即ち読出しタイ
ミング更に一般的にいえばＳＱアクセスタイミングに割
当てる）するタイムスロットとの対応付を行なえる。
の下位２ビットであり、装置ＴＳＭ内のデコーダＤＥＣ
ｒの入力情報と同一であり、デコーダＤＥＣｒにおける
デコード出力（第２図の例では”４”）とＭＰＸで低次
群ハイウエイを収容しない入力端子番号（第３図の例で
は’Ｉ４”）を対応させておけば無視可能な入ハイウエ
イＨＷＬＩ上のタイムスロットと無視（即ち読出しタイ
ミング更に一般的にいえばＳＱアクセスタイミングに割
当てる）するタイムスロットとの対応付を行なえる。
無視するタイムスロット数は１フレーム当りＫ／ｎとな
り、無視するタイムスロット数を減少するには記憶装置
のブロック数ｎを大きくとればよい。
り、無視するタイムスロット数を減少するには記憶装置
のブロック数ｎを大きくとればよい。
更に保守、試験等の用途で予備アクセスタイミングを必
要とする場合は、無視するタイムスロット数を増加すれ
ばよいことになる。
要とする場合は、無視するタイムスロット数を増加すれ
ばよいことになる。
これは後述の実施例の２段構成の時分割通話路方式にも
適用することができるものである。
適用することができるものである。
前述の第１の実施例の説明では読出し側をシーケンシャ
ルアクセスとしたが、書込側をシーケンシャルアクセス
としても同様の特徴を得ることができることは自明であ
る。
ルアクセスとしたが、書込側をシーケンシャルアクセス
としても同様の特徴を得ることができることは自明であ
る。
第４図に第２の実施例として書込側をシーケンシャルア
クセス、読出側をランダムアクセスとした場合の構成を
示す。
クセス、読出側をランダムアクセスとした場合の構成を
示す。
第４図においてＨＷＪＩ１〜ｎは入ハイウエイ、ＨＷＬ
Ｏは出ハイウエイ、Ｒｐ′は読出しパルスであって第２
図のＷＥｐの如きｎ回に１回の割で休止を含む書込パル
ス、ＷＥｐ’は書込パルスであって第２図のＲｐの如き
ｎ回に１回発生する書込パルス、Ｌｏはメモリ出力を保
持するためのラッチ回路であり、他の記号は第１図で用
いた記号と同様である。
Ｏは出ハイウエイ、Ｒｐ′は読出しパルスであって第２
図のＷＥｐの如きｎ回に１回の割で休止を含む書込パル
ス、ＷＥｐ’は書込パルスであって第２図のＲｐの如き
ｎ回に１回発生する書込パルス、Ｌｏはメモリ出力を保
持するためのラッチ回路であり、他の記号は第１図で用
いた記号と同様である。
第５図は第３の実施例の説明図であって、第１の実施例
及び第２の実施例を組合せて２段構成の時分割通話路を
構成したものであり、Ｓｐ１〜ｎは１次スイッチであっ
て各々第１図と同様であり、ＳＳ１〜ｎは２次スイッチ
であって各々第４図と同様であり、Ｓｐ１〜ｎ及びＳＳ
１〜ｎは各々４記憶装置ブロックで構成され、ジャンク
タ側ハイウエイをシーケンシャルアクセスしている場合
であり、１次スイッチと２次スイッチ間のジャンクタハ
イウエイ本数と１次及び２次スイッチの記憶装置ブロッ
ク数とが等しいので、新たな回路を付加することなしに
１次及び２次スイッチ間のジャンクタを構成することが
できる。
及び第２の実施例を組合せて２段構成の時分割通話路を
構成したものであり、Ｓｐ１〜ｎは１次スイッチであっ
て各々第１図と同様であり、ＳＳ１〜ｎは２次スイッチ
であって各々第４図と同様であり、Ｓｐ１〜ｎ及びＳＳ
１〜ｎは各々４記憶装置ブロックで構成され、ジャンク
タ側ハイウエイをシーケンシャルアクセスしている場合
であり、１次スイッチと２次スイッチ間のジャンクタハ
イウエイ本数と１次及び２次スイッチの記憶装置ブロッ
ク数とが等しいので、新たな回路を付加することなしに
１次及び２次スイッチ間のジャンクタを構成することが
できる。
前記実施例は、ジャンクタ側をシーケンシャルアクセス
とした場合の例であるが、出入ハイウエイ側をシーケン
シャルアクセスとした場合でも、伝送端局装置等との接
続において回路構成を簡略化できる効果が得られる。
とした場合の例であるが、出入ハイウエイ側をシーケン
シャルアクセスとした場合でも、伝送端局装置等との接
続において回路構成を簡略化できる効果が得られる。
一般に記憶装置の容量は、集積回路技術の進歩等によっ
て最適値が変化し、記憶装置の容量とジャンクタ容量（
多重数）等との整合がとれない場合がある。
て最適値が変化し、記憶装置の容量とジャンクタ容量（
多重数）等との整合がとれない場合がある。
第４の実施例は、記憶装置の容量とジャンクタ容量等と
の整合を可能とする実施例であり、一例としてジャンク
タ側ハイウエイをシーケンシャルアクセスとし、記憶装
置のブロック数がジャンクタハイウエイ本数の１／Ｎと
した場合、１次スイッチの出側に１本のハイウエイをＮ
本のハイウエイに展開するデコーダ回路を設け、２次ス
イッチの入側にＮ本のハイウエイを１本のハイウエイに
多重化するマルチプレクサ回路を設けたものである。
の整合を可能とする実施例であり、一例としてジャンク
タ側ハイウエイをシーケンシャルアクセスとし、記憶装
置のブロック数がジャンクタハイウエイ本数の１／Ｎと
した場合、１次スイッチの出側に１本のハイウエイをＮ
本のハイウエイに展開するデコーダ回路を設け、２次ス
イッチの入側にＮ本のハイウエイを１本のハイウエイに
多重化するマルチプレクサ回路を設けたものである。
この実施例によれば、ジャンクタ容量以上の記憶容量を
有する記憶装置を有効に利用することが可能となる。
有する記憶装置を有効に利用することが可能となる。
上記実施例ではジャンクタ側をシーケンシャルアクセス
とした場合についてのものであるが、出入ハイウエイ側
をシーケンシャルアクセスとした場合でも伝送端局装置
等との接続において同様な効果が得られる。
とした場合についてのものであるが、出入ハイウエイ側
をシーケンシャルアクセスとした場合でも伝送端局装置
等との接続において同様な効果が得られる。
第５の実施例は、記憶装置の容量とシーケンシャルアク
セス側ハイウエイ、例えばジャンクタ側の容量等との整
合を可能とする他の実施例であって、第６図に概略を示
すように、１次スイッチのラッチ回路をＮ群設け、読出
しパルスＲｐをデコーダＤＥＣによりＮ系統に分割し、
２次スイッチの書込側にはマルチプレクサＭＰＸを設け
たものである。
セス側ハイウエイ、例えばジャンクタ側の容量等との整
合を可能とする他の実施例であって、第６図に概略を示
すように、１次スイッチのラッチ回路をＮ群設け、読出
しパルスＲｐをデコーダＤＥＣによりＮ系統に分割し、
２次スイッチの書込側にはマルチプレクサＭＰＸを設け
たものである。
この場合ジャンクタ側ハイウエイの動作位相がＮ相に分
散するが、統一位相とすることが必要ならば、１次スイ
ッチの出側において統一タイミングで動作するラッチ回
路（即ちラッチ回路をダブルバツファ構成とする）を設
ければよいことになる。
散するが、統一位相とすることが必要ならば、１次スイ
ッチの出側において統一タイミングで動作するラッチ回
路（即ちラッチ回路をダブルバツファ構成とする）を設
ければよいことになる。
この実施例によれば、記憶装置の読出しに用いるラッチ
回路に記憶装置の容量等との整合機能を付与することが
でき、回路規模の削減が可能となる。
回路に記憶装置の容量等との整合機能を付与することが
でき、回路規模の削減が可能となる。
又入出力ハイウエイ側をシーケンシキルアクセスとして
も同様の効果が得られる。
も同様の効果が得られる。
第６の実施例は、第５の実施例と逆の場合の実施例であ
り、記憶装置ブロック数がシーケンシャルアクセス側例
えばジャンクタ側ハイウエイ本数より犬なる場合につい
てのものである。
り、記憶装置ブロック数がシーケンシャルアクセス側例
えばジャンクタ側ハイウエイ本数より犬なる場合につい
てのものである。
即ち１次スイッチの出側にマルチプレクサを設け、２次
スイッチの入側にデコーダを設けるものである。
スイッチの入側にデコーダを設けるものである。
この実施例によれば、記憶装置の容量よりシーケンシャ
ルアクセス側例えばジャンクタ容量の方が大きい時分割
通話路を容易に構成することができる。
ルアクセス側例えばジャンクタ容量の方が大きい時分割
通話路を容易に構成することができる。
時分割通話路のハイウエイは、伝送図路を簡略化するた
めに直列伝送方式が採用される場合が多く、又時分割通
話路における記憶装置は、その動作速度を軽減するため
、通話チャネル毎に並列変換することが多い。
めに直列伝送方式が採用される場合が多く、又時分割通
話路における記憶装置は、その動作速度を軽減するため
、通話チャネル毎に並列変換することが多い。
そのため従来はハイウエイと記憶装置との接続点におい
て、直列並列変換及び並列直列変換装置が設けられてい
た。
て、直列並列変換及び並列直列変換装置が設けられてい
た。
第７の実施例は、このような直列並列変換及び並列直列
変換機能を簡単に実現することができる実施例であり、
第１の実施例について詳細に説明したように、シーケン
シャルアクセス側のラッチ回路の動作周期は、ランダム
アクセス側の１／ｎとなり、動作速度に余裕ができるの
で、公知の並列入力・直列出力機能又は直列入力・並列
出力機能を有するシフトレジスタを前記ラッチ回路の代
りに用いるものである。
変換機能を簡単に実現することができる実施例であり、
第１の実施例について詳細に説明したように、シーケン
シャルアクセス側のラッチ回路の動作周期は、ランダム
アクセス側の１／ｎとなり、動作速度に余裕ができるの
で、公知の並列入力・直列出力機能又は直列入力・並列
出力機能を有するシフトレジスタを前記ラッチ回路の代
りに用いるものである。
このようにシフトレジスタにより、ラッチ機能と共に、
並列一直列変換又は直列→並列変換の機能を発揮するこ
とができ、ジャンクタ部分（ジャンクタ側がシーケンシ
ャルアクセスの場合）又は伝送路側（伝送路側がシーケ
ンシャルアクセスの場合）で、直列並列又は並列直列変
換を必要とするとき、なんらの部品数を増加することな
く該機能を実現することができることになる。
並列一直列変換又は直列→並列変換の機能を発揮するこ
とができ、ジャンクタ部分（ジャンクタ側がシーケンシ
ャルアクセスの場合）又は伝送路側（伝送路側がシーケ
ンシャルアクセスの場合）で、直列並列又は並列直列変
換を必要とするとき、なんらの部品数を増加することな
く該機能を実現することができることになる。
この実施例は、第１及び第２の実施例における時間スイ
ッチ１段構成を含む種々の時分割通話路方式に適用する
ことができるものである。
ッチ１段構成を含む種々の時分割通話路方式に適用する
ことができるものである。
即ちシーケンシャルアクセス側にシフトレジスタを設け
て、直列→並列又は並列→直列変換を行なわせるもので
ある。
て、直列→並列又は並列→直列変換を行なわせるもので
ある。
更に本発明は、時間スイッチと空間スイッチとの組合せ
による時分割通話路、例えば前述の実施例のジャンクタ
部分に空間スイッチを含む構成に対しても適用すること
ができる。
による時分割通話路、例えば前述の実施例のジャンクタ
部分に空間スイッチを含む構成に対しても適用すること
ができる。
次にシーケンシャルアクセスにおいて無効としたタイム
スロットの効果について説明する。
スロットの効果について説明する。
一般にＴ−Ｓｒ−Ｔ（ｒは段数）形通話路においては、
内部ブロック率を減少させるため、ジャンクタ部分のリ
ンク能率を制限する必要がある。
内部ブロック率を減少させるため、ジャンクタ部分のリ
ンク能率を制限する必要がある。
本発明によれば、ランダムアクセス側にはＫ／ｎの無視
するタイムスロットが存在するので、その使用能率は（
ｎ−１）／ｎ倍となり、時分割通話路の外側即ち伝送路
側をシーケンシャルアクセスとすることにより、リンク
能率を（ｎ−１）／ｎ倍に減少することが可能となる。
するタイムスロットが存在するので、その使用能率は（
ｎ−１）／ｎ倍となり、時分割通話路の外側即ち伝送路
側をシーケンシャルアクセスとすることにより、リンク
能率を（ｎ−１）／ｎ倍に減少することが可能となる。
更に記憶装置のブロック数ｎにα個の冗長度を持たせ又
は削減して、記憶装置ブロックをｎ±ｒ個とすることに
より、記憶装置の動作速度を上昇することなくリンク能
率を訓整することが可能となり、この時のリンク能率は
（ｎ−１±α）／ｎとなる。
は削減して、記憶装置ブロックをｎ±ｒ個とすることに
より、記憶装置の動作速度を上昇することなくリンク能
率を訓整することが可能となり、この時のリンク能率は
（ｎ−１±α）／ｎとなる。
以上の説明において、１次スイッチの保持メモりＨＭと
２次スイッチの保持メモリＨＭとを共通化することが可
能であり、又デコーダＤＥＣへの情報線は保持メモリＨ
Ｍから直接接続した例を示しているが、セレクタＳＥＬ
を経由した後デコーダＤＥＣへ接続することも可能であ
り、保持メモリＨＭの構成法にかかわらず本発明を適用
することができるものである。
２次スイッチの保持メモリＨＭとを共通化することが可
能であり、又デコーダＤＥＣへの情報線は保持メモリＨ
Ｍから直接接続した例を示しているが、セレクタＳＥＬ
を経由した後デコーダＤＥＣへ接続することも可能であ
り、保持メモリＨＭの構成法にかかわらず本発明を適用
することができるものである。
以上説明したように、本発明は、時分割通話路を経済的
に構成することができるものであり、通話情報を一時的
に記憶させる記憶装置を有効に利用することができるも
のであり、第１の発明によれば、シーケンシャルアクセ
ス側の多重又は分離回路を不要とすることができ、経済
的な構成とすることができる。
に構成することができるものであり、通話情報を一時的
に記憶させる記憶装置を有効に利用することができるも
のであり、第１の発明によれば、シーケンシャルアクセ
ス側の多重又は分離回路を不要とすることができ、経済
的な構成とすることができる。
又シーケンシャルアクセス側は複数ブロックを並列して
アクセスし、記憶装置のアクセスタイミングを２Ｋから
Ｋに削減することができるので、記憶装置のサイクルタ
イムに関する要求条件を緩和し、記憶素子周辺回路の削
減を可能とする利点がある。
アクセスし、記憶装置のアクセスタイミングを２Ｋから
Ｋに削減することができるので、記憶装置のサイクルタ
イムに関する要求条件を緩和し、記憶素子周辺回路の削
減を可能とする利点がある。
第２の発明によれば、第１の発明の効果に加えて、シフ
トレジスタによりラッチ機能と直列並列又は並列直列変
換機能を併せて実現することができる利点がある。
トレジスタによりラッチ機能と直列並列又は並列直列変
換機能を併せて実現することができる利点がある。
又第３の発明によれば、第１の発明の効果に加えて、Ｔ
２段スイッチ構成において、新な構成を付加することな
く、１次スイッチと２次スイッチとの間のジャンクタを
構成することができる利点がある。
２段スイッチ構成において、新な構成を付加することな
く、１次スイッチと２次スイッチとの間のジャンクタを
構成することができる利点がある。
又第４の発明によれば、第３の発明の効果に加えて、シ
ーケンシャルアクセス側ハイウエイ例えばジャンクタ容
量以上の記憶容量を有する記憶装置を有効に利用するこ
とができる利点がある。
ーケンシャルアクセス側ハイウエイ例えばジャンクタ容
量以上の記憶容量を有する記憶装置を有効に利用するこ
とができる利点がある。
又第５の発明によれば、第３の発明の効果に加えて、ラ
ンチ回路により記憶容量等との整合機能を与えることが
できる利点がある。
ンチ回路により記憶容量等との整合機能を与えることが
できる利点がある。
又第６の発明によれば、第３の発明の効果に加えて、記
憶装置の容量よりジャンクタ容量等の方が大きい時分割
通話路を容易に構成することができる利点がある。
憶装置の容量よりジャンクタ容量等の方が大きい時分割
通話路を容易に構成することができる利点がある。
又第７の発明によれば、第３の発明の効果に加えて、直
列並列又は並列直列変換機能を部品数を増加することな
く実現することができる利点がある。
列並列又は並列直列変換機能を部品数を増加することな
く実現することができる利点がある。
又本発明においては、予備アクセスタイミングを得るこ
とが可能であるから、保守、試験等に利用することがで
きる利点があり、これは時間スイッチの段数等による制
約を受けることはない。
とが可能であるから、保守、試験等に利用することがで
きる利点があり、これは時間スイッチの段数等による制
約を受けることはない。
又記憶装置のブロック数を増減することにより、記憶装
置の動作速度を上昇させることなく、リンク能率を調整
することが可能となる利点もある。
置の動作速度を上昇させることなく、リンク能率を調整
することが可能となる利点もある。
又本発明は、ジャンクタ部分に空間スイッチを含む構成
に対しても適用することができるものであり、各種時分
割通話路方式の時間スイッチの特性を改善することがで
きるものである。
に対しても適用することができるものであり、各種時分
割通話路方式の時間スイッチの特性を改善することがで
きるものである。
第１図は本発明の基本部分を示す実施例の説明図、第２
図は第１図の動作説明図、第３図は本発明の実施例の無
視するタイムスロットの説明用の要部説明図、第４図、
第５図及び第６図は本発明のそれぞれ異なる実施例の説
明図である。 Ｍ１〜ｎ・・・・・・記憶装置ブ爾ツク、Ｄｉ・・・・
・・データ入力端子、Ｄｏ・・・・・・データ出力端子
、Ａｄｄ・・・・・・アドレス入力端子、ＷＥ・・・・
・・ライト・イネーブル端子、ＢＳ・・・・・・ブロッ
ク・セレクト端子、ＨＷＬＩ・・・・・・入ハイウエイ
、ＨＷＪＯ１〜ｎ・・・・・・出ハイウエイ、ＯＲ１〜
ｎ・・・・・・ＯＲゲート、Ｒ／Ｗ・・・・・・読出し
／書込制御信号、ＳＱ・・・・・・シーケンシャルアド
レス、ＲＮ・・・・・・ランダムアドレス、Ｌ１〜ｎ・
・・・・・ラッチ回路、Ｒｐ・・・・・・読出しパルス
、ＷＥｐ・・・・・・書込みパルス、ＡＮＤ・・・・・
・ＡＮＤゲート、ＩＮＨ・・・・・・禁止ゲート、ＳＥ
Ｌ・・・・・・選択回路、ＤＥＣＢ，ｒ・・・・・・デ
コーダ、ＣＴＲ・・・・・・カウンタ、ＭＰＸ・・・・
・・多重回路、ＣＯＮＴ・・・・・・制御線、ＨＭ・・
・・・・保持メモリ、ＬＩＮＥ１〜３・・・・・・低次
群ハイウエイ、ＣＬＫｃ・・・・・・共通クロツク信号
、ＡＴＩＭ・・・・・・アクセスタイミング信号。
図は第１図の動作説明図、第３図は本発明の実施例の無
視するタイムスロットの説明用の要部説明図、第４図、
第５図及び第６図は本発明のそれぞれ異なる実施例の説
明図である。 Ｍ１〜ｎ・・・・・・記憶装置ブ爾ツク、Ｄｉ・・・・
・・データ入力端子、Ｄｏ・・・・・・データ出力端子
、Ａｄｄ・・・・・・アドレス入力端子、ＷＥ・・・・
・・ライト・イネーブル端子、ＢＳ・・・・・・ブロッ
ク・セレクト端子、ＨＷＬＩ・・・・・・入ハイウエイ
、ＨＷＪＯ１〜ｎ・・・・・・出ハイウエイ、ＯＲ１〜
ｎ・・・・・・ＯＲゲート、Ｒ／Ｗ・・・・・・読出し
／書込制御信号、ＳＱ・・・・・・シーケンシャルアド
レス、ＲＮ・・・・・・ランダムアドレス、Ｌ１〜ｎ・
・・・・・ラッチ回路、Ｒｐ・・・・・・読出しパルス
、ＷＥｐ・・・・・・書込みパルス、ＡＮＤ・・・・・
・ＡＮＤゲート、ＩＮＨ・・・・・・禁止ゲート、ＳＥ
Ｌ・・・・・・選択回路、ＤＥＣＢ，ｒ・・・・・・デ
コーダ、ＣＴＲ・・・・・・カウンタ、ＭＰＸ・・・・
・・多重回路、ＣＯＮＴ・・・・・・制御線、ＨＭ・・
・・・・保持メモリ、ＬＩＮＥ１〜３・・・・・・低次
群ハイウエイ、ＣＬＫｃ・・・・・・共通クロツク信号
、ＡＴＩＭ・・・・・・アクセスタイミング信号。
Claims (1)
- 【特許請求の範囲】 １ 交換動作時に通話情報を一時的に蓄積する記憶装置
を複数のブロックに分割し、該記憶装置に対するランダ
ムアクセス側の１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、シーケ
ンシャルアクセス側の１アクセスタイミングで前記複数
ブロックに対して並列してアクセスして、前記通話情報
の書込、読出しを行ない、ランダムアクセス側ハイウエ
イの多重数をＫ、記憶装置のブロック数をｎとし、ラン
ダムアクセス側ハイウエイの多重数Ｋの内Ｋ／ｎを無効
タイムスロットとし、該無効タイムスロフトに対応する
ランダムアクセスタイミングをシーケンシャルアクセス
タイミングに転用したことを特徴とする時分割通話路方
式。 ２ 交換動作時に通話情報を一時的に蓄積する記憶装置
を複数のブロックに分割し、該記憶装置に対するランダ
ムアクセス側の１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、シーケ
ンシャルアクセス側の１アクセスタイミングで前記複数
ブロックに対して並ダルてアクセスして、前記通話情報
の書込、読出しを行ない、ランダムアクセス側ハイウエ
イの多重数をＫ、記憶装置のブロック数をｎとし、ラン
ダムアクセス側ハイウエイの多重数Ｋの内Ｋ／ｎを無効
タイムスロットとし、該無効タイムスロットに対応する
ランダムアクセスタイミングをシーケンシャルアクセス
タイミングに転用し、前記シーケンシャルアクセス側は
、直列入力・並列出力又は並列入力・直列出力の機能を
有するシフトレジスタを備えたことを特徴とする時分割
通話路方式。 ３ 前記ブロック数ｎの記憶装置は、該ブロック数ｎに
対して任意数のｒ個の記憶装置ブロックの追加又は削減
がなされていることを特徴とする特許請求の範囲第１項
又は第２項記載の時分割通話路方式。 ４ 前記無効タイムスロットの一部を予備アクセスタイ
ミングとしたことを特徴とする特許請求の範囲第１項又
は第２項記載の時分割通話路方式。 ５ 時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記複数ブロックへの分割数をシーケンシャルアクセス側
ハイウエイの本数と対応させ、ランダムアクセス側ハイ
ウエイの多重数をＫ、記憶装置のブロック数をｎとし、
該記憶装置のアクセスタイミングをＫとして、ランダム
アクセス側ハイウエイの多重数Ｋの内Ｋ／ｎを無効タイ
ムスロットとし、該無効タイムスロットに対応するラン
ダムアクセスタイミングをシーケンシャルアクセスタイ
ミングに転用したことを特徴とする時分割通話路方式。 ６ 時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記記憶装置の複数ブロックへの分割数をシーケンシャル
アクセス側ハイウエイの本数の整数Ｎ分の１とし、ラン
ダムアクセス側ハイウエイの多重数をＫ、記憶装置のブ
ロック数をｎ、該記憶装置のアクセスタイミングを前記
多重数と同様にＫとして、ランダムアクセス側ハイウエ
イの多重数Ｋの内Ｋ／ｎを無効タイムスロットとし、該
無効タイムスロットに対応するランダムアクセスタイミ
ングをシーケンシャルアクセスタイミングに転用し、シ
ーケンシャルアクセスによる読出側を前記整数Ｎ本のハ
イウエイにデコーダで展開し、シーケンシャルアクセス
による書込側は前記整数Ｎ本のハイウエイを１本のハイ
ウエイにマルチプレクサ回路で多重化することを特徴と
する時分割通話路方式。 ７ 時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記記憶装置の複数ブロックへの分割数をシーケンシャル
アクセス側ハイウエイの本数の整数Ｎ分の１とし、ラン
ダムアクセス側ハイウエイの多重数をＫ、記憶装置のブ
ロック数をｎ、該記憶装置のアクセスタイミングを前記
多重数と同様にＫとして、ランダムアクラス側ハイウエ
イの多重数Ｋの内／ｎを無効タイムスロットとし、該無
効タイムスロットに対応するランダムアクセスタイミン
グをシーケンシャルアクセスタイミングに転用し、シー
ケンシャルアクセスによる読出側は前記整数Ｎ群のラッ
チ回路を有し、前記読出側の読出パルスを前記整数Ｎの
系統に分割して前記整数Ｎ群のラッチ回路に対応させ、
且つシーケンシャルアクセスによる書込側は前記整数Ｎ
本のハイウエイを１本にマルチプレクサ回路で多重化す
ることを特徴とする時分割通話路方式。 ８ 時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記記憶装置の複数ブロックへの分割数をシーケンシャル
アクセス側ハイウエイの本数の整数Ｎ′倍とし、ランダ
ムアクセス側ハイウエイの多重数をＫ１記憶装置のブロ
ック数をｎ１該記憶装置のアクセスタイミングを前記多
重数と同様にＫとして、ランダムアクセス側ハイウエイ
の多重数Ｋの内Ｋ／ｎを無効タイムスロットとし、該無
効タイムスロットに対応するランダムアクセスタイミン
グをシーケンシャルアクセスタイミングに転用し、シー
ケンシャルアクセスによる読出側の前記整数Ｎ′個の記
憶装置出力を１本のハイウエイにマルチプレクサ回路で
多重化し、シーケンシャルアクセスによる書込側は１本
のハイウエイを前記整数マ本にデコーダで展開すること
を特徴とする時分割通話路方式。 ９ 時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記複数ブロックへの分割数をシーケンシャルアクセス側
ハイウエイの本数と対応させ、ランダムアクセス側ハイ
ウエイの多重数をＫ、記憶装置のブロツク数をｎ、該記
憶装置のアクセスタイミングを前記多重数と同様にＫと
して、ランダムアクセス側ハイウエイの多重数Ｋの内、
Ｋ／ｎを無効タイムスロットとし、該無効タイムスロッ
トに対応するランダムアクセスタイミングをシーケンシ
ャルアクセスタイミングに転用し、前記シーケンシャル
アクセス側は、直列入力・並列出力又は並列入力・直列
出力の機能を有するシフトレジスタを備えたことを特徴
とする時分割通話路方式。 １０ 前記ジャンクタ部分は空間スイッチ段を含むこと
を特徴とする特許請求の範囲第５項、第６項、第７項、
第８項又は第９項記載の時分割通話路方式。 １１ 前記ブロック数ｎの記憶装置は、該ブロック数ｎ
に対して任意数ｒ個の記憶装置ブロックの追加又は削減
がなされていることを特徴とする特許請求の範囲第５項
、第６項、第７項、第８項又は第９項記載の時分割通話
路方式。 １２ 前記無効タイムスロットの一部を予備アクセスタ
イミングとしたことを特徴とする特許請求の範囲第５項
、第６項、第７項、第８項又は第９項記載の時分割通話
路方式。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066578A JPS588200B2 (ja) | 1978-02-01 | 1978-02-01 | 時分割通話路方式 |
| CA319,367A CA1130900A (en) | 1978-02-01 | 1979-01-09 | Time division telephone switching systems |
| US06/002,208 US4254498A (en) | 1978-02-01 | 1979-01-09 | Time division telephone switching systems |
| GB7901369A GB2014018B (en) | 1978-02-01 | 1979-01-15 | Time division telephone switching systems |
| SE7900617A SE434326B (sv) | 1978-02-01 | 1979-01-23 | Kopplingsanordning for en pulskodmoduleringsstation |
| DE2903650A DE2903650C2 (de) | 1978-02-01 | 1979-01-29 | Schaltungsanordnung für eine PCM-Vermittlungsanlage |
| BE193142A BE873791A (fr) | 1978-02-01 | 1979-01-30 | Systeme de commutation telephoniques a repartition dans le temps |
| NLAANVRAGE7900799,A NL189589C (nl) | 1978-02-01 | 1979-01-31 | P c m-telefoonschakelstelsel. |
| FR7902505A FR2416599B1 (fr) | 1978-02-01 | 1979-01-31 | Systeme de commutation telephonique a repartition dans le temps |
| IT67209/79A IT1165619B (it) | 1978-02-01 | 1979-01-31 | Sistema di commutazione telefonica a spartizione di tempo |
| BR7900625A BR7900625A (pt) | 1978-02-01 | 1979-02-01 | Sistema de ligacao de telefone de divisao de tempo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066578A JPS588200B2 (ja) | 1978-02-01 | 1978-02-01 | 時分割通話路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54103610A JPS54103610A (en) | 1979-08-15 |
| JPS588200B2 true JPS588200B2 (ja) | 1983-02-15 |
Family
ID=11756528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066578A Expired JPS588200B2 (ja) | 1978-02-01 | 1978-02-01 | 時分割通話路方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS588200B2 (ja) |
| BE (1) | BE873791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039599A (ja) * | 1983-08-12 | 1985-03-01 | 株式会社原子力代行 | 截積クラツド除去装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138197A (ja) * | 1983-01-28 | 1984-08-08 | Aihon Kk | 時分割多重ネツトワ−クの制御回路 |
-
1978
- 1978-02-01 JP JP1066578A patent/JPS588200B2/ja not_active Expired
-
1979
- 1979-01-30 BE BE193142A patent/BE873791A/fr not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039599A (ja) * | 1983-08-12 | 1985-03-01 | 株式会社原子力代行 | 截積クラツド除去装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| BE873791A (fr) | 1979-05-16 |
| JPS54103610A (en) | 1979-08-15 |
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