JPH0752991B2 - 高速時分割通話路装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 通話路メモリと、その通話路メモリを制御する制御回路
とを組として、多重度Ｎとチャネル数ｍとに対応して複
数組設け、制御回路間はデータとクロック信号とを転送
し、そのデータを受信した制御回路は受信したクロック
信号によってリタイミングして、それぞれの通話路メモ
リの制御を行うもので、分割制御の為にリタイミング区
間の布線長を短くでき、タイミングのばらつきが少な
く、通話路メモリの絶対遅延を補償したクロック信号に
よってリタイミングを行うことにより、通話路メモリの
動作限界近くの速度で高速動作させることが可能とな
る。

〔産業上の利用分野〕

本発明は、通話路メモリの動作限界近い超高速で動作さ
せて、タイムスロットの交換制御を行う高速時分割通話
路装置に関するものである。

半導体技術の進歩により高速動作のメモリが開発され、
通話路メモリとして使用することにより、高速動作の時
分割通話路装置を実現することができる。しかし、数10
0MHz以上で動作させる場合は、布線の長さのばらつきに
よる遅延のばらつきを無視できなくなり、高速動作のメ
モリの特性を充分に利用できなくなる。従って、大容量
の時分割通話路装置を実現することが容易でないもので
あった。

〔従来の技術〕

高速動作のメモリは、現在256×４ビット程度の容量の
ものが一般的であり、このようなメモリチップで1024×
８ビットの時分割通話路装置を構成する場合、８個のメ
モリチップで通話路メモリが構成されることになる。時
分割通話路装置は、時間スイッチＴと空間スイッチＳと
の組合せにより、Ｔ−Ｓ−T,S−Ｔ−S,T−Ｓ−Ｔ−Ｓ等
の各種の構成があり、時間スイッチＴを１個の通話路メ
モリで構成するのが一般的である。しかし、更に高速化
が要望されるところから、２個の通話路メモリで構成
し、フレーム周期で交互にライトモードとリードモード
とに切替えて、タイムスロットの交換を行い、通話路メ
モリの動作速度の２倍の交換処理速度とする構成が知ら
れている。第11図はこのような従来の時分割通話装置の
ブロック図を示すものである。

第11図に於いて、71,72は、例えば、それぞれ1024×８
ビットの容量の通話路メモリ、73はタイムスロットの交
換情報が書込まれる制御メモリ、74はアドレスを発生す
る為のカウンタ、75〜77はセレクタ、78〜85はフリップ
フロップである。一方の通話路メモリ71にセレクタ76を
介してカウンタ74からのアドレス信号が加えられて、シ
ーケンシャルライトによるデータの書込みが行われ、そ
の間に、他方の通話路メモリ72にセレクタ77を介して制
御メモリ73からのアドレス信号が加えられて、ランダム
リードによるデータの読出しが行われ、読出されたデー
タはセレクタ75を介して出力される。このライトモード
とリードモードとは、例えば、1024チャネルの周期で切
替えられる。

フリップフロップ78〜85は、それぞれリタイミングを行
う為のものであり、図示を省略した制御装置からのクロ
ック信号によって動作され、又セレクタ75〜77も制御装
置からの制御信号によって1024チャネルの周期で切替制
御される。

又2Mb/Sの1024多重を実現する為に、前述のように256×
４ビットのメモリチップを使用し、256Mb/Sの８ビット
並列処理を行う通話路メモリ71,72を構成する場合、16
個のメモリチップが必要となる。

このようなメモリチップを用いた場合、第12図に示す実
装構造となる。即ち、第11図に於けるカウンタ74,セレ
クタ75〜77,フリップフロップ78〜85等を含めて集積化
した制御部90の周囲に、通話路メモリ71,72を構成する
メモリチップ91〜106を配置し、各メモリチップ91〜106
を制御部90で制御して、タイムスロットの交換が行われ
ることになる。

〔発明が解決しようとする問題点〕

通話路メモリを１面から第11図に示すように２面の構成
とすることにより、高速処理が可能となる。しかし、増
設する場合でも、増設容量に対応して２面の通話路メモ
リを設ける必要があり、大型化すると共に、高価となる
欠点がある。

又高速動作のメモリチップは、大容量化が困難であるか
ら、通話路メモリを構成する場合に、複数個のメモリチ
ップを用いることになる。制御部90では、所定の指定し
たメモリチップにφ_０のタイミングで書込みを行い、φ
_１のタイミング読出しを行い、制御部90内のクロック信
号によってリタイミングを行うものである。従って、各
メモリチップ91〜106は、φ_０，φ_１のタイミングに同
期して動作する必要がある。

しかし、各メモリチップ91〜106と制御部90との間の布
線距離が異なることによる伝搬遅延の相違により、同期
動作が困難となる。又総て等長布線を施した場合でも、
各メモリチップのアドレスタイムによる絶対遅延及びそ
のばらつきにより、高速動作に於ける同期動作は困難と
なる。又等長布線を行うことは、局部的な布線集中が生
じる場合が多く、実現することは困難となる。

本発明は、通話路メモリの動作限界近い速度の動作を可
能とし、超高速でタイムスロットの交換を可能とするこ
とを目的とするものである。

〔問題点を解決するための手段〕

本発明の高速時分割通話路装置は、パイプライン的に制
御回路と通話路メモリとを接続するものであり、第１図
を参照して説明する。

多重度をＮ、チャネル数をｍとした時に、少なくとも
（N/m）＋１＝ｎ個の通話路メモリM1〜Mnと、各通話路
メモリM1〜Mn対応の制御回路CC1〜CCnとを設けて、デー
タとクロック信号とを転送し、データを受信した制御回
路は受信したクロック信号によりリタイミングして処理
し、各制御回路CC1〜CCnにより、それぞれの通話路メモ
リM1〜Mnをシーケンシャルライト・ランダムリードで制
御して、タイムスロットの交換を行わせるものである。

更に、ｎ個の通話路メモリM1〜Mnのうちの少なくとも１
個を順次選択し、シーケンシャルライトによりデータの
書込みを行わせ、他の通話路メモリをランダムリードに
より所定のタイムスロットにデータの読出しを行わせる
ものである。

〔作用〕

各制御回路CC1〜CCnに対応して通話路メモリM1〜Mnが設
けられており、又各制御回路CC1〜CCnでリタイミングを
行うものであるから、リタイミング区間の長さが短く、
ばらつきが少なくなる。又通話路メモリM1〜Mnの絶対遅
延を補償したクロック信号でリタイミングできることに
より、通話路メモリM1〜Mnの動作速度の限界近くで動作
させることが可能となる。

又少なくとも１個の通話路メモリを順次選択してシーケ
ンシャルライトによりデータを書込み、他の通話路メモ
リをランダムリードによりデータの読出しを行わせて、
タイムスロットの交換を行うもので、制御回路と通話路
メモリとを組として、順次増設することが可能となる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例のブロック図であり、３個の
通話路メモリ１〜３と、３個の制御回路４〜６とにより
構成した場合を示し、７は制御メモリであり。512チャ
ネルの多重度を得る場合に、256チャネル分の通話路メ
モリを用いると、（512/256）＋１＝３となり、３個の
通話路メモリ１〜３によって構成されることになり、各
通話路メモリ１〜３は、それぞれ256×４ビット構成の
メモリチップを２個用いて構成されることになる。

又CTは制御線、OHWは出ハイウェイ、IHWは入ハイウェ
イ、CLはクロック線であり、これらの線によって各制御
回路４〜６は直列的に接続され、又各制御回路４〜６に
通話路メモリ１〜３が接続される。制御回路４〜６から
通話路メモリ１〜３には、それぞれアドレス信号ADR、
書込イネーブル信号WE、書込データDinが加えられ、又
読出データDoutを受信する。

各制御回路４〜６は、制御線CT、出ハイウェイOHW、入
ハイウェイIHWを介して入力された信号を、それぞれク
ロック線CLを介して受信したクロック信号によってリタ
イミングして処理し、次の制御回路へデータ等を転送す
る時に、クロック信号をクロック線CLを介して同時に転
送するものである。

各通話路メモリ１〜３は、シーケンシャルライト・ラン
ダムリードによる制御でタイムスロットの交換処理を行
うもので、ランダムリードのアドレス信号は制御メモリ
７から制御線CTを介して各制御回路４〜６に転送され、
シーケンシャルライトのアドレス信号は、制御回路４〜
６に於けるカウンタから出力される。又３個の通話路メ
モリ１〜３のうちの１個の通話路メモリが順次選択され
てシーケンシャルライトによるデータの書込みの為の書
込イネーブル信号WEが加えられ、他の通話路メモリは、
ランダムリードによる読出しの制御が行われる。

従って、或る周期で通話路メモリ１に制御回路４を介し
てデータがシーケンシャルライトによって書込まれる
と、その間に、通話路メモリ2,3から制御回路5,6の制御
により、先に書込まれたデータがランダムリードによっ
て所定のタイムスロットに読出される。従って、入ハイ
ウェイIHWを介して制御回路４に入力されたデータは、
制御回路６の出ハイウェイOHWからタイムスロット交換
されて出力される。

第３図は本発明の制御回路の要部ブロック図であり、10
は通話路メモリ、11,12はセレクタ、13はデコーダ、14
はシーケンシャルライトのアドレス信号を発生する為の
カウンタ、15〜21はフリップフロップ、22,23はゲート
回路である。制御線CT、出ハイウェイOHW、入ハイウェ
イIHWを介して入力されるデータは、それぞれフリップ
フロップ15〜17に加えられ、クロック線CLを介して入力
されて、ゲート回路22を介したクロック信号によってリ
タイミングされる。

シーケンシャルライトにより通話路メモリ10を制御する
場合は、制御線CTを介して転送される制御信号をデコー
ダ13でデコードしてセレクタ11を制御し、カウンタ14か
らのアドレス信号を選択して通話路メモリ10に加える。
このカウンタ14は、クロック線CLを介して加えられるク
ロック信号をカウントし、又フレーム信号によりリセッ
トを行って、シーケンシャルライト・アドレス信号を発
生するものである。

又入ハイウェイIHWを介して入力されたデータを通話路
メモリ10に加えて、シーケンシャルライトによるデータ
の書込みを行う。この場合、書込イネーブル信号の図示
を省略しているが、例えば、デコーダの出力を利用する
ことができる。又出ハイウェイOHWを介して入力された
データは、セレクタ12を介して次の制御回路へ出ハイウ
ェイを介して転送される。このセレクタ12もデコーダ13
の出力によって選択制御させることができる。

又ランダムリードにより通話路メモリ10からデータを読
出す場合は、制御線CTを介して転送される制御信号をデ
コーダ13でデコードしてセレクタ11を制御線CT側に切替
え、制御線CTを介して転送されるランダムリード・アド
レス信号を通話路メモリ10に加え、それによって読出さ
れたデータをフリップフロップ18でリタイミングし、セ
レクタ12を介して次の制御回路へ出ハイウェイを介して
転送される。

次の制御回路へはフリップフロップ19〜21を介して転送
され、そのフリップフロップ19〜21にゲート回路23を介
して加えるクロック信号を、次の制御回路へ転送するも
のである。

第４図はチャネル構成説明図であり、１フレームＦが０
〜511のチャネルから構成される場合に、F/2のブロック
周期Ｔの前半をチャネルブロックCB0、後半をチャネル
ブロックCB1とする。

第５図は通話路メモリ動作説明図であり、0Wはチャネル
ブロックCB0の書込み、1WはチャネルブロックCB1の書込
み、0RはチャネルブロックCB0の読出し、1Rはチャネル
ブロックCB1の読出しを示し、１〜３は第２図に示す通
話路メモリ１〜３を示す。又0,T,2T,3T,4T,5Tは時間の
経過を示す。

時刻０に於いて、通話路メモリ１はシーケンシャルライ
トによりチャネルブロックCB0の書込み（0W）を行い、
通話路メモリ2,3はランダムリードにより前のフレーム
ＦのチャネルブロックCB0,CB1の読出し（0R,1R）を行う
もので、制御回路４では、セレクタ11（第３図参照）を
介してカウンタ14からのアドレス信号が通話路メモリに
加えられ、入ハイウェイIHWを介して入力されたチャネ
ルブロックCB0がシーケンシャルライトによって書込ま
れる。又出ハイウェイOHWを介して入力されたデータ
は、セレクタ12を介して次の制御回路へ転送され、制御
線CT、出ハイウェイOHW及び入ハイウェイIHWから次の制
御回路へは、フリップフロップ19〜21によりリタイミン
グされて、クロック信号と共に転送される。

又制御回路5,6では、制御線CTを介して転送されたアド
レス信号がセレクタ11を介して通話路メモリに加えら
れ、読出されたデータはフリップフロップ18で一旦リタ
イミングされ、セレクタ12を介して出ハイウェイにより
次の制御回路へ転送される。

次の時刻Ｔに於いては、通話路メモリ２はチャネルブロ
ックCB1の書込み（1W）を行い、通話路メモリ１は先に
書込んだチャネルブロックCB0の読出し、通話路メモリ
３は前のフレームＦのチャネルブロックCB1の読出しを
継続して行う。次の時刻2Tに於いては、通話路メモリ３
はチャネルブロックCB0の書込み、通話路メモリ1,2はチ
ャネルブロックCB0,CB1の読出しを行う。以下同様にし
て、順次１個の通話路メモリが選択されて、一つのチャ
ネルブロックがシーケンシャルライトにより書込まれ、
他の通話路メモリはランダムリードにより、それぞれ先
に書込まれたチャネルブロックの読出しが行われる。そ
して、時刻０〜5Tを１サイクルとして同一の書込み読出
しの制御が繰り返し行われる。

第６図は通話路メモリの動作タイムチャートを示し、IH
Wは入ハイウェイ、M1〜M3は通話路メモリ、OHWは出ハイ
ウェイに於ける動作を示すものである。チャネルブロッ
クCB0,CB1により１フレームＦが形成され、最初は第５
図に於ける時刻０に相当し、通話路メモリM1がチャネル
ブロックCB0の書込み（0W）を行い、通話路メモリM2は
前のフレームのチャネルブロックCB0の読出し（0R）を
行い、通話路メモリM3は前のフレームのチャネルブロッ
クCB1の読出し（1R）を行う。それによって、出ハイウ
ェイOHWには、通話路メモリM2,M3からランダムリードに
よって読出されたデータが配列されて、１フレームの前
半のチャネルブロックを形成することになる。

第５図に於ける時刻Ｔに相当する時刻では、チャネルブ
ロックCB1が通話路メモリM2に書込まれ（1W）、通話路
メモリM1からチャネルブロックCB0の読出し（0R）、通
話路メモリM3からチャネルブロックCB1の読出し（1R）
が行われる。以下同様にして順次１個の通話路メモリに
対してチャネルブロックのシーケンシャルライトによる
書込みが行われ、他の２個の通話路メモリからランダム
リードによる読出しが行われて、タイムスロットの交換
が行われる。実線矢印は、チャネルブロックCB0,CB1の
書込みを示し、また鎖線矢印は読出しを示す。

前述の実施例に於いては、３個の通話路メモリ１〜３を
設けた場合を示すものであるが、通話路メモリと制御回
路とを組として、１組増設した場合は、通話路メモリが
４個（M1〜M4）となり、第７図に示すように、入ハイウ
ェイIHW上のフレームＦを３分割し、チャネルブロックC
B0,CB1,CB2とする。又通話路メモリM1〜M4は、図示のよ
うに、最初の入ハイウェイIHWのチャネルブロックCB0を
通話路メモリM1に書込んでいる時（0W）に、通話路メモ
リM2〜M3からチャネルブロックCB0〜CB3の読出し（0R〜
2R）を行う。次の入ハイウェイIHWのチャネルブロックC
B1を通話路メモリM2に書込み（1W）、他の通話路メモリ
M1,M3,M4から読出しを行う。以下順次通話路メモリM3,M
4・・・に入ハイウェイIHWのチャネルブロックCB2,CB0,
・・・が書込まれる。

又出ハイウェイOHWには、３個の通話路メモリから読出
されたデータが所定のタイムスロットに配列されて出力
されることになる。

又１フレームＦを４分割した時は、５個の通話路メモリ
M1〜M5とそれに対応する制御回路とを設ければ良いこと
になる。

第８図はタイムスロット交換動作説明図であり、第２図
に示す構成に対する簡単化した一例を示すものである。
なお、簡単化の為に、制御回路（CC）間の各信号は、制
御回路に於いて１クロックのみの遅延を受け、通話路メ
モリの出力は、更に制御信号に対して１クロックの遅延
を受けるものとする。入ハイウェイIHWの１フレームＦ
が８タイムスロット０〜７で構成された場合、出ハイウ
ェイOHWに、01253476の順のタイムスロットに交換する
場合を示し、入ハイウェイIHWの１フレームＦは、４タ
イムスロット毎に分割され、第４図に示すチャネルブロ
ックCB0とCB1となる。

この入ハイウェイIHWのタイムスロット０〜７は、縦続
接続された制御回路CC1〜CC3に於いて、それぞれ１タイ
ムスロット遅れてリタイミングされることになる。又M1
Din〜M3Dinは、制御回路CC1〜CC3対応の通話路メモリM1
〜M3へシーケンシャルライトによる入力タイムスロット
を示し、又M1Dout〜M3Doutは、ランダムリードによる読
出タイムスロットを示す。各読出タイムスロットの配列
により出ハイウェイOHWにタイムスロットが交換されて
出力される。

入ハイウェイIHWのタイムスロットは、順次１タイムス
ロット遅れて制御回路CC1〜CC3で処理されるので、M1Di
n〜M3Dinに示すように、通話路メモリM1にタイムスロッ
ト０〜３が書込まれ、１タイムスロット遅れて通話路メ
モリM2にタイムスロット４〜７が書込まれ、更に１タイ
ムスロット遅れて通話路メモリM3に次のフレームのタイ
ムスロット０〜３が書込まれる。

通話路メモリM1にタイムスロット０〜３が書込まれてい
る期間に、通話路メモリM2,M3はランダムリードにより
読出されるもので、前のフレームのタイムスロット０〜
３が通話路メモリM2に書込まれ、タイムスロット４〜７
が通話路メモリM3に書込まれているとすると、通話路メ
モリM2からタイムスロット0,1,2,3が読出され、通話路
メモリM3からタイムスロット4,5,6,7が読出される。

通話路メモリM2から読出したデータは、制御回路CC2で
リタイミングし、次の制御回路CC3でリタイミングし、
更に出ハイウェイOHWに送出する時にリタイミングする
ので、３タイムスロット分遅延し、矢印で示すように、
出ハイウェイOHWに送出される。又通話路メモリM3から
読出したデータは、制御回路CC3でリタイミングし、出
ハイウェイOHWに送出する時にリタイミングするので、
２タイムスロット分遅延したものとなり、通話路メモリ
M2,M3から同時刻にタイムスロット3,5の読出しが行われ
ても、出ハイウェイOHW上では、タイムスロット交換さ
れた所定の順序となる。

通話路メモリM1に書込まれたタイムスロット０〜３は、
鎖線矢印で示すように、通話路メモリM2にタイムスロッ
ト４〜７が書込まれている期間に、指定されたタイムス
ロットとなるように読出される。前述のようにして、入
ハイウェイIHWのタイムスロット０〜７は、出ハイウェ
イOHWに、01253476のタイムスロットに交換されて出力
される。

第９図は本発明の他の実施例のブロック図であり、31〜
33は制御回路、34〜36は通話路メモリである。この実施
例は、制御回路間を通話路メモリを介して接続した場合
を示し、データとクロック信号とを転送して、各制御回
路でリタイミングを行い、通話路メモリによる絶対遅延
を補償し、パイプライン的に処理してタイムスロットの
交換を行うものである。その場合、前述の実施例と同様
に、例えば、第４図及び第５図を用いて説明したよう
に、順次１個の制御回路が選択されて、通話路メモリに
対してシーケンシャルライトによりデータを書込み、他
の２個の制御回路により通話路メモリからランダムリー
ドによりデータを読出して、タイムスロット交換を行う
ものである。

第10図は第９図に於ける制御回路31〜33の要部ブロック
図であり、41,42はセレクタ、43はカウンタ、44〜54は
フリップフロップ、55〜57はそれぞれ所定の遅延時間を
有するゲート回路、58は通話路メモリである。又CTはラ
ンダムリード・アドレス信号等を制御メモリから転送す
る制御線、OHWは出ハイウェイ、MOは前段の通話路メモ
リの出力線、FLはフレームパルスを転送する信号線、IH
Wは入ハイウェイ、CLはクロック信号を転送する信号線
であり、カウンタ43は、フレームパルスによってリセッ
トされ、クロック信号をカウントして、シーケンシャル
ライト・アドレス信号を出力するものである。

前段の制御回路からクロック信号と共に転送されたデー
タは、フリップフロップ44〜48によりリタイミングされ
る。又前段の通話路メモリから出力線MOを介して転送さ
れたデータは、その通話路メモリのアクセスタイムによ
る絶対遅延を補償する為、ゲート回路56を介したクロッ
ク信号を用いて、フリップフロップ49により一旦リタイ
ミングし、更に制御回路内で使用するゲート回路55から
のクロック信号を用いてフリップフロップ46によりリタ
イミングすることになる。即ち、ゲート回路56の遅延時
間を、通話路メモリ58の絶対遅延時間に相当して選定す
ることになる。

又次段の制御回路へ転送する場合は、フリップフロップ
50〜54によってリタイミングして、クロック信号と共に
転送する。従って、通話路メモリ58には、フリップフロ
ップ52を介したアドレス信号と、フリップフロップ54を
介したデータとのタイミングを合わせることができ、又
通話路メモリ58から読出したデータは出力線MOを介して
次段の制御回路へ転送され、その出力線MOを介して転送
されたデータは、前述のように、フリップフロップ49に
より通話路メモリ58の絶対遅延を補償するリタイミング
が行われる。従って、制御回路と通話路メモリとを組と
して、最適なタイミングでデータの書込み及び読出しを
行って、タイムスロットの交換が可能となる。

前述のシーケンシャルライトにより通話路メモリを制御
する制御回路に於いては、セレクタ41によりカウンタ43
からのアドレス信号が選択されて通話路メモリ58に加え
られ、入ハイウェイIHWを介して転送されたデータが通
話路メモリ58に書込まれる。又セレクタ42は、前段の制
御回路からの出ハイウェイOHWと前段の通話路メモリの
出力線MOとの選択を行うもので、前段の通話路メモリの
読出タイムスロットに対応して制御される。

又ランダムリードにより通話路メモリを制御する制御回
路においては、セレクタ41により制御線CTを介して転送
されるアドレス信号が選択されて通話路メモリ58に加え
られ、読出されたデータは出力線MOを介して次段の制御
回路へ転送される。又セレクタ42は、前述の制御回路と
同様に、前段の通話路メモリの読出タイムスロットに対
応して選択制御される。

この実施例に於いても、制御回路と通話路メモリとを組
として増設することができるもので、システムの拡張が
容易となる。

〔発明の効果〕

以上説明したように、本発明は、多重度をＮとし、チャ
ネル数をｍとした時に、少なくとも（N/m）＋１＝ｎ個
の通話路メモリM1〜Mnを設け、これらの通話路メモリM1
〜Mnと制御回路CC1〜CCnとをそれぞれ組として制御回路
CC1〜CCnを縦続接続し、データとクロック信号とを転送
するもので、リードモードとライトモードとを交互に切
替える従来例に於ける２面構造の通話路メモリの場合
は、（N/m）×２個必要とするが、本発明によれば、従
来例の個数の半分より僅か１個多い個数で済む利点があ
る。

又制御回路CC1〜CCnは縦続接続されているので、布線が
局部的に集中することがなく、制御回路CC1〜CCnや通話
路メモリM1〜Mnの布線が容易となる。又布線の長さのば
らつき及び通話路メモリの絶対遅延のばらつきがあった
としても、各制御回路でリタイミングを行うことによ
り、メモリチップの動作限界近い速度で制御することが
可能となり、超高速でタイムスロットの交換を行わせる
ことができる。

又制御回路と通話路メモリとを組として増設することが
できるから、経済的な構成でシステム拡張が可能とな
る。又シーケンシャルライトにより書込みを行っている
間に、他の通話路メモリからランダムリードにより所定
のタイムスロットからデータを読出すもので、パイプラ
イン的に入ハイウェイIHWからのデータが転送され、出
ハイウェイOHWからタイムスロットが交換されたデータ
が出力されることになる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例のブロック図、第３図は本発明の一実施例の制御
回路の要部ブロック図、第４図はチャネル構成説明図、
第５図は通話路メモリ動作説明図、第６図及び第７図は
それぞれ通話路メモリの動作タイムチャート、第８図は
タイムスロット交換動作説明図、第９図は本発明の他の
実施例のブロック図、第10図は本発明の他の実施例の制
御回路の要部ブロック図、第11図は従来の時分割通話路
装置のブロック図、第12図は従来の通話路メモリの実装
説明図である。 M1〜Mn,1〜3,10,34〜36,58は通話路メモリ、CC1〜CCn,4
〜6,31〜33は制御回路、７は制御メモリ、11,12,41,42
はセレクタ、14,43はカウンタ、15〜21,44〜54はフリッ
プフロップである。

Claims (2)

【特許請求の範囲】
1. 【請求項１】ハイウェイの多重度をＮ、記憶容量に相当
   するチャネル数をｍとした時、少なくとも（N/m）＋１
   ＝ｎ個（但し、Ｎ＞ｍ）の通話路メモリ（M1）〜（Mn）
   と、 該通話路メモリ（M1）〜（Mn）対応に、該通話路メモリ
   （M1）〜（Mn）をシーケンシャルライト・ランダムリー
   ドで制御してタイムスロット交換を行わせる縦続接続し
   た制御回路（CC1）〜（CCn）とを備え、 該制御回路（CC1）〜（CCn）は、それぞれデータとクロ
   ック信号とを転送する機能と、受信したデータをクロッ
   ク信号によりリタイミングする機能とを有する ことを特徴とする高速時分割通話路装置。
2. 【請求項２】ハイウェイの多重度をＮ、記憶容量に相当
   するチャネル数をｍとした時、少なくとも（N/m）＋１
   ＝ｎ個（但し、Ｎ＞ｍ）の通話路メモリ（M1）〜（Mn）
   と、 該通話路メモリ（M1）〜（Mn）対応に、該通話路メモリ
   （M1）〜（Mn）をシーケンシャルライト・ランダムリー
   ドで制御してタイムスロット交換を行わせる縦続接続し
   た制御回路（CC1）〜（CCn）とを備え、 該制御回路（CC1）〜（CCn）は、それぞれデータとクロ
   ック信号とを転送する機能と、受信したデータをクロッ
   ク信号によりリタイミングする機能と、前記ｎ個の通話
   路メモリ（M1）〜（Mn）のうちの１個を巡回的に選択し
   てシーケンシャルライトによりデータの書込みを行い、
   他の通話路メモリをランダムリードにより所定のタイム
   スロットにデータを読出すように制御する機能とを有す
   る ことを特徴とする高速時分割通話路装置。