JPS614393A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
- Publication number
- JPS614393A JPS614393A JP12567984A JP12567984A JPS614393A JP S614393 A JPS614393 A JP S614393A JP 12567984 A JP12567984 A JP 12567984A JP 12567984 A JP12567984 A JP 12567984A JP S614393 A JPS614393 A JP S614393A
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- JP
- Japan
- Prior art keywords
- address
- output
- circuit
- channel
- input
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、時間スイッチ回路に関し、特許ハードウェア
量を少なくシ、かつＬＳＩ化が可能な時分割ディジタル
交換機の時間スイッチ回路に関するものである。
量を少なくシ、かつＬＳＩ化が可能な時分割ディジタル
交換機の時間スイッチ回路に関するものである。
高速の時間スイッチ回路として、従来第２図に示す形式
がある（特願昭６８−２３２５８３号明細書参照）。第
２図においては、９は入力ハイウェイ、１０は入力用シ
フトレジスタ、１１は制御メモリ、１２はシーケンシャ
ルアドレスメモリ、１３はアドレス比較回路、１４は出
力データメモリ、１５はライトイネーブル回路、１６は
出力用シストレジスタ、１７は出力ハイウェイである。
がある（特願昭６８−２３２５８３号明細書参照）。第
２図においては、９は入力ハイウェイ、１０は入力用シ
フトレジスタ、１１は制御メモリ、１２はシーケンシャ
ルアドレスメモリ、１３はアドレス比較回路、１４は出
力データメモリ、１５はライトイネーブル回路、１６は
出力用シストレジスタ、１７は出力ハイウェイである。
また、この回路の動作を第３図に示す。
第２図において、入力ハイウェイ９上のチャネルナ０か
らす３に多重化された各データＡ０〜Ａ３を入力用シフ
トレジスタｌＯに順次入力する。一方、並列入力可能な
シフトレジスタによって構成される制御メモリ１１には
、各入力データに対応して、これらを交換接続する出方
側のチャネルアドレスが書込まれており、これらのアド
レスは、対応する入力データが人力用シフトレジスタｌ
。
らす３に多重化された各データＡ０〜Ａ３を入力用シフ
トレジスタｌＯに順次入力する。一方、並列入力可能な
シフトレジスタによって構成される制御メモリ１１には
、各入力データに対応して、これらを交換接続する出方
側のチャネルアドレスが書込まれており、これらのアド
レスは、対応する入力データが人力用シフトレジスタｌ
。
上をシフト動作するのと並行して、制御メモリ１１のシ
フトレジスタ上をシフト動作する。この制御メモリ１１
の各々のアドレスを並列出方し、シーケンシャルアドレ
スメモリ１２の各々のアドレスと、シフト動作ごとに一
括比較し、両者のアドレスが一致したチャネルに限り、
アドレス比較回路１３からライトイネーブル信号をライ
トイネーブル回路１５に送出する。出力データメモリ１
４はライトイネーブル信号を受けたチャネルについての
み対応する入力データをラッチする。例えば、入力用シ
フトレジスタ１０のデータＡ０ を出方データメモリ
１４のチャネル＋１にラッチするときＫは、第３図に示
すように制御メモリｌｌのチャネルナ５の内容をｏｌｌ
′とし、このアドレスがシフト動作し、シーケンシャル
アドレスメモリ１２のチャネルナｌのアドレス“’０１
”と比較され、一致するときには、出力データメモリ１
４のチャネルナＩＫＡ、 がラッチされる。以上のよ
うな比較動作を１７レ一ム分実行した後、第３図に示す
ように出力データメモリ１４の内容を出力用シフトレジ
スタ１６にラッチし、これを順次読み出して出力ハイウ
ェイ１７に多重化する。
フトレジスタ上をシフト動作する。この制御メモリ１１
の各々のアドレスを並列出方し、シーケンシャルアドレ
スメモリ１２の各々のアドレスと、シフト動作ごとに一
括比較し、両者のアドレスが一致したチャネルに限り、
アドレス比較回路１３からライトイネーブル信号をライ
トイネーブル回路１５に送出する。出力データメモリ１
４はライトイネーブル信号を受けたチャネルについての
み対応する入力データをラッチする。例えば、入力用シ
フトレジスタ１０のデータＡ０ を出方データメモリ
１４のチャネル＋１にラッチするときＫは、第３図に示
すように制御メモリｌｌのチャネルナ５の内容をｏｌｌ
′とし、このアドレスがシフト動作し、シーケンシャル
アドレスメモリ１２のチャネルナｌのアドレス“’０１
”と比較され、一致するときには、出力データメモリ１
４のチャネルナＩＫＡ、 がラッチされる。以上のよ
うな比較動作を１７レ一ム分実行した後、第３図に示す
ように出力データメモリ１４の内容を出力用シフトレジ
スタ１６にラッチし、これを順次読み出して出力ハイウ
ェイ１７に多重化する。
このような従来の時間スイッチ回路においては、入力用
シフトレジスタｌＯと出力用シフトレジスタ１Ｇの動作
速度に等しい高速の交換速度を実現できるが、シーケン
シャルアドレスメモリ１２とアドレス比較−路１３のハ
ードウェアの量が大きくなるという欠点があった。
シフトレジスタｌＯと出力用シフトレジスタ１Ｇの動作
速度に等しい高速の交換速度を実現できるが、シーケン
シャルアドレスメモリ１２とアドレス比較−路１３のハ
ードウェアの量が大きくなるという欠点があった。
本発明の目的は、このような従来の欠点を解消し、高速
動作を維持し、がっハードウェア量を削減してＬＳＩ化
の容易な時間スイッチ回路を提供することにある。
動作を維持し、がっハードウェア量を削減してＬＳＩ化
の容易な時間スイッチ回路を提供することにある。
複数チャネルの？＃報を時分割多重したｌフレーム分の
入力情報を格納する入力データメモリ、該入力データメ
モリの各チャネルの情報を制御メモリの内容により入れ
替える交換回路および該交換回路の出力を順序読出しす
る読出し回路で構成される時間スイッチ回路において、
前記各チャネルの前記入力情報を出力チャネ′ルに交換
接続するためのアドレス情報を、並列読み出しのできる
複数のシフトレジスタに記憶する制御メモリ、該制御メ
モリの各アドレス情報を受信して各々ある一定のアドレ
スが入力されたとき（（のみ書込み信号を送出するデコ
ーダ回路および該書込与信骨が送出されたアドレスに対
して前記制御メモリのアドレス忙対応する入力情報をラ
ッチする出力データメモリで、上記交換回路を構成する
ことを特徴とする０ 〔発明の実施例〕 以下、本発明の実施例を図面により説明する。
入力情報を格納する入力データメモリ、該入力データメ
モリの各チャネルの情報を制御メモリの内容により入れ
替える交換回路および該交換回路の出力を順序読出しす
る読出し回路で構成される時間スイッチ回路において、
前記各チャネルの前記入力情報を出力チャネ′ルに交換
接続するためのアドレス情報を、並列読み出しのできる
複数のシフトレジスタに記憶する制御メモリ、該制御メ
モリの各アドレス情報を受信して各々ある一定のアドレ
スが入力されたとき（（のみ書込み信号を送出するデコ
ーダ回路および該書込与信骨が送出されたアドレスに対
して前記制御メモリのアドレス忙対応する入力情報をラ
ッチする出力データメモリで、上記交換回路を構成する
ことを特徴とする０ 〔発明の実施例〕 以下、本発明の実施例を図面により説明する。
第１図は、本発明の実施例を示す時間スイッチ回路の構
成図であり、第４図は第１図の回路の動作を示す図であ
る。
成図であり、第４図は第１図の回路の動作を示す図であ
る。
第１図において、ｌは人力ハイウェイ、２け入力用シフ
トレジスタ、３は制御メモリ、牛はデコーダ回路、凸は
ライトイネーブル回路、６は出力データメモリ、７は出
力用シフトレジスタ、８は出力ハイウェイである。
トレジスタ、３は制御メモリ、牛はデコーダ回路、凸は
ライトイネーブル回路、６は出力データメモリ、７は出
力用シフトレジスタ、８は出力ハイウェイである。
次に１本発明の実施例を第１図、第２図忙より説明する
。
。
まず、第１図に示す入力ハイウェイ１上のチャネル＋０
〜４＝３に多重化された各データＡ０〜Ａ３を入力用シ
フトレジスタ２ＫＭ次入力する。一方、並列出力可能な
シフトレジスタによって構成される制御メモリには、各
入力データＡ０〜Ａ３に対応して、これらを交換接続す
る出力側のチャネルアドレスが書込まれており、これら
のアドレスは、対応する入力データＡ、〜Ａ３が入力用
シフトレジスタ２上をシフトするのと並行して、制御メ
モリ３のシフトレジスタ上をシフト動作する。この制御
メモリ３の各々のアドレスを並列出力し、第１図に示す
ように、出力線をデコーダ回路４に入力する。このデコ
ーダ回路４は出力データメモリ６の各チャネルに対応し
て設けられており、各チャネルのアドレス忙等しいアド
レスデータが制御メモリ３から入力されたときに限り、
ライトイネーブル信号をライトイネーブルｉ！！ｌ 路
δに送出する。
〜４＝３に多重化された各データＡ０〜Ａ３を入力用シ
フトレジスタ２ＫＭ次入力する。一方、並列出力可能な
シフトレジスタによって構成される制御メモリには、各
入力データＡ０〜Ａ３に対応して、これらを交換接続す
る出力側のチャネルアドレスが書込まれており、これら
のアドレスは、対応する入力データＡ、〜Ａ３が入力用
シフトレジスタ２上をシフトするのと並行して、制御メ
モリ３のシフトレジスタ上をシフト動作する。この制御
メモリ３の各々のアドレスを並列出力し、第１図に示す
ように、出力線をデコーダ回路４に入力する。このデコ
ーダ回路４は出力データメモリ６の各チャネルに対応し
て設けられており、各チャネルのアドレス忙等しいアド
レスデータが制御メモリ３から入力されたときに限り、
ライトイネーブル信号をライトイネーブルｉ！！ｌ 路
δに送出する。
出力データメモリ６は、ライトイネーブル信号を受けた
チャネルについてのみ対応する入力データをラッチする
。例えば、入力用シフトレジスタ２のデータＡ０ を
出力データメモリ６のチャネル＋１にラッチするときに
おいては、第４図に示すように１ｉＪＩＩ捕メモリ３の
チャネルナろの内容を０１″とし、このアドレスかシフ
ト動作し、出力データメモリ６のチャーＦ−／Ｉ／＋Ｉ
Ｋ対応して設けられたデコーダ回路４に入力されるとき
、このデータ回路４Ｇまライトイネーブル信号ン送出し
、出力データメそす６リチヤ不ルナ１に八〇 がラッ
チされる。
チャネルについてのみ対応する入力データをラッチする
。例えば、入力用シフトレジスタ２のデータＡ０ を
出力データメモリ６のチャネル＋１にラッチするときに
おいては、第４図に示すように１ｉＪＩＩ捕メモリ３の
チャネルナろの内容を０１″とし、このアドレスかシフ
ト動作し、出力データメモリ６のチャーＦ−／Ｉ／＋Ｉ
Ｋ対応して設けられたデコーダ回路４に入力されるとき
、このデータ回路４Ｇまライトイネーブル信号ン送出し
、出力データメそす６リチヤ不ルナ１に八〇 がラッ
チされる。
以上のような動作を１フレ一ム分実行した後、第１因に
示すように出力データメモリ６の内容をｆ 出力
用シフトレジスタ７にラッチし、これを順次読み出して
出力ハイウェイ８に多重化する。
示すように出力データメモリ６の内容をｆ 出力
用シフトレジスタ７にラッチし、これを順次読み出して
出力ハイウェイ８に多重化する。
したがって、制御メモリ３内のアドレス比較をデコーダ
回路４で行うことにより、回路構成が簡単になる。
回路４で行うことにより、回路構成が簡単になる。
以上説明したように１本発明によれば、デコーダ回路を
用いたことＫより、従来の時間スイッチ回路に比べて、
ハードウェア量も削減され、またＬＳＩ化が容易になり
、高速動作の時間スイッチ回路が実現できる。
用いたことＫより、従来の時間スイッチ回路に比べて、
ハードウェア量も削減され、またＬＳＩ化が容易になり
、高速動作の時間スイッチ回路が実現できる。
第１図は本発明の実施例を示す時間スイッチ回路の構成
図、第２図は従来の時間スイッチ回路の構成図、第３図
は従来の時間スイッチ回路の動作を示す図、第４図は本
発明の実施例を示す時間スイッチ回路の動作を示す図で
ある。 ｌ：入力ハイウェイ、２：入力用シフトレジスタ、３二
制御メモリ、４：デコーダ＠路、５ニライトイネ一ブル
回路、６：出力データメモリ、７：出力用シフトレジス
タ、８：出力ハイウェイ、９：人力ハイウェイ、 °
１０ １：入力用シフトレジ
スタ、１１：制御メモリ、１２ニジ−ケンシャルアドレ
スメモリ、１３ニアドレス比較回路、１４＝出力データ
メモＩＪ、１５ニライトイネ一ブル回Ｍ、１６：出力用
シフトレジスタ、ｌ ７ ：出力ハイウェイ。 特Ｍ・出Ｖ・１人 日本電信電話公社 化 理 人 弁理士 磯 村 雅 俊第１
図 第４図 第 ２１！！／１ 手続補正書（自発）
図、第２図は従来の時間スイッチ回路の構成図、第３図
は従来の時間スイッチ回路の動作を示す図、第４図は本
発明の実施例を示す時間スイッチ回路の動作を示す図で
ある。 ｌ：入力ハイウェイ、２：入力用シフトレジスタ、３二
制御メモリ、４：デコーダ＠路、５ニライトイネ一ブル
回路、６：出力データメモリ、７：出力用シフトレジス
タ、８：出力ハイウェイ、９：人力ハイウェイ、 °
１０ １：入力用シフトレジ
スタ、１１：制御メモリ、１２ニジ−ケンシャルアドレ
スメモリ、１３ニアドレス比較回路、１４＝出力データ
メモＩＪ、１５ニライトイネ一ブル回Ｍ、１６：出力用
シフトレジスタ、ｌ ７ ：出力ハイウェイ。 特Ｍ・出Ｖ・１人 日本電信電話公社 化 理 人 弁理士 磯 村 雅 俊第１
図 第４図 第 ２１！！／１ 手続補正書（自発）
Claims (1)
- 複数チャネルの情報を時分割多重した１フレーム分の入
力情報を格納する入力データメモリ、該入力データメモ
リの各チャネルの情報を制御メモリの内容により入れ替
える交換回路および該交換回路の出力を順序読出しする
読出し回路で構成される時間スイッチ回路において、前
記各チャネルの入力情報を出力チャネルに交換接続する
ためのアドレス情報を、並列読み出しのできる複数のシ
フトレジスタに記憶する制御メモリ、該制御メモリの各
アドレス情報を受信して各々所定のアドレスが入力され
たときにのみ書込み信号を送出するデコーダ回路および
該書込み信号が送出されたアドレスに対して、前記制御
メモリのアドレスに対応する入力情報をラッチする出力
データメモリで上記交換回路を構成することを特徴とす
る時間スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12567984A JPS614393A (ja) | 1984-06-19 | 1984-06-19 | 時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12567984A JPS614393A (ja) | 1984-06-19 | 1984-06-19 | 時間スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614393A true JPS614393A (ja) | 1986-01-10 |
Family
ID=14915982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12567984A Pending JPS614393A (ja) | 1984-06-19 | 1984-06-19 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS614393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191500A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換スイツチ |
| US5373505A (en) * | 1992-07-14 | 1994-12-13 | Siemens Aktiengesellschaft | Switching network for digital switching systems composed of switching matrices connected parallel at the input side |
-
1984
- 1984-06-19 JP JP12567984A patent/JPS614393A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191500A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換スイツチ |
| US5373505A (en) * | 1992-07-14 | 1994-12-13 | Siemens Aktiengesellschaft | Switching network for digital switching systems composed of switching matrices connected parallel at the input side |
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