JPS60172900A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
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- JPS60172900A JPS60172900A JP1407984A JP1407984A JPS60172900A JP S60172900 A JPS60172900 A JP S60172900A JP 1407984 A JP1407984 A JP 1407984A JP 1407984 A JP1407984 A JP 1407984A JP S60172900 A JPS60172900 A JP S60172900A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は時分割ディジタル交換における時間スイッチ回
路に関するものである。
路に関するものである。
技術の背景
従来の時間スイッチ回路の構成を第１図に示す。
第１図において、１は入力ハイウェイ、２はシーケンシ
ャルカウンタ、３はランダムアクセスメモリ、４はアド
レス制御メモリ、５は出力ハイウェイである。本時間ス
イッチ回路の動作を第１図を用いて説明する。入力ハイ
ウェイ１上の各情報を、シーケンシャルカウンタ２によ
ってアドレス指定してランダムアクセスメモリ３に書込
む。同時Ｃニランダムアクセスメモリ３の情報を、アド
レス制御１メモリ４によってアドレス指定し、出力ハイ
ウェイ５に読出す。このようＣ二情報の書込みと続出し
の順序を変えることにより交換を行う。本時間スイッチ
はスイッチの動作速度がメモリアクセスタイムによって
制限されるという欠点がある。
ャルカウンタ、３はランダムアクセスメモリ、４はアド
レス制御メモリ、５は出力ハイウェイである。本時間ス
イッチ回路の動作を第１図を用いて説明する。入力ハイ
ウェイ１上の各情報を、シーケンシャルカウンタ２によ
ってアドレス指定してランダムアクセスメモリ３に書込
む。同時Ｃニランダムアクセスメモリ３の情報を、アド
レス制御１メモリ４によってアドレス指定し、出力ハイ
ウェイ５に読出す。このようＣ二情報の書込みと続出し
の順序を変えることにより交換を行う。本時間スイッチ
はスイッチの動作速度がメモリアクセスタイムによって
制限されるという欠点がある。
これを解決した回路として第２図に示す形式がある◎（
例えば昭和５８年度電子通信学会総会全国大会講演論文
集、７−１７５頁、１７９２．二階堂他、大容量高速時
間スイッチ回路の検討）第２図において、１は入力ハイ
ウェイ、２１は入力シフトレジスタ、５１はパイプライ
ンマルチプレクサ、４１はパイプラインマルチプレクサ
モジュール、５１は制御メモリ、５は出力ハイウェイで
ある。パイプラインマルチプレクサ５１は、２人力のマ
ルチプレクサの入出力端にラッチを付加したパイプライ
ンマルチプレクサモジュール４１を多段かつトリー状に
接続して構成される。パイプラインマルチプレクサモジ
ュール４１（以後ＰＭＭと記す）の構成を第３図に示す
。第３図（二おいてφ１．φ２はそれぞれクロック１
、クロック２であり、マルチプレクサには、α１＝１の
ときラッテＩの内容が入り、α１＝０のときラッチＩの
内容が入る。また、本回路の動作図を第４図に示す。
例えば昭和５８年度電子通信学会総会全国大会講演論文
集、７−１７５頁、１７９２．二階堂他、大容量高速時
間スイッチ回路の検討）第２図において、１は入力ハイ
ウェイ、２１は入力シフトレジスタ、５１はパイプライ
ンマルチプレクサ、４１はパイプラインマルチプレクサ
モジュール、５１は制御メモリ、５は出力ハイウェイで
ある。パイプラインマルチプレクサ５１は、２人力のマ
ルチプレクサの入出力端にラッチを付加したパイプライ
ンマルチプレクサモジュール４１を多段かつトリー状に
接続して構成される。パイプラインマルチプレクサモジ
ュール４１（以後ＰＭＭと記す）の構成を第３図に示す
。第３図（二おいてφ１．φ２はそれぞれクロック１
、クロック２であり、マルチプレクサには、α１＝１の
ときラッテＩの内容が入り、α１＝０のときラッチＩの
内容が入る。また、本回路の動作図を第４図に示す。
本時間スイッチの動作を第２図、第４図を用いて説明す
る。第２図において現フレームの情報ＡＯ〜Ａ７は入力
シフトレジスタ２１に順次入力された後、各フレームの
最後に設けたフレームパルスを区切りとして第１段目の
ＰＭＭａ１’、本例ではＰＭＭＯの入力端ラッチに取り
込まれ、次のフレーム、（ルスがくるまで保持される。
る。第２図において現フレームの情報ＡＯ〜Ａ７は入力
シフトレジスタ２１に順次入力された後、各フレームの
最後に設けたフレームパルスを区切りとして第１段目の
ＰＭＭａ１’、本例ではＰＭＭＯの入力端ラッチに取り
込まれ、次のフレーム、（ルスがくるまで保持される。
パイプラインマルチプレクサ５１は、制御メモリから供
給される接続情報に従って各段のＰＭＭ４１に保持され
た情報のうちの半分をクロック信号を用いて次段のＰＭ
Ｍ４１の入力端ラッチ（二人力し、クロック周期ごとに
最終段において一つの情報が出力される。各段における
この情報選択動作は、各々異なる出力チャネルに対して
行われており、パイプライン的区二情報が転送されてい
る。この時、制御メモリ５１の接続情報の各ビットαＱ
、ａ１．ａ２は、データの転送に゛合わせて順次遅延し
てＰＭＭＯ，ＰＭＭｌ、ＰＭＭ２１＝与えられる。従っ
て、例えば最初に供給される接続情報（α０．α１．α
２）＝（１，０，１）により選択されたデータＡ５は３
クロツク目に出力され乙。
給される接続情報に従って各段のＰＭＭ４１に保持され
た情報のうちの半分をクロック信号を用いて次段のＰＭ
Ｍ４１の入力端ラッチ（二人力し、クロック周期ごとに
最終段において一つの情報が出力される。各段における
この情報選択動作は、各々異なる出力チャネルに対して
行われており、パイプライン的区二情報が転送されてい
る。この時、制御メモリ５１の接続情報の各ビットαＱ
、ａ１．ａ２は、データの転送に゛合わせて順次遅延し
てＰＭＭＯ，ＰＭＭｌ、ＰＭＭ２１＝与えられる。従っ
て、例えば最初に供給される接続情報（α０．α１．α
２）＝（１，０，１）により選択されたデータＡ５は３
クロツク目に出力され乙。
（例えば前掲論文集）
従来技術と問題点
第２図に示した従来の回路では、はぼレフトレジスタの
動作速度に等しい高速動作が期待できる。
動作速度に等しい高速動作が期待できる。
本形式の回路を実現する場合、低消費電力化を図るため
０ＭＯ８を用いる方法が考えられるが、本形式ではクロ
ック周期ごとに新しいデータが全ＰＭＭに転送されるた
め、０ＭＯ８を用いても、全ＰＭＭにおけるデータの反
転に伴なう消費電力が多重度の２乗に比例し、高多重化
に伴って消費電力が急激に増加するという欠点があった
。
０ＭＯ８を用いる方法が考えられるが、本形式ではクロ
ック周期ごとに新しいデータが全ＰＭＭに転送されるた
め、０ＭＯ８を用いても、全ＰＭＭにおけるデータの反
転に伴なう消費電力が多重度の２乗に比例し、高多重化
に伴って消費電力が急激に増加するという欠点があった
。
発明の目的
本発明は１人力、ル出力のデマルチプレクサの入出力端
にラッチを付加した情報選択用単位回路を多段かつトリ
ー状に接続して構成し、力゛１つ情報出力回路をル入力
、１出力のオア回路の入出力端にラッチを付加した情報
出力用単位回路を多段かつトリー状に接続して構成する
ことを特徴とし、その目的は高速動作を維持したまま低
消費電力化を実現する時間スイッチ回路を提供すること
にある。以下図（二より詳細に説明する。
にラッチを付加した情報選択用単位回路を多段かつトリ
ー状に接続して構成し、力゛１つ情報出力回路をル入力
、１出力のオア回路の入出力端にラッチを付加した情報
出力用単位回路を多段かつトリー状に接続して構成する
ことを特徴とし、その目的は高速動作を維持したまま低
消費電力化を実現する時間スイッチ回路を提供すること
にある。以下図（二より詳細に説明する。
発明の実施例
第５図は本発明の一実施例の構成例であって、１は入力
ハイウェイ、２１は入力シフトレジスタ、５２は情報記
′憶回路、４２は情報選択回路、５２−１．５２−２．
５２−３はそれぞれ１段目、２段目、５段目の情報選択
用単位回路（以下５２と略記する。）、５１は′制御メ
モリ、７はアンド、ｙ−ト；ｓは情報−−出力回路、９
−１．９−２．９−５はそれぞれ１段目。
ハイウェイ、２１は入力シフトレジスタ、５２は情報記
′憶回路、４２は情報選択回路、５２−１．５２−２．
５２−３はそれぞれ１段目、２段目、５段目の情報選択
用単位回路（以下５２と略記する。）、５１は′制御メ
モリ、７はアンド、ｙ−ト；ｓは情報−−出力回路、９
−１．９−２．９−５はそれぞれ１段目。
２段目、３段目の情報出力用単位回路（以下９と略記す
る。）、５は出力ハイウェイである。情報選択回路４２
は１人力、２出力のデマルチプレクサの入出力端にラッ
チを付加した情報選択用単位回路５２を多段かつトリー
状に接続して構成される。
る。）、５は出力ハイウェイである。情報選択回路４２
は１人力、２出力のデマルチプレクサの入出力端にラッ
チを付加した情報選択用単位回路５２を多段かつトリー
状に接続して構成される。
情報選択用単位回路５２の詳細図を第６図に示す。
φ１．φ２はそれぞれクロック１．３で、α＝１のとき
データ１はラッチＩに入り、α＝０のときデータ１はラ
ッチＩに入る。また、情報出力回路８は２人力、１出力
のオア回路の入出゛力端にラッチを付加した情報出力用
単位回路９を多段かつトリー状に接続して構成される。
データ１はラッチＩに入り、α＝０のときデータ１はラ
ッチＩに入る。また、情報出力回路８は２人力、１出力
のオア回路の入出゛力端にラッチを付加した情報出力用
単位回路９を多段かつトリー状に接続して構成される。
本発明における情報出力用単位回路９の詳細図を第７図
（二示す。φ１．φ２はそれぞれクロック１，２である
。また本発明の第５図の回路の動作図を第８図に示す。
（二示す。φ１．φ２はそれぞれクロック１，２である
。また本発明の第５図の回路の動作図を第８図に示す。
本スイッチ回路の動作を第５図、第８図を用いて説明す
る。第５図にＳいて、現フレームの情報ＡＯ〜Ａ７は入
力シフトレジスタ２１に順次入力された後、各フレーム
の最後に設けられたフレームパルスを区切りとして情報
記憶回路６２に取込まれ、次のフレームパルスがくるま
で保持される。
る。第５図にＳいて、現フレームの情報ＡＯ〜Ａ７は入
力シフトレジスタ２１に順次入力された後、各フレーム
の最後に設けられたフレームパルスを区切りとして情報
記憶回路６２に取込まれ、次のフレームパルスがくるま
で保持される。
第１段目の情報選択用単位回路５２−１の入力端には、
常時高レベルの゛峨圧すなわもデータ“１″を情報選択
信号として入力し、制御メモリ５１の情報（二従ってこ
の情報選択信号を情報選択用単位回路５２の一方の出力
端（二出力し、さらにクロック信号を用いて、本実施例
の回路では次段の情報選択用単位回路５２−２の入力端
ラッチに順次転送し、最終段の情報選択用単位回路５２
−６の出力端に出力する。
常時高レベルの゛峨圧すなわもデータ“１″を情報選択
信号として入力し、制御メモリ５１の情報（二従ってこ
の情報選択信号を情報選択用単位回路５２の一方の出力
端（二出力し、さらにクロック信号を用いて、本実施例
の回路では次段の情報選択用単位回路５２−２の入力端
ラッチに順次転送し、最終段の情報選択用単位回路５２
−６の出力端に出力する。
以上の情報選択信号の転送動作は、各段において制御メ
モリ５１の異なるアドレス情報について行われており、
パイプライン的：；情報選択信号が転送されている。゛
例えば、第８図に示すように最初に供給される接続情報
（α０．α１．α２Ｊ＝（１９０１１）により６クロツ
ク目（ニテヤネル＃５のＣＮ３ に情報選択情報が出力
される。この情報選択信号およびラッチ回路のチャネル
＃５のデータＡ５を第５図に示すようにアンドゲート７
に入力することによりデータＡ５′４ｒ：第１段目の情
報出力用単位回路９−１の入力端ラッテ（二人力する。
モリ５１の異なるアドレス情報について行われており、
パイプライン的：；情報選択信号が転送されている。゛
例えば、第８図に示すように最初に供給される接続情報
（α０．α１．α２Ｊ＝（１９０１１）により６クロツ
ク目（ニテヤネル＃５のＣＮ３ に情報選択情報が出力
される。この情報選択信号およびラッチ回路のチャネル
＃５のデータＡ５を第５図に示すようにアンドゲート７
に入力することによりデータＡ５′４ｒ：第１段目の情
報出力用単位回路９−１の入力端ラッテ（二人力する。
情報出力用単位回路９は第７図のように２人力のオアな
取る機能（二なっており、このデータＡ５’ａ’クロッ
ク信号を用いて順次、次段の情報出力用単位回路９−２
の入力端ラツｙ−（二転送し、最終段の情報出力用単位
回路９−６の出力端から出力ハイウェイ５に出力する。
取る機能（二なっており、このデータＡ５’ａ’クロッ
ク信号を用いて順次、次段の情報出力用単位回路９−２
の入力端ラツｙ−（二転送し、最終段の情報出力用単位
回路９−６の出力端から出力ハイウェイ５に出力する。
以上の出力情報の転送動作は、各段：：オいて異なる出
力情報に対して同時に行われておりパイプライン的に出
力情報が転送される。
力情報に対して同時に行われておりパイプライン的に出
力情報が転送される。
本発明の回路構成をとると、情報選択用単位回路５２と
情報出力用単位回路９の入出力端ラッチ：二保持される
データの変化を各クロック周期ごと：二各段で高々二つ
に保つことができる。
情報出力用単位回路９の入出力端ラッチ：二保持される
データの変化を各クロック周期ごと：二各段で高々二つ
に保つことができる。
なお本実施例においては、１人力、２出力のデマルチプ
レクサを用いて情報選択用単位回路５２を構成し、２人
力、１出力のＯＲ回路を用いて情報出力用単位回路９を
構成する方法を示したが、各々、１人力、露出力のデマ
ルチプレクチとル入力。
レクサを用いて情報選択用単位回路５２を構成し、２人
力、１出力のＯＲ回路を用いて情報出力用単位回路９を
構成する方法を示したが、各々、１人力、露出力のデマ
ルチプレクチとル入力。
１出力のＯＲ回路を用い今こともできることは明らかで
ある。また、情報選択用単位回路５２と情報出力用単位
回路９の入出力端にラッチを付加する構成２示したが、
タロツクの供給方法によって一つの出力端ラッテと次段
の一つの入力端ラッチを共用しハード量を少なくするこ
とも本発明の−態様である。
ある。また、情報選択用単位回路５２と情報出力用単位
回路９の入出力端にラッチを付加する構成２示したが、
タロツクの供給方法によって一つの出力端ラッテと次段
の一つの入力端ラッチを共用しハード量を少なくするこ
とも本発明の−態様である。
発明の詳細
な説明したように、本発明により情報選択用単位回路と
情報出力用単位回路の入出力端ラッチのデータの反転音
クロック周期とと；二各段で高々二つに保つことができ
る。こ・のため本発明は、パイプラインマルチプレクサ
モジュール゛ＰＭＭにデ−夕の反転が起りうる従来技術
に比べて０ＭＯ８素子を用いて低消費電力化を実現でき
、その効果が大きい。
情報出力用単位回路の入出力端ラッチのデータの反転音
クロック周期とと；二各段で高々二つに保つことができ
る。こ・のため本発明は、パイプラインマルチプレクサ
モジュール゛ＰＭＭにデ−夕の反転が起りうる従来技術
に比べて０ＭＯ８素子を用いて低消費電力化を実現でき
、その効果が大きい。
第１図は従来のランダムアクセスメモリを用いたスイッ
チ回路の構成図で、第２図はシフトレジスタを用いたス
イッチ回路の構成図、第６図は第２図のパイプラインマ
ルチプレクサモジュールの詳細図、第４図は第２図の回
路の動作図、第５図は本発明のスイッチ回路の構成図、
第６図は第５図の情報選択回路の詳細図、第７図は第５
図の情報出力回路の詳細図、第８図は本発明のスイッチ
回路の動作図である。 １・・・入力ハイクエイ、２・・・シーケンンヤルカウ
ンタ、６・・・ランダムアクセスメモリ、４・・・アド
レス制御メモリ、５・・・出力へイクエイ、２１・・・
入力シフトレジスタ、６１・・・パイプラインマルチプ
レクサ、４１・・・パイプラインマルチブレクチモジュ
ール、６２・・・情報記憶回路、４２・・・情報選択回
路、５１・・・制御ｌモリ、５２ 、５２−１ 、５２
−２ 、５２−３・・・情報選択用単位回路、７・・・
アンドゲート、８・・・情報出力回路、９ 、９−１
、９−２ 、９−５・・・情報出力用単位回路特許出願
人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外２名）第４図 第６図 第７図 φ１
チ回路の構成図で、第２図はシフトレジスタを用いたス
イッチ回路の構成図、第６図は第２図のパイプラインマ
ルチプレクサモジュールの詳細図、第４図は第２図の回
路の動作図、第５図は本発明のスイッチ回路の構成図、
第６図は第５図の情報選択回路の詳細図、第７図は第５
図の情報出力回路の詳細図、第８図は本発明のスイッチ
回路の動作図である。 １・・・入力ハイクエイ、２・・・シーケンンヤルカウ
ンタ、６・・・ランダムアクセスメモリ、４・・・アド
レス制御メモリ、５・・・出力へイクエイ、２１・・・
入力シフトレジスタ、６１・・・パイプラインマルチプ
レクサ、４１・・・パイプラインマルチブレクチモジュ
ール、６２・・・情報記憶回路、４２・・・情報選択回
路、５１・・・制御ｌモリ、５２ 、５２−１ 、５２
−２ 、５２−３・・・情報選択用単位回路、７・・・
アンドゲート、８・・・情報出力回路、９ 、９−１
、９−２ 、９−５・・・情報出力用単位回路特許出願
人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外２名）第４図 第６図 第７図 φ１
Claims (1)
- 【特許請求の範囲】 時分割ディジタル交換の時間スイッチ回路において、複
数チャネルの情報を時分割多重した１フレ一ム分の入力
情報を順次書込む入力シフトレジスタと、該入力シフト
レジスタに書込まれた情報を記憶する情報記憶回路と、
該情報記憶回路から任意の一つの情報を読出すためのア
ドレス情報を記憶する制御メモリと、該制御メモリの情
報に基づいて読出す情報な選択する情報選択回路と、該
情報選択回路により選択された情報な出力する情報出力
回路とを備え、 前記情報選択回路は、１人力、語出力のデマルチプレク
サの入力端（ニラツｆ−を付加した情報選択用単位回路
を多投かつ計り−状に接続し、該各段において、異なる
情報選択信号について、同時に該情報選択用単位回路の
入力端ラッチに入力した情報選択信号を前記制御メモリ
に記憶されたアドレス情報を基にクロック信号を用いて
次段の一つの該情報選択用単位回路に順次転送し、クロ
ックサイクル毎に最終段の該情報選択用単位回路の一つ
の出力端に該情報選択信号を出力し、該情報選択信号を
用いて該出力端に対応する前記情報記憶回路のチャネル
から出力情報を読出すことにより、最終段の該情報選択
用単位回路の各出力端と該情報記憶回路の各チャネルと
を１対１に対応してなり、 前記情報出力回路は、ル入力、１出力のオア回路の入出
力端にラッチを付加した情報出力用単位回路を多段かつ
トリー状に接続し、 該各段において、異なる前記情報記憶回路のチャネルか
ら読出した出力情報について、同時に、該出力情報のチ
ャネルに対応する該情報出力用単位回路の一つの入力端
に該出力情報を入力し、クロック信号を用いて該出力情
報を次段の該情報出力用単位回路に順次転送し、クロッ
クサイクル毎に最終段の該情報出力用単位回路の出力端
に該出力情報を出力することにより、前記情報選択用単
位回路の第１段目の各入力端と前記情報記憶回路の各チ
ャネルとを１対１に対応してなることを特徴とする時間
スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1407984A JPH0681340B2 (ja) | 1984-01-28 | 1984-01-28 | 時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1407984A JPH0681340B2 (ja) | 1984-01-28 | 1984-01-28 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60172900A true JPS60172900A (ja) | 1985-09-06 |
| JPH0681340B2 JPH0681340B2 (ja) | 1994-10-12 |
Family
ID=11851097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1407984A Expired - Lifetime JPH0681340B2 (ja) | 1984-01-28 | 1984-01-28 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681340B2 (ja) |
-
1984
- 1984-01-28 JP JP1407984A patent/JPH0681340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681340B2 (ja) | 1994-10-12 |
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