JP2004534443A - 一段スイッチの構造 - Google Patents

Abstract

一段グルーミング（grooming）・スイッチが、時間および空間領域の両方で、ＳＯＮＥＴ ＳＴＳ−４８のような多重化トラフィックのストリームを切り換える目的で提供される。詳細には、このスイッチは、低減したレイアウト・サイズで、任意の入力タイムスロットと任意の出力タイムスロットの間を切り換える分散多重分離化構造を実現する。さらに、分散多重分離化構造により、出力順列の再構成に関する待ち時間がナノ秒オーダーに短くなる。
【選択図】図６

Description

【技術分野】
【０００１】
本発明は、時間領域および空間領域の両方において、多重化トラフィックのストリームを切り換えるスイッチに関する。
【背景技術】
【０００２】
遠距離通信チャネルは、複数のソースから多重化されたトラフィックを搬送することが多い。例えば、2.488Ｇｂ／ｓのＳＯＮＥＴ ＳＴＳ−４８チャネルは、バイト単位で時間多重化された４８の51.84Ｍｂ／ｓのＳＯＮＥＴ ＳＴＳ−１チャネルを搬送する。すなわち、チャネルはバイト1.1，2.1，3.1，…，48.1，1.2，2.2，3.2，…，48.2，1.3，2.3，…を搬送する。ここでｎ．ｍはサブチャネルｎのバイトｍを示す。ＳＯＮＥＴフォーマットの詳細は、Ming-Chwan Chow, Understanding SONET/SDH: Standards & Application, Andan Pub, ISBN 096544823, 1995（非特許文献１）およびＡＮＳＩ規格Ｔ１．１０５−１９９５（非特許文献２）に記載されている。
【０００３】
ＳＴＳ−１ ＳＯＮＥＴフレームは、９行×９０列に配置される８１０バイトの反復構造体である。このフレーム構造体は行を主体とした順序で伝送される。すなわち、行０の９０バイトすべてが伝送され、その後に行１の９０バイトすべてが伝送される。以下同様の順で伝送される。高い多重化率では、ＳＴＳ−１フレームの各バイトは、多重化された複数のソースそれぞれからの複数のバイトで置き換えられる。例えば、ＳＴＳ−４８では、４８のＳＴＳ−１サブフレームそれぞれからの４８バイトが各列区間中に伝送される。この場合、伝送の順番は、１つの列の４８サブフレームの全バイトを伝送後に次の列に移動し、１行の全列を伝送後に次の行に移動する。
【０００４】
ディジタル・クロス・コネクトはネットワーク要素であり、この要素は、複数の多重化データ・チャネル（例えば、７２のＳＴＳ−４８チャネル）を受け取り、複数の多重化出力チャネル（各出力チャネルは全入力ポートの全体からの任意のサブチャネルセットを搬送する）を生成する。例えば、ＳＴＳ−４８出力チャネルの１つは、最初に入力されていた順序とは異なる順序で種々の入力チャネルからのＳＴＳ−１チャネルを含むことができる。
【０００５】
図１はディジタル・クロス・コネクト動作の例を示す。図１は、２つの入力ポートと２つの出力ポートとを有するクロス・コネクト３０を示す。これらポートのそれぞれは４つのタイムスロットを含む。入力ポート１（上側の入力ポート）は４つのスロットでサブチャネルＡ，Ｂ，Ｃ，Ｄを搬送し、入力ポート２（下側の入力ポート）は４つのタイムスロットでサブチャネルＥ，Ｆ，Ｇ，Ｈを搬送する。各出力ポートの各タイムスロットは、任意の入力ポートの任意のタイムスロットを選択できる。例えば、出力ポート１（上側）は2.4，1.4，2.2，1.1からサブチャネルＨ，Ｄ，Ｆ，Ａを搬送できる（ここで、ｘ．ｙは入力ポートｘ、タイムスロットｙを示す）。入力タイムスロットは、空間および時間の両方を切り換える必要がある。例えば、出力ポート１の第１タイムスロットは、時間的にはスロット４からスロット１に、空間的にはポート２からポート１に切り換える必要がある。また、タイムスロットによっては、複写（マルチキャスト）されることもあり、また別のタイムスロットは削除されることもある。例えば、サブチャネルＡは出力タイムスロット1.4および2.2内に現れ、サブチャネルＧは削除されて、出力タイムスロットには現れない。
【０００６】
ディジタル・クロス・コネクトは、各入力ポートを多重分離し、空間スイッチにより全入力ポートのすべてのタイムスロットを切り換え、その後、各出力ポートを多重化することにより、直接的に実現できる。図２はこの技術を示している。入力ポート１の４つのタイムスロットはデマルチプレクサ（Ｄｅｍｕｘ）３２で多重分離され、それぞれが別個のラインで搬送されるようにする。次に、これら多重分離されたラインのすべては、空間スイッチ３４によって適切な出力タイムスロットに切り換えられる。最後に、マルチプレクサ（Ｍｕｘ）３６のセットが各出力チャネルのタイムスロットを各出力ポート上に多重化する。この技術は、例えば、米国特許第3,735,049号（特許文献１）および第4,967,405号（特許文献２）に記載されたシステムにおいて使用されている。
【０００７】
図２に示されるディジタル・クロス・コネクトの空間スイッチ構造の利点は、概念的に単純であり、任意のユニキャストおよびマルチキャスト・トラフィックを厳しくブロックしないことである。しかし、その結果、大規模なクロス・コネクトに対して経済的に使用するには必要以上に大型の空間スイッチを必要とする。例えば、Ｒ＝７２のポートとＴ＝４８のタイムスロットを有するディジタル・クロス・コネクトは、Ｒ^２Ｔ^２＝11,943,936のクロス・ポイントを有するＲＴ×ＲＴ（3456×3456）空間スイッチを必要とする。さらに、この大型スイッチは、極めて低速度で作動する。Ｔバイトを受け取った後に、入力タイムスロットの新しい一群を切り換えることのみを必要とする。したがって、前記大型スイッチは１／Ｔのバイト速度で作動する。
【０００８】
さらに経済的なディジタル・クロス・コネクトは、図３に示す３段の時間−空間−時間（Ｔ−Ｓ−Ｔ）スイッチ構造を使用して実現される。ここで、各入力ポートは、タイムスロット・インターチェンジャ（ＴＳＩ）３８への入力である。ＴＳＩは、タイムスロットの位置を入れ替えることによって、多重化された入力ストリームを時間的に切り換える。タイムスロットｉをタイムスロットｊに切り換えるには、例えば、スロットｉをＴ＋ｊ−ｉバイト時間だけ遅延させる。入力ＴＳＩから出る多重化ストリームは、次に、Ｒ×Ｒ空間スイッチ４０によって切り換えられ、各タイムスロットで再構成される。この空間スイッチの出力は、出力ＴＳＩ４２のセットにより再度時間的に切り換えられる。このＴ−Ｓ−Ｔ構造は、例えば、米国特許第3,736,381号（特許文献３）および第3,927,267号（特許文献４）に記載されたシステムで採用されている。
【０００９】
図４は、図２の構成におけるＴ−Ｓ−Ｔディジタル・クロス・コネクトの動作例を示す。ここで、入力ポート１に対するＴＳＩは入力タイムスロットの位置を変更しない。しかし、ポート２に対する入力ＴＳＩはこのタイムスロットを、入力Ｅ，Ｆ，Ｇ，Ｈから−，Ｆ，Ｈ，Ｅに順列る。ここで、Ｇはいずれの出力ポートでも使用されないため、削除される。空間スイッチは、２つの入力ＴＳＩの出力を取り込み、タイムスロットを変更せずにこれらを切り換えて、ストリームＡ，Ｆ，Ｈ，ＤとＡ，Ｂ，Ｃ，Ｅを生成する。なお、両出力には、タイムスロットＡのマルチキャストを含む。最後に、出力ＴＳＩはこれらストリームを順列て、出力ストリームＨ，Ｄ，Ｆ，ＡとＥ，Ａ，B，Ｃを提供する。
【００１０】
３段Ｔ−Ｓ−Ｔディジタル・クロス・コネクトは、Ｒ Ｔ×Ｔ入力段、Ｔ Ｒ×Ｒ中間段、およびＲ Ｔ×Ｔ出力段を有する３段Ｃｌｏｓネットワークと論理的に等価である。入力タイムスロットの構成をこのようなスイッチで出力タイムスロットにルーティングするには、中間段タイムスロットを各接続に割り当てる必要がある。このルーティングについては、Clos, Charles,「ブロックされない切換えネットワークの検討（“Study of Non-Blocking Switching Networks）」, Bell System Technical Journal, Mar.1953, pp.406-424（非特許文献３）,およびV.E. Benes, 「再構成可能な３段接続ネットワークにおいて（On Rearrangeable Three-Stage Connecting Networks）」, The Bell System Technical Journal, vol. XLI, No.5, Sep.1962, pp.1481-1492（非特許文献４）で詳細に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
グルーミング・スイッチを有するディジタル・クロス・コネクトは、一般に、いくつかの欠点を有する。第１は、図２に示すように、完全に多重分離されるグルーミング・スイッチのサイズは、一般に、タイムスロット数×ポート数の自乗で増加する。例えば、単純なＤＥＭＵＸ／ＭＵＸ構造では、多重化された入力トラフィックはその成分タイムスロットに多重分離される。ＳＴＳ−４８トラフィックに対しては、４８のタイムスロットに対応する４８の個別のバイト幅バスをスイッチに入力する必要がある。したがって、ポート総数が７２ポートの場合、３４５６のバイト幅バスをスイッチの入力に接続する必要がある。これにより、サイズ要件によっては、物理的に実現不可能ないくつかのスイッチ構造が発生する。
【００１２】
図３および４に示すような多段スイッチ構造では、レイアウト・サイズの問題は大幅に低減する。しかし、ｍ秒オーダーの長い待ち時間が、入力−出力接続の再構成に関連して生じる。入力−出力接続は、入力タイムスロットと出力タイムスロットとの間の繋がりであり、空間および時間において、スイッチを通るデータ・パスを画定する。このような入力−出力接続は入力―出力の順列およびマルチキャスト接続を含む。このような待ち時間の発生源は一般に、多段クロス・コネクトによりこれら接続を再構成するのに使用される複雑なスケジューリング計算に起因する。この計算は一般に、特定の入力タイムスロットからの要求を特定の出力タイムスロットにルーティングするために、中間段タイムスロットを選択することを含む。
【課題を解決するための手段】
【００１３】
本発明の実施形態は、時間領域および空間領域の両方において、多重化トラフィックのストリームを切り換えるスイッチを提供する。このような実施形態は、任意の入力タイムスロットを任意の出力タイムスロットに切り換える、減少したレイアウト・サイズの分散多重分離構造を実現する。さらに、これらの実施形態はまた、入力−出力接続の再構成に関して、ナノセカンドのオーダーの短い待ち時間を実現する。
【００１４】
本発明の実施形態は、外部入力リンクからデータを受け入れる複数の入力と、外部出力リンクにデータを転送する複数の出力とを有する。分散多重分離スイッチ構造が、各入力にそれぞれ接続された中間ストレージ・ユニットを有して実現される。各中間ストレージ・ユニットは、入力からの入力データを格納し、入力と出力サブセットとの間のインタフェースを提供する。出力サブセットは、複数出力を含むことができる。プログラマブル選択ストレージにより、中間ストレージ・ユニットから選択されたデータを出力に転送できる。
【００１５】
各中間ストレージ・ユニットはＰ個の読み出しポートを有することができ、Ｒ／Ｐ個の中間ストレージ・ユニットが各入力に接続される。一実施形態によれば、Ｐは８ポートである。
【００１６】
各中間ストレージ・ユニットは２Ｎ個の格納場所を有することができる。ただし、Ｎは、多重化サイクルにおける多重間隔の数である。一実施形態によれば、Ｎは４８個の多重間隔に等しい。各中間ストレージ・ユニットに対し、２Ｎ個の格納場所の第１部分はＮＳＴＳ−１フレームからの現在の列を格納し、一方で、２Ｎ個の格納場所の第２部分はＮ ＳＴＳ−１フレームからの前の列を格納する。第２部分はＮ ＳＴＳ−１タイムスロットとしてアドレス指定できる。
【００１７】
別の実施形態によれば、各中間ストレージ・ユニットはＮ個の格納場所を含むことができる。ただし、Ｎは多重化サイクルにおける多重間隔の数である。一実施形態によれば、Ｎは４８個の多重間隔に等しい。このような中間ストレージ・ユニットの読出しおよび書込みは同一場所をアクセスするため、各出力に遅延メモリが接続される。出力が選択された中間ストレージ・ユニットから現在のデータを読み出す場合、出力は遅延メモリから読み出す。出力が選択された中間ストレージ・ユニットから前のデータを読み出す場合、出力は選択された中間ストレージ・ユニットから読み出す。
【００１８】
プログラマブル選択ストレージは、中間ストレージ・ユニットからデータを選択するアドレス信号と、種々の入力に接続された中間ストレージ・ユニットの１つからの出力を有効にするイネーブル信号とを提供する。一実施形態によれば、選択ストレージは複数の選択ストレージ・ユニットを有し、各ユニットがそれぞれ出力に接続されている。
【００１９】
本発明の別の実施形態は、「複数ポンピング」によってスイッチ・レイアウト・サイズの一層の低減を実現する。複数ポンピングでは、中間ストレージ・ユニットの各読出しポートは、逐次有効になる複数出力に接続される。一実施形態によれば、２つ以上の出力が、中間ストレージ・ユニットのＰ個の読出しポートそれぞれに接続される。中間ストレージ・ユニットは、単一のクロック・サイクル内に２つ以上の出力から読み出され、入力当たりの中間ストレージ・ユニットの数を低減する。
【００２０】
中間ストレージ・ユニットは、多重分離レジスタ・ファイル（ＤＲＦ：demultiplexing register file）であってもよい。一実施形態によれば、多重分離レジスタ・ファイルは、入力タイムスロットからのデータを格納する少なくともＮ個の格納場所を有するセル・アレイと、このセル・アレイ内の１つの格納場所に入力タイムスロットの１つからのデータを書込み可能にする、セル・アレイに接続された書込み選択部とを備える。ＤＲＦはさらに、セル・アレイに接続された複数の読出デコーダを有することができ、各読出デコーダはそれぞれ選択ストレージ・ユニットに接続されている。各読出デコーダは選択ストレージ・ユニットからアドレス信号を受け取り、このアドレス信号を用いてセル・アレイ内の格納場所からデータを選択し、出力に読み出す。ＤＲＦはさらに、選択ストレージ・ユニットからイネーブル信号（有効信号）を受け取り、このイネーブル信号を入力ポート識別子と比較する比較器を備えることができる。イネーブル信号が入力ポート識別子と一致すると、比較器はセル・アレイから選択されたデータを出力に対して有効にする。
【００２１】
ＤＲＦのセル・アレイの実施形態は、読出し回路と、少なくとも１つのストレージ・セルと、少なくとも１つの書込み回路とを有する。書込み回路は入力からストレージ・セル内にデータを転送し、読出し回路はストレージ・セル内の値を出力に送り出す。セル・アレイは２つ以上のストレージ・セルを有し、読出し回路がこれら２つ以上のストレージ・セルで共有されることができる。読出し回路はマルチプレクサにより駆動され、このマルチプレクサが、出力に読み出される値を有する２つ以上のストレージ・セルから１つのストレージ・セルを選択する。
【００２２】
セル・アレイの実施形態はさらに、書込み選択回路と２つ以上の書込み回路とを有する。書込み選択回路は、２つ以上の書込み回路を引き続いて書込み可能にする。別の実施形態によれば、２つ以上のストレージ・セルがマスタ・ストレージ・セルとスレーブ・ストレージ・セルとを有することができる。少なくとも１つの書込み回路がマスタ・ストレージ・セルにデータを書き込む。次に、マスタ・ストレージ・セルがスレーブ・ストレージ・セルにデータを転送する。最後に、データは、読出し回路により、スレーブ・ストレージ・セルから出力に読み出される。
【００２３】
本発明の別の実施形態によれば、スイッチの構成を変更して、フレーム・データを破損することなく入力−出力接続を動的に変更することができる。この実施形態は、ヒットレス（hitless）構成切換と呼ばれる。構成切換は、各出力に対して画定された入力−出力接続を選択ストレージ・ユニットで書き換えることにより実行できる。ヒットレス構成切換の実施形態では、フレームの第１列の全サブフレームに固定値（例えば、ＳＯＮＥＴフレームでは“Ｆ６”）を上書きする、各出力それぞれの出力プロセッサを有することができる。これにより、新しい入力フレームの最初の部分が、入力−出力接続の再構成に起因して破損されないことを保証する。
【００２４】
ヒットレス構成切換の別の実施形態によれば、各入力は入力プロセッサを備え、また各出力は出力プロセッサを備える。各入力プロセッサは、入力フレームの列を入力に接続された中間ストレージ・ユニットに書き込む。出力側では、各出力プロセッサが、出力に接続された中間ストレージ・ユニットまたは遅延メモリから、出力フレームの列を読み出す。ヒットレス構成切換を保証するため、中間ストレージ・ユニットは入力プロセッサおよび出力プロセッサの周波数に比べて高い周波数で作動することができる。一実施形態によれば、中間ストレージ・ユニットは入力プロセッサおよび出力プロセッサの周波数のＣ＋１／Ｃ倍の周波数で作動できる（ここで、Ｃはフレームの列区間の数である）。すなわち、中間ストレージ・ユニットは、フレーム期間中にＣ＋１個の列を有するようになる周波数で作動し、一方で、入力プロセッサおよび出力プロセッサは同一期間中にＣ個の列を有するようになる周波数で作動することができる。一実施形態によれば、Ｃは８１０列に等しい。フレームのＣ＋１番目の列の間は、中間ストレージ・ユニットには書込みがされず、またフレームの第１列の間は、出力プロセッサにデータが出力されない。一実施形態によれば、入力ＦＩＦＯ（先入れ、先出し待ち行列）が入力プロセッサと中間ストレージ・ユニットとの間に接続され、出力ＦＩＦＯが中間ストレージ・ユニットと出力プロセッサとの間に接続される。
【００２５】
本発明は特に、データを内部で集合および分離して、効率的にトラフィックをルーティングするクロス・コネクト・スイッチである、グルーミング・スイッチに適用できる。集合は、種々の場所からのトラフィックを１つの場所に集約することである。分離は、トラフィックを切り離すことである。例えば、ＳＴＳ−１を単位とする７２のＳＴＳ−４８入力および出力ポートを有するＳＯＮＥＴグルーミング・スイッチは、７２×４８＝３，４５６の入力ＳＴＳ−１信号のいずれか１つを、３，４５６の出力ＳＴＳ−１のいずれか１つにルーティングする。このグルーミング・スイッチはユニキャスト（注：1対1通信）・トラフィックをブロックしない。ここで、「ブロック」は、有効入力を出力に接続できないときに生じる。
【００２６】
本発明の前述およびその他の目的、特徴、および利点は、添付図面に示す本発明の好ましい実施形態の以下の詳細な説明で明らかになるであろう。図面では、同一参照符号は異なる図面においても同一部品を指す。図面は必ずしも縮尺通りでなく、本発明の原理を示すことに重点が置かれている。
【発明を実施するための最良の形態】
【００２７】
本発明の好ましい実施形態を以下に説明する。
【００２８】
図５は、一実施形態による分散多重分離構造を有するスイッチを示す。この実施形態により、スイッチ・レイアウトに必要な面積が減少し、小型スイッチング装置および／またはポート数の増加が実現する。さらに、この実施形態により、短い待ち時間で入力−出力接続のスイッチ再構成が得られる。
【００２９】
スイッチ１００は、外部入力リンク（Ｉ１，Ｉ２，…Ｉｎ）と外部出力リンク（Ｏ１，Ｏ２，…Ｏｎ）とを相互接続する物理ポート接続を提供する。本発明の実施形態は、７２×７２ポートのスイッチおよび１４４×１４４ポートのスイッチを含む。しかし、当業者には、スイッチの実施形態は任意の数の入力および出力で確立できること、ならびに入力の数は出力の数と同一である必要はないことが理解されるであろう。
【００３０】
スイッチ１００は、時間領域多重化（ＴＤＭ）信号の時間および空間切換を実行して、各出力ポートの各出力タイムスロットを任意の入力ポートの任意の入力タイムスロットに接続することができる。一実施形態によれば、ＴＤＭ信号はＳＯＮＥＴＳＴＳ−４８のビット・シリアル・ストリームである。ＳＴＳ−４８（同期転送信号−４８）のビット・シリアル・ストリームは、４８のＳＴＳ−１タイムスロット・チャネルに多重化される、さまざまなソースから発生するデータ・トラフィックを含む。しかし、当業者には、本発明の実施形態は、４８未満または４８よりも大きい任意の程度の「Ｎ」の多重化を実現できることは理解されるであろう。
【００３１】
図６は、一実施形態による分散多重分離のスイッチの構造を示す。詳細には、図６は７２×７２ポートのスイッチの構造を示す。各入力リンクＩ１〜Ｉ７２は、直並列変換回路１１０および入力プロセッサ（ＩＰ）１２０を有する物理入力ポートを介してスイッチに接続される。
【００３２】
直並列変換回路１１０は、2.488Ｇｂ／ｓのビット・シリアル・ストリームを8ビット幅の311ＭＨｚのバイト・ストリームに変換する。しかし、当業者には、本発明の実施形態は311ＭＨｚ以外のクロック周波数を用いても実現できることは理解されるであろう。バイト・ストリームは、バイト・ストリームを整列する入力プロセッサ（ＩＰ）１２０に入る。各クロック・サイクル中に全ての入力プロセッサ１２０が同一の列およびサブフレームを出力するように、バイト・ストリームは整列される。すなわち、ＳＯＮＥＴフレームの第ｎ列の多重化入力ストリーム内の第ｎ番のＳＴＳ−１入力タイムスロットに対応するバイトが、全入力にわたる列同期パルスの後に、第ｎクロック・サイクル中に現れる。入力プロセッサ１２０はまた、セクションの監視および終了、ラインおよびパスのオーバーヘッド（これらは当技術分野では公知である）を含む、ＳＯＮＥＴフレーム機能を実行する。
【００３３】
各出力リンクＯ１〜Ｏ７２は、出力プロセッサ（ＯＰ）１３０および並直列変換回路１４０を有する物理出力ポートを介してスイッチ１００に接続される。出力プロセッサ１３０は、バイト幅の出力バス１３５を介して、選択された入力ポートの選択されたＳＴＳ−１タイムスロットから切り換えられたデータを受け取る。出力プロセッサ１３０は、このデータに一連のＳＯＮＥＴフレーム機能を実行し、バイトおよびＳＯＮＥＴフレームデータをＳＴＳ−４８のバイト・ストリームに挿入する。次に、並直列変換回路１４０は、311ＭＨｚのバイト・ストリームを2．488Ｇｂ／ｓのビット・シリアル・ストリームに戻す。
【００３４】
分散多重分離スイッチ構造の実施形態は、水平方向のバイト幅入力バス１２５を介して各入力に接続されている複数の中間ストレージ・ユニット１５０を含む。各中間ストレージ・ユニット１５０は、このユニットに接続された入力から受け取るデータを格納し、入力と出力サブセットとの間をインタフェースする。
【００３５】
一実施形態によれば、中間ストレージ・ユニット１５０は多重分離レジスタ・ファイル（ＤＲＦ）である。各ＤＲＦ１５０は、入力バス１２５に接続された書込みポート１５２と、出力バス１３５にそれぞれ接続されたＰ個の読出しポート１５４を介してアクセスされる。特定の実施形態では、各ＤＲＦ１５０は２Ｎ個の格納場所を有するメモリ１５８を有する。ここで、Ｎは１つの多重化サイクルにおける多重間隔の数である。例えば、２Ｎ個の格納場所の第１部分はＮ個のＳＴＳ−１フレームからの現在の列を格納してもよく、一方で、２Ｎ個の格納場所の第２部分はＮ個 ＳＴＳ−１フレームからの前の列を格納してもよい。一実施形態によれば、各ＤＲＦ１５０は９６個の格納場所を有する９６バイト・メモリを有し、このメモリにＳＴＳ−４８フレームの現在および前の４８バイトの列を格納する。
【００３６】
図６を参照すると、多重分離レジスタ・ファイル（ＤＲＦ）１５０はＰ交点ごとに置かれる。各ＤＲＦ１５０は１つの書込みポート１５２とＰ＝４個の読出しポート１５４とを有してもよい。したがって、各ＤＲＦ１５０は１つの入力と４つの出力との間に接続される。読出しポート１５４の数が増加すると、入力横行ごとに接続されるＤＲＦの数は減少する。ＤＲＦ１５０によって占有されるのは小さい面積であるため、スイッチのレイアウトにおける全体面積の減少に関連する。入力横行当たりのＤＲＦ１５０の数は以下の式で計算できる。
【００３７】
Ｍ＝Ｒ／Ｐ （１）
ここで、Ｍは入力横行当たりのＤＲＦの数であり、Ｒは出力の数、ＰはＤＲＦ当たりの読出しポートの数である。したがって、Ｒ＝７２、Ｐ＝４のスイッチに対しては、横行当たり１８のＤＲＦで、全体で１，２９６のＤＲＦが実現される。しかし、ＤＲＦ当たりの読出しポート数が８に増加すると、入力当たりのＤＲＦ数は、半分の９に減少する。Ｒ＝１４４、Ｐ＝８のスイッチに対しては、横行当たり１８のＤＲＦで、全体で２，５９２のＤＲＦが実現される。
【００３８】
図７は、本発明による図６のスイッチの動作を示す。各入力からのＳＴＳ−４８バイト・ストリームは、９６バイト・メモリ１５８に、ＤＲＦ１５０全体にわたって並行して書き込まれる。入ってくるＳＯＮＥＴフレーム内の一対の列ごとのバイトは、ＤＲＦ１５８に順次書き込まれる。すなわち、メモリ１５８のバイト０は偶数番号列の第１ＳＴＳ−１によって書き込まれ、またバイト１は同一列の第２ＳＴＳ−１によって書き込まれ、以下同様になる。
【００３９】
書込みシーケンスは偶数列を通じて続行され、後続の奇数列の第１ＳＴＳ−１によって書き込まれるバイト４８まで続く。同様に、書込みシーケンスは奇数列を通じて続行され、奇数列の最終ＳＴＳ−１によって書き込まれるバイト９５まで続く。このプロセスは、後続の偶数列の第１ＳＴＳ−１によって書き込まれるバイト０により、繰り返される。一実施形態によれば、ＳＯＮＥＴフレームの前および現在の列は、それぞれ、９６バイト・メモリ１５８の４８バイト部分に格納される。
【００４０】
出力側では、各出力ポートが、選択された入力ポートの選択されたＳＴＳ−１入力タイムスロットから転送される入力データからＳＴＳ−４８出力データ・ストリームを生成する。特定の実施形態では、スイッチは入力−出力接続で構成され、出力ポートの各出力タイムスロットが入力ポートの入力タイムスロットに関連付けされる。したがって、第ｎクロック・サイクルでは、各出力ポートは入力ポートの入力タイムスロットからのデータ転送を可能にし、第ｎ出力タイムスロットにデータを配置する。出力ポートは、出力ポートの出力バス１３５に接続されたＤＲＦ１５０の１つを選択し、さらに選択したＤＲＦ１５０の９６バイト・メモリ１５８の４８バイト部分内に含まれる前の列のバイトの１つを選択することによって、データを転送する。
【００４１】
特定の実施形態では、プログラマブル選択ストレージ（ＰＲ）１６０が、中間ストレージ・ユニット１５０から選択したデータの出力への転送を可能にする。各クロック・サイクルにおいて、選択ストレージ１６０は、タイムスロット選択信号を供給して中間ストレージ・ユニット１５０からデータを選択し、またポート選択信号を供給して、種々の入力に接続されている中間ストレージ・ユニット１５０の１つからの出力を有効にする。
【００４２】
ポート選択信号が入力ＤＲＦの１つのトライステート・バッファ１５６を有効にし、一方で、アドレス信号が、有効になったＤＲＦ１５０の９６バイト・バッファ１５８内の特定のタイムスロットを選択する。これに応じて、選択された入力ポートの選択された入力タイムスロットのデータは、出て行くＳＴＳ−４８バイト・ストリームのＳＴＳ−１タイムスロットに挿入され、バイト幅出力バス１３５上を出力プロセッサ１３０に転送される。
【００４３】
一実施形態によれば、各出力ポートは、順列（permutation）ランダム・アクセス・メモリ（Ｐ−ＲＡＭ）と呼ばれる選択ストレージ・ユニット１６０を個々に備える。順列は入力タイムスロットと出力タイムスロットの間の繋がりであり、この繋がりがスイッチを通るデータ・パスを空間および時間において画定する。しかし、本発明の実施形態は、順列である入力−出力接続を有することに限定されない。例えば、入力−出力接続はマルチキャスト接続であってもよい。
【００４４】
ＳＴＳ−４８アプリケーションの場合、各Ｐ−ＲＡＭ１６０は、順次に読み出される４８の格納場所を備え、クロック・サイクル毎に、ポート選択およびタイムスロット選択信号を発生する。これら格納場所のそれぞれは２つのフィールド、すなわち、ポート選択フィールド１６６とタイムスロット選択フィールド１６８とを含む。生じる信号は、ポート選択バス１６２およびタイムスロット選択バス１６４を通して、Ｐ−ＲＡＭ１６０から、出力に接続された各ＤＲＦ１５０に転送される。
【００４５】
一実施形態によれば、ポート選択フィールド１６６は、ｌｏｇ_２（Ｒ）ビット（例えば、１４４の入力ポートから選択するために８ビット）を含む。ポート選択フィールド１６６は、トライステート・バッファ１５６を有効にすることにより、ＲＤＲＦバッファの１つを選択する。このＲ ＤＲＦバッファは、ポート選択フィールド１６６が行アドレスに一致すると、メモリ１５８の出力を出力バス１３５上に送出する
【００４６】
特定の実施形態では、ポート選択バス１６２は、複数の比較器２６０（各比較器は入力行に対応する）に接続される。比較器２６０は、Ｐ−ＲＡＭ１６０からのポート選択信号を、現在の入力行番号と比較し、両者が一致すると、トライステート・バッファ１５６を有効にして、ＤＲＦ１５０から出力ライン１３５上にデータを読み出すことを可能にする。
【００４７】
一実施形態によれば、タイムスロット選択フィールド１６８は、ｌｏｇ_２（Ｎ）ビット（例えば、４８のタイムスロットから選択するために６ビット）を有し、また、特定の入力タイムスロットからのデータを格納するメモリ１５８内のバイトに対する読出しアドレスとして用いられる。２つのフィールド値１６６および１６８の組み合わせは、特定の入力ポート上の特定の入力タイムスロットを画定し、このデータは対応する出力タイムロット上を転送される。したがって、所定の選択ストレージ・ユニット１６０における４８の格納場所それぞれの２つのフィールドに適切な値を入れることにより、各出力タイムスロットを任意の入力ポートの任意の入力タイムスロットに接続する。
【００４８】
データを同時に読出しおよび書込みするときに発生する不整合を避けるために、出力ポートが奇数列を読み出す間、入力ポートは偶数列に書込みをする（および、これの逆を実行する）。したがって、出力ポートのフレームのタイミングは常に、入力ポートのタイミングの後に１つの列がくる。一実施形態によれば、各ＤＲＦメモリ１５８の各ポートに対するタイムスロット読出しアドレスの上位ビットは、奇数および偶数列のいずれかを選択し、すべてのＤＲＦに対して同一である。
【００４９】
当業者には、Ｒ選択ストレージ・ユニット１６０のそれぞれに４８の格納場所の複数バージョンを備えるのが有利であることが理解されるであろう。例えば、４８の格納場所の４つのコピーが可能である。格納場所を複写して、１セットの格納場所が使用中の間に、他のセットを更新するようにできる。また格納場所を再び複写して、別々の作業保護入力タイムスロットを、各出力ポートの各出力タイムスロットに対して指定することができる。
【００５０】
さらに、当業者にはまた、ポートおよびタイムスロット選択フィールド１６６，１６８の符号化には多くの可能な手法があることは理解されるであろう。一実施形態によれば、これらフィールドは、ＤＲＦアレイを駆動する前に高基数形式に前もって復号されている場合を除いて、２進符号化を利用して格納される。各高基数数字は「ワン・ホット（one-hot）」２進ベクトルで表わされる。例えば、１４４ポートの１つを選択するポート選択フィールドは、９フィールド中の１つおよび２つの４フィールド中の１つのフィールドに復号化され、一方で、４８タイムスロットの１つを選択するタイムスロット選択フィールドは、８フィールド中の１つおよび６フィールド中の１つに復号化される。この符号化はアレイの電力を低減させる。
【００５１】
このシステムの利点は、Ｐ−ＲＦＭ１６０が、出力ポートおよび出力タイムスロットに現れる入力ポートおよび入力タイムスロットを直接選択することである。この実施形態により、入力−出力接続の再構成が容易になる。再構成は、各出力タイムスロットについて、出力に接続されたＰ−ＲＡＭ１６０を再構成された入力−出力接続フィールド値１６６，１６８で書き換えることによって実現する。
【００５２】
この構造の全体配線の複雑性は小さい。Ｒ個の８ビット入力バス１２５が存在し、これらはＲ／Ｐ個のＤＲＦ１５０全ての入力につながっている。同様に、Ｒ個のＤＲＦ１５０の縦列に接続する８ビット出力バス１３５が存在する。アドレスもまた、各出力プロセッサ１１７に接続された単一のＰ−ＲＡＭ１６０からその縦列のＤＲＦに垂直に分配される。
【００５３】
この構造の大部分の面積および電力コストはＤＲＦ１５０である。この構成には、それぞれが７６８ビット（９６×８）のストレージとＰ＋１のポートを持つ、Ｒ^２／Ｐ個のＤＲＦ（例えば、Ｒ＝７２およびＰ＝４の場合、１２９６個）を必要とする。以下の表は、Ｐ＝２，４，８におけるＲ＝７２およびＲ＝１４４のポートネットワークに対する、ＤＲＦ（Ｎ）の全ビット数“ｂ”および見積り面積“ａ”を示す。面積見積り値は、Ｐ＋１個のポート・レジスタ・ビットが、（４＋Ｐ＋１）金属トラック（track：導電路）幅×（５＋Ｐ＋１）金属トラック幅の面積を必要とすると仮定している。“ａ”で表記される縦の欄は金属トラックの面積を示す。最後の縦の欄はこれを平方ミリメートルに変換しており、0.13μｍに対し0.5μｍのトラック・ピッチ技術を使用する。この計算値は周辺回路を計算に入れていないため、小さいレジスタ・ファイルではこれら面積値を２倍してもよい。
【００５４】
【表１】

【００５５】
面積“ａ”を２倍して、周辺回路および数えていない論理回路を考慮するとしても、この構成はＲ＝７２のポート・グルーミング・スイッチが適当である。Ｐ＝４に対して、約１Ｍｂ（メガビット）のＤＲＦは22.4ｍｍ^２を必要とする。これを２倍してオーバーヘッドを考慮に入れると、一辺約7ｍｍのスイッチ・コアを必要とし、これが現在の構成と競合することになる。Ｒ＝１４４ポートのスイッチは実現可能性の限界にあるが、面積見積もり値“ａ”を２倍すると、スイッチ・コアは一辺当たり13ｍｍ以上の面積を必要とする。
【００５６】
図８は、別の実施形態による面積を低減した分散多重分離構造を使用するスイッチを示す。この実施形態では、各中間ストレージ・ユニットはＮ個の格納場所を有する。ここでのＮは多重化サイクルにおける多重間隔の数である。ＳＴＳ−４８アプリケーションに対しては、Ｎ＝４８個の格納場所がある。したがって、図６および図７の実施形態と比較すると、ＤＲＦメモリ１５８は４８バイトに減少し、偶数および奇数の列が同一場所に書き込まれるようになる。
【００５７】
この実施形態では、各ＤＲＦ内に単一列のメモリ１５８のみがあるため、出力ポートは、入力ポートが書き込んでいるのと同一のメモリ格納場所を読み出す。詳細には、出力ポートが入力ポートに先行して読み出すとき（すなわち、出力タイムスロットｊが入力タイムスロットｉを読み出し、ｉ＞ｊである）、出力ポートは前の列（列ｃ−１）から値を読み出す。出力ポートが入力ポートの後で読み出すとき（すなわち、出力タイムスロットｊが入力タイムスロットｉを読み出し、ｉ＜＝ｊである）、出力ポートは現在の列（列ｃ）から値を読み出す。
【００５８】
この列の混乱を修正するために、各列のＤＲＦ１５０から読み出された最新の４８バイトを格納する遅延メモリ・ユニット（ＤＲ）１７０が追加される。詳細には、先の列から読み出されるバイトをそのまま通過させている間に、現在の列から読み出されるバイトに対して１列分の遅延を与える。この結果、ＤＲ１７０からの全バイト出力は前の列（ｃ−１）からのバイトになる。この別の構成により、遅延メモリ・ユニット１７０と図１２に記載された構成切換を扱う複雑性とが追加される代わりに、ＤＲＦアレイ内に必要とされる格納量が低減する。
【００５９】
図９は、図８の実施形態による多重分離レジスタ・ファイル（ＤＲＦ）の構成要素を示す。図のＤＲＦは、Ｐ＝２の出力ポートを持つ４８バイトＤＲＦであるが、詳細な点は、（１）異なるサイズのメモリを持つＤＲＦ（例えば、９６バイトＤＲＦ）、（２）３つ以上の出力ポートを持つＤＲＦ、（３）異なる縦横比のセル・アレイを持つＤＲＦも同様である。
【００６０】
一実施形態によれば、４８バイト・メモリは２４行×１６列のセル・アレイ２１０として実現され、各行は交互配置（interleave：インターリーブ）した２バイトを含む（簡単化のために交互配置は示していない）。ＤＲＦへの書込みに関しては、入力データ“ｗｄ”が両方のバイトに供給され、その間、別々の書込み選択ラインにより、データ“ｗｄ”をサイクル毎に１つのバイトに書き込みできる。書込みイネーブル（書込み可能）“ｗ”が書込み選択ブロック２２０によって発生される。このブロック２２０は、各列の開始時に同期化パルス“ｓｙｎｃｈ”を受け取り、続いて起こる４８サイクルの間に４８の書込みイネーブル“ｗ”を順に実行する。このブロック２２０は、例えば、シフト・レジスタを使用して実現できる。
【００６１】
各出力ポートに対するＤＲＦからの読出しに関しては、各タイムスロット読出しアドレスの上位５ビット“ｒａｘ［５：１］”が、メモリ２１０の２４行の内の１行を選択する読出デコーダ２３０，２４０に入力される。各読出しアドレスの下位ビット“ｒａｘ［０］”が、出力ポートごとのバイト幅列マルチプレクサ２５０を使用して行内のバイトを選択する。
【００６２】
最後に、比較器２６０は、各出力ポートｘに対するＰ−ＲＡＭ１６０からのポート選択フィールド１６６（ｒａｘ［１３：６］）を現在の行番号と比較し、出力ライン（ｄｘ）上へＤＲＦ１５０から読み出されたデータを有効にする。このイネーブル信号（有効信号）を利用して、この行が選択されないときに読出デコーダを動作停止させて、電力を節減することもできる。
【００６３】
図１０は一実施形態による遅延メモリ・ユニットを示す。遅延メモリ・ユニット１７０は、１つの読出しポート“ｄｉｎ”と１つの書込みポート“ｄｏｌｄ”とを有する４８バイト・メモリ１７２を備え、特定の出力に対してＤＲＦから読み出された前の４８バイトを格納する。メモリ１７２は「書き込む前に読み出す（read-before-write）」タイプであり、同一サイクル中に同一格納場所が読出しおよび書込みのためにアクセスされたとき、メモリに格納された古い値が最初に読み出され、その後、新しい値が書き込まれる。
【００６４】
各サイクルで、ＤＲＦから読み出されたデータは書込み選択論理１７４により決定された格納場所に順次格納される。この論理は、列同期パルス“ｓｙｎｃ”により、各列の開始時に第１格納場所に初期化される。同様に、読出し選択論理１７６により、遅延メモリ１７２から値が順次読み出される。この方法によって同一格納場所に読出しおよび書込みすることにより、遅延メモリ１７２は列遅延として機能し、先の列（すなわち、Ｎ＝４８バイト時間前）から格納された値を読み出し、現在の列からの値を書き込む。
【００６５】
マルチプレクサ１７８は、ＤＲＦから読み出された現在のデータ“ｄｉｎ”および遅延メモリから読み出された古いデータ“ｄｏｌｄ”のいずれかを選択する。マルチプレクサ１７８はカウントおよび比較回路１８０により制御される。この回路は、入力プロセッサ（ＩＰ）１２０によりＤＲＦ１５０内に書き込まれている現在のタイムスロット・カウントを保持し、この値をＰＲ１６０からのタイムスロット選択フィールド１６８と比較する。タイムスロット選択フィールドが現在のタイムスロット・カウントよりも大きい場合、ＤＲＦ１５０からの値は、先の列（列ｃ−１）からのデータであり、マルチプレクサ１７８は“ｄｉｎ”を選択する。タイムスロット選択フィールドが現在のタイムスロット・カウントよりも大きくない場合は、ＤＲＦ１５０からの値は現在の列（列ｃ）からのデータであり、マルチプレクサ１７８は列（ｃ−１）からのデータである“ｄｏｌｄ”を選択する。
【００６６】
図１１Ａおよび図１１Ｂは、図８〜図１０とは別の実施形態による遅延メモリを有するスイッチの動作例を示す。詳細には、列当たりＮ＝４個のタイムスロットと、Ｒ＝２個の入力ポートとを持つスイッチの１つの出力部分の２つの列の動作を示す。Ｐ−ＲＡＭ１６０は出力スロット０に対してポート０、スロット３を、出力スロット１に対してポート０、スロット０を、出力ポート２に対してポート１、スロット３を、出力スロット３に対してポート０、スロット１を選択する。列（ｃ−１）からのＤＲＦ１５０内の最初の値は空白である。
【００６７】
各サイクルにおいて、選択されたＤＲＦ１５０から読み出される値はクロスハッチングで示され、マルチプレクサ１７８の選択された入力は太線で示される。サイクル０，１，２，３の間、入力ポート０および１は、２つのＤＲＦ１５０にそれぞれ“ａ，ｂ，ｃ，ｄ”および“ｍ，ｎ，ｏ，ｐ”を書き込む。
【００６８】
サイクル０および２の間、出力ポートは入力ポートに先行して読出しを実行し、したがって、列（ｃ−１）からの「空白」値をＤＲ１７２内に読み出す。これらサイクルの間、マルチプレクサ１７８は上側入力を選択し、ＤＲＦ１５０から直接読み出す。
【００６９】
サイクル１および３の間、出力ポートは入力ポートの後で読出しを実行し、ＤＲ１７０に格納される値“ａ”および“ｂ”を読み出す。これらサイクルの間、マルチプレクサ１７８は下側入力を選択し、ＤＲＦ１７２から古い値（これも列（ｃ−１）からの値である）を読み出す。
【００７０】
同様にして、動作は、図１１Ｂに示されるサイクル４，５，６，７において進行する。出力ポートは、サイクル４および６においてＤＲＦ１５０から値“ｄ”および“ｐ”を直接読み出し、サイクル５および７においてＤＲＦ１７２から値“ａ”および“ｂ”を読み出す。最終結果は、出力値“ｄ，ａ，ｐ，ｂ”がすべて同一列からとなり、この例では列０である。
【００７１】
図８〜図１１に示す実施形態はスイッチを実現するのに必要な全体のメモリ量を大幅に低減する利点を有するが、構成の変更を扱うのが複雑になる。構成変更は、特定の出力ポートに接続された順列メモリ１６０の１つのバージョンが別のバージョンに交換されるときに発生し、結果として異なる入力−出力接続を生じる。「ヒットレス（hitless）」切換を実行するために、構成切換はフレーム境界で生じる必要がある。このフレーム同期化切換は「ヒットレス」と呼ばれるが、この理由は、いかなるフレームの内容にも影響（hit）を与えずまたは破損を与えないからである。例えば、ヒットレス再構成では、古い構成が、あるフレームの最終列（列８０９）に対して使用され、一方、新しい再構成が、新しいフレームの第１列（列０）に対して使用される。
【００７２】
しかし、図８〜図１１に示す実施形態では、列０の間にＤＲＦ１５０から読み出される値のいくつかは列０（新しいフレーム）からの値であり、また、いくつかの値は列８０９（古いフレーム）からの値である。さらに、いずれかのタイムスロット“ｔ”において、構成が書込みポインタ後の読出しから書込みポインタ前の読出しに切り換わる場合、ＤＲＦ読出しポート１５４は同一サイクル内で２回の読出しを実行する必要がある。この理由は、古い構成の列８０９および新しい構成の列０の両方が、列０のタイムスロット“ｔ”の間に読み出される必要があるからである。これに関連して、列０は入力タイミングを指す。出力ポートは入力ポート後の１つの列であり、したがって、入力ポートが列０を処理する間に、列８０９を処理する。
【００７３】
一実施形態によれば、この構成切換問題への対処は、ＳＯＮＥＴフレームの第１列が各バイト中に固定の１６進数“Ｆ６” （ＳＯＮＥＴフレーム文字“Ａ１”を表わす）を含む、という利点を得ることにより行われる。したがって、ＳＯＮＥＴフレームだけを扱う場合、フレームの第１バイトのデータ・エラーは許容され、このバイトを既知の値“Ｆ６”に置き換えることも許容される。この場合、構成は列０の開始時よりもむしろ列１の開始時に切り換えられる。これにより、列０の間に列８０９のデータを直接読み出して、古いフレームの最終列が破損されないようにすることができる。列１の間、ＤＲ１７０からのいずれの読出しも不正確になる。しかし、これらを固定値“Ｆ６”に置換して、正しい状態に戻すことができる。一実施形態によれば、出力プロセッサ（ＯＰ）１３０は、フレームの第１列のサブフレーム全てに固定値（すなわち、“Ｆ６”）を上書きする機能を実行する。
【００７４】
図１２Ａは、別の実施形態によるヒットレス構成切換を得るために、フレームを同期化する方法を示す。図に示すように、ヒットレス構成切換は、入力プロセッサ１２０および出力プロセッサ１３０の周波数に比べて高い周波数でＤＲＦ１５０の作動によって実行され、フレームの第１バイトの値を保存することができる。特定の実施形態では、ＤＲＦセル・アレイ２１０と、入力プロセッサ（ＩＰ）および出力プロセッサ（ＯＰ）１３０の「内部」とを、ＩＰ１２０およびＯＰ１３０の外部よりもわずかに高速のクロック・レートで作動することができる。一般にフレーム当たり８１０列があるＳＯＮＥＴフレームにおいては、セル・アレイ２１０はＩＰ１２０およびＯＰ１３０の外部の８１１／８１０倍の速度のクロック・レートで動作し、セル・アレイはフレーム当たり８１１列区間を有することになる。
【００７５】
図１２Ｂに示すように、入力および出力プロセッサ１２０，１３０と異なる周波数でコアを作動させるには、入力プロセッサ（ＩＰ）１２０とスイッチのコアとの間に、入力ＦＩＦＯ（先入れ、先出し待ち行列）４１０を追加することも必要である。同様に、遅延メモリ・ユニット１７０と出力プロセッサ（ＯＰ）１３０との間に、出力ＦＩＦＯ４２０が追加される。
【００７６】
図１２Ａを再度参照して、１度に１バイトのＳＯＮＥＴ ＳＴＳ−４８ストリームに作用するスイッチに対しては、列当たり４８サイクルが存在する。行“ｅ”および“ｆ”で示すように、入力プロセッサ（ＩＰ）１２０および出力プロセッサ（ＯＰ）１３０は８１０の列を通して循環する（このとき、ＯＰ１３０はＩＰ１２０の後を１列遅れる）。特定の実施形態では、ＩＰ１２０は、コア列を開始する前にＦＩＦＯ４１０内に少なくともＮバイト（ＳＴＳ−４８アプリケーションの場合は４８）を格納して、入力プロセッサ１２０がフレームの終端以前に８１０列の列時間を完了するとき、ＦＩＦＯ４１０にデータがないために正常に作動しなくなることを防ぐ。出力側では、出力ＦＩＦＯ４２０はフレームの終端時点で少なくとも４８バイト長さに達し、その後、出力ＦＩＦＯに書込みが実行されないときは、ＯＰ列８０９の間に４８バイトを排出する。
【００７７】
行“ａ”に示すように、セル・アレイ２１０すなわち「コア」は、ＩＰ１２０およびＯＰ１３０よりも高速に作動し、同一時間内に８１１個の列を通して循環する。
【００７８】
行“ｂ”に示すように、各入力プロセッサ１２０は、最初の８１０列の間に、前述のようにＤＲＦ１５０の行に入力データを書き込む。最終列（ｃ＝８１０）の間は、書込みが実行されず、ＤＲＦの内容は変化せずにそのままである（すなわち、“ｎｏｐ”は“no operation（操作なし）”の頭文字である）。
【００７９】
行“ｃ”に示すように、各出力プロセッサ（ＯＰ）１３０は、８１１サイクルそれぞれにおいてＤＲＦ１５０の列を読み出す。第１列期間の間に、ＯＰ１３０は、書込みポインタに先行して読み出すときは列８０９から値を読み出し、書込ポインタ後に読み出すときは列０から読み出す。したがって、この列期間は８０９／０と表記される。ＤＲＦはこのようにして、第８１１番目の期間まで読出しを続行する。ＤＲＦの第８１１番目のサイクルに対しては書込みが存在しないため、これら読出しはすべて、列８０９を読み出す。
【００８０】
遅延メモリ・ユニット１７０を使用して、行“ｄ”に示すように、行“ｃ”の下に示された２個の列の古い方の列が常に出力ＦＩＦＯ４２０に書き込まれる（ただし、出力ＦＩＦＯ４２０に値が書き込まれないときの、８１１列の第１番目の列を除く）。
【００８１】
構成を切り換えるときは、コア列８１０後のフレームの終端時にＰＲ１６０の高位のアドレス・ビットを変更することにより、異なる順列メモリが選択される。構成切換後の第1サイクルの間に、ＤＲＦは読み出されるが、出力ＦＩＦＯ４２０にデータは出力されない。これにより、遅延メモリに新しい構成に相当するデータを与えて、新しい構成の第２列の間の遅延メモリ１７２からの読出しを修正することができる。
【００８２】
図１２Ａに示すグルーミング・スイッチを作動するために、図１２Ｂに示すような、入力プロセッサ（ＩＰ）１２０および出力プロセッサ（ＯＰ）１３０の周波数の８１１／８１０倍の周波数のコア・クロック“ｃｋ”を発生する必要がある。これを達成するには、フェーズロック・ループ技術を使用するか、クロック挿入（clock interpolation）、または当業者には公知の別のクロック増（clock multiplication）技術を使用する。
【００８３】
図１３、は一実施形態による図９のセル・アレイの構成要素を示す。マルチポート・メモリ・セル２１０は３つの主要な構成要素を有する。一対の交差して接続されたインバータが、一度書き込みされたバイナリの１または０を保持するストレージ・セル３１０を形成する。書込み回路３２０は、書込み選択“ｗ”がアクティブになると、書込みデータ・ライン“ｗｄ”からストレージ・セル３１０にデータを転送する。最後に、読出し回路３３０が、対応する読出し選択ライン“ｒｘ”がアクティブになると、ストレージ・セル３１０内の値を出力ポートの１つ“ｒｄｘ”上に送出する。２つのポートを有する読出し回路３３０を図示しているが、８本の読出し選択ラインおよび８本の読出しデータ・ラインを持つ８ポートの読出し回路が好ましい。
【００８４】
さらに、ＮＭＯＳのオープン・ドレインの読出し回路が示されているが、この回路は読出しサイクル開始の前に、読出しデータ・ラインをプレチャージする必要がある。代わりに、抵抗性負荷を持つ読出しデータ・ラインを使用することもできる。
【００８５】
当業者には、メモリはさまざまなタイプのストレージ・セル（例えば、ダイナミック・セル）、書込み回路、および読出し回路を用いて実現できることが理解されるであろう。詳細には、本説明はシングル・エンド読出しおよびシングル・エンド書込みポートを持つセルについて述べているが、当業者には、セルは差動読出しおよび差動書込みポート、または差動ポートおよびシングル・エンド・ポートの混合を用いて実現できることは理解されるであろう。ここで述べた構成は、さまざまな回路を持つメモリ・セルの具体化に応用できる。
【００８６】
図１４および図１５は、ＤＲＦの２つの実施形態を示す。この実施形態では、９６バイトＤＲＦが、１つの読出し回路を一対のセルで共有することにより、一般に要求される面積に比べて小さい面積で実現されている。この共有が可能な理由は、出力プロセッサ（ＯＰ）１３０が偶数（奇数）列のセルだけを読み出すのに対して、入力プロセッサ（ＩＰ）１２０が奇数（偶数）列のセルに書き込むからである。これより、ＯＰ１３０が同時に奇数列のセルと偶数列のセルの両方を読み出す必要がないため、ＤＲＦ１５０の奇数列のセルは、ＤＲＦ１５０の偶数列の対応するセルと読出し回路を共有できる。８ポートの構成では、読出し回路がセル領域の大部分を占めており、この共有による節減効果が大きい。
【００８７】
図１４は、一実施形態による減少した面積を持つ９６バイトＤＲＦのセル・アレイを示す。この実施形態では、書込み回路およびストレージ・セルは２組用意され（すなわち、３１０ａ，３１０ｂおよび３２０ａ，３２０ｂ）、１つは“ｗ０”と書かれた奇数列用で、１つは“ｗ１”と書かれた偶数列用である。２Ｎ個の出力（例えば、９６個の出力）を持つ図１２の書込み選択回路２２０は、奇数および偶数列に対してこれら別々の書込みを実行する。マルチプレクサ３４０は奇数列セルと偶数列セルを切り換えて、読出し回路３３０を駆動する。マルチプレクサ３４０は、書込み選択回路２２０で発生する奇数／偶数選択ライン“ｓｅｌ”により制御され、偶数セルが書き込まれるときはマルチプレクサが奇数セルを選択し、奇数セルが書き込まれるときはマルチプレクサが偶数セルを選択する。一実施形態によれば、読出し回路３３０は図１３と同一である。
【００８８】
図１５は、別の実施形態による減少した面積を持つ９６バイトＤＲＦのセル・アレイを示す。この実施形態では、ストレージ・セル内で、単一の読出し回路が別の実施形態による２つのビット・ストレージで共有される。このセルでは、書込み選択ライン（ｗ）がアクティブのときに、マスタ・ストレージ・セルと呼ばれる下側のストレージ・セル３７０のみが書込みデータ・ラインからデータを直接書き込まれる。図１２に示すように、各ＤＲＦ内にこの選択ラインがＮ本ある。マスタ・ストレージ・セル３７０からのデータは、転送ライン“ｘｆｅｒ”がアクティブのとき、スレーブ・ストレージ・セル３５０に転送される。スレーブ・ストレージ・セル３５０からのデータは、図１３の回路と同様に、読出しデータ・ライン上に読み出される。
【００８９】
動作状態では、入力ユニットが４８個の格納場所すべてのマスタ・ストレージ・セル３７０に偶数列からのデータを書き込む。次に、転送ラインをアクティブにして、４８個の格納場所すべてをスレーブ・セル３５０にコピーする。このコピーを実行後、入力ユニットは４８個のマスター格納場所すべてに奇数列からのデータを書き込む。この奇数書込みを実行している間、出力ユニットがスレーブ・セル３５０から偶数データを読み出す。このＳＯＮＥＴ列の終端で、ｘｆｅｒラインは再度アクティブになり、奇数データがスレーブ・セル３５０に転送される。
【００９０】
図１４の回路でデータを順次に書き込み、読み出し、および転送するために、２相タイミング方式が実現される。この２相タイミング方式では、書込み選択ラインおよび読出し選択ラインを、位相ゼロ（クロック高レベル）のときのみアクティブにし、ｘｆｅｒラインおよび読出しデータ・プリチャージ・ラインを位相１（クロック低レベル）のときのみアクティブにする。第１偶数（奇数）書込みにより奇数（偶数）データが破損されるのを避けるために、列の第１書込み選択ラインが高レベルになる前に、“ｘｆｅｒ”ラインが完全に低レベルになる必要がある。
【００９１】
図１６は一実施形態による複数ポンピングにより、複数出力間でＤＲＦを共有する回路を示す。この実施形態はさらに、スイッチ・レイアウトの面積を低減させ、すなわちスイッチのポート密度を増加することができる。複数ポンピングは、クロック・サイクル毎に１回ではなく、311ＭＨｚクロック・サイクル当たり複数回数読み出される各ＤＲＦを含む。複数ポンピングの実施形態により、２つ以上のＰ−ＲＡＭ１６０および出力プロセッサ１３０をＤＲＦ１５０の各読出しポート１３２に接続し、入力列当たりのＤＲＦ１５０の数を低減できる。
【００９２】
複数ポンピングは0.13μｍＣＭＯＳ製造技術により得られ、50ｐ秒オーダーのゲート遅延を実現する。311ＭＨｚクロック・サイクルの周期は約3.2ｎ秒であるため、ＤＲＦ１５０内のＲＡＭバッファは、約１ｎ秒で読み出すのには十分な速度を有する。したがって、最終列バッファ１３４は311ＭＨｚクロック・サイクル内に少なくとも２または３回読出し可能であり、２または３つの出力プロセッサ１３０を単一の読出しポート１３２に接続できる。
【００９３】
図１６を参照すると、データを622ＭＨｚまたは933ＭＨｚで読み出す場合、ＤＲＦ１５０の２つの読出しポートをそれぞれ４または６ポートＤＲＦとして扱うことができる。一実施形態によれば、一対の出力ポート（ＯＰ）１３０が垂直方向の出力バス１３５を介して各読出しポート１５４に接続される。例えば、出力プロセッサＯＰ０およびＯＰ１が２つの読出しポートの１つに接続される。アドレス・バスおよびイネーブル・バスは、対応する一対のＰ−ＲＡＭ１６０（例えば、ＰＲ０およびＰＲ１）から２つの別々のマルチプレクサ１９０および１９２に延びる。マルチプレクサ１９０は、ポート選択信号を伝送する、Ｐ−ＲＡＭＰＲ０およびＰＲ１からのイネーブル・バスを多重化する。同様に、マルチプレクサ１９２は、タイムスロット選択信号を伝送する、Ｐ−ＲＡＭＰＲ０およびＰＲ１からのアドレス・バスを多重化する。
【００９４】
各マルチプレクサ１９０および１９２に対して、位相信号ＰＨＡＳＥは２つの入力間で交互に切り換わり、その結果、ＤＲＦの読出しポートが、スイッチの単一のクロック・サイクル（例えば、311ＭＨｚ）内で出力プロセッサＯＰ０およびＯＰ１の間で交互に読み出される。位相信号はスイッチ・クロック・サイクルの倍数、例えば622ＭＨおよび933ＭＨｚで駆動できる。
【００９５】
動作中において、第１Ｐ−ＲＡＭ ＰＲ０は、クロックが高レベルになると、出力プロセッサＯＰ０に読み出されるデータを選択する。第２Ｐ−ＲＡＭＰＲ１は、クロックが低レベルになると、同一機能を実行する。このようにして、データは同一311ＭＨｚクロック・サイクル内に、２つの別々の出力プロセッサＯＰ０およびＯＰ１に転送される。代わりに、２つの出力の順列フィールドを、622ＭＨｚのクロック速度の単一のＰ−ＲＡＭ内に共に配置してもよい。
【００９６】
複数ポンピングを用いて、複数出力プロセッサをＤＲＦの単一の読出しポートに接続し、入力行当たりのＤＲＦ数を半分に減少できる。例えば、７２出力のスイッチが４つの多重化ポートを持つＤＲＦを有する場合、入力行当たり１８のＤＲＦが必要である。しかし、二重ポンピングを用いると、ＤＲＦの数は１８から９に減少する。スイッチ・レイアウトのこの低減により、スイッチ当たりのポート密度の増加が可能になる。
【００９７】
本発明を好ましい実施形態により図示し、説明してきたが、当業者には、添付の特許請求の範囲に包含される本発明の範囲から逸脱することなく、形態または細部に各種の変更を加えるのが可能であることは理解されるであろう。
【図面の簡単な説明】
【００９８】
【図１】従来技術において公知のディジタル・クロス・コネクトを示す。
【図２】従来技術において公知の単純なＤＥＭＵＸ／ＭＵＸディジタル・クロス・コネクトを示す。
【図３】従来技術において公知の３段の時間−空間−時間（ＴＳＴ）ディジタル・クロス・コネクトを示す。
【図４】図３の３段ＴＳＴディジタル・クロス・コネクトの動作を示す。
【図５】一実施形態による分散多重分離構造を有するスイッチを示す。
【図６】一実施形態によるスイッチの分散多重分離構造を示す。
【図７】一実施形態による図６のスイッチの動作を示す。
【図８】別の実施形態による、減少した面積を持つ分散多重分離構造を利用するスイッチを示す。
【図９】図８の実施形態による、多重分離レジスタ・ファイル（ＤＲＦ）の構成要素を示す。
【図１０】一実施形態による遅延メモリ・ユニットを示す。
【図１１Ａ】図８〜図１０の別の実施形態による、遅延メモリを持つスイッチの典型的な動作を示す。
【図１１Ｂ】図８〜図１０の別の実施形態による、遅延メモリを持つスイッチの典型的な動作を示す。
【図１２Ａ】別の実施形態による、ヒットレス構成切換を得るためのフレーム同期の方法を示す。
【図１２Ｂ】一実施形態による、混合周波数で動作するスイッチの分散多重分離構造を示す。
【図１３】一実施形態による、図９のセル・アレイの構成要素を示す。
【図１４】一実施形態による、減少した面積を持つ９６バイトＤＲＦのセル・アレイを示す。
【図１５】別の実施形態による、減少した面積を持つ９６バイトＤＲＦのセル・アレイを示す。
【図１６】一実施形態による、複数ポンピングにより複数出力の間でＤＲＦを共有する回路を示す。
【符号の説明】
【００９９】
１００…スイッチ
１５０…中間ストレージ・ユニット
１６０…プログラマブル選択ストレージ

Claims (65)

1. 複数の外部入力リンクから複数の外部出力リンクにデータを転送するスイッチであって、
   外部入力リンクからデータを受け取る複数入力と、
   外部出力リンクにデータを転送する複数出力と、
   前記複数入力それぞれに接続された複数中間ストレージ・ユニットであって、各中間ストレージ・ユニットは入力からの入力データを格納し、前記入力と前記複数出力のサブセットとの間のインタフェースを提供する、中間ストレージ・ユニットと、
   前記中間ストレージ・ユニットから前記複数の出力に、選択されたデータを転送可能にするプログラマブル選択ストレージとを備えたスイッチ。
2. 請求項１において、前記出力サブセットが複数の出力を備えたスイッチ。
3. 請求項１において、前記各中間ストレージ・ユニットがＰ個の読出しポートを備え、出力の数Ｒに対してＲ／Ｐ個の中間ストレージ・ユニットが各入力に接続されたスイッチ。
4. 請求項３において、Ｐが８ポートに等しいスイッチ。
5. 請求項１において、前記各中間ストレージ・ユニットが２Ｎ個の格納場所を備え、Ｎが多重化サイクルの多重間隔の数であるスイッチ。
6. 請求項５において、Ｎが４８個の多重間隔に等しいスイッチ。
7. 請求項５において、前記２Ｎ個の格納場所の第１部分がＮ ＳＴＳ−１フレームから現在の列を格納し、
   前記２Ｎ個の格納場所の第２部分がＮ ＳＴＳ−１フレームから前の列を格納するスイッチ。
8. 請求項１において、前記選択ストレージが、中間ストレージ・ユニットからデータを選択するアドレス信号と、種々の入力に接続された複数の中間ストレージ・ユニットの１つからの出力を有効にするイネーブル信号とを供給するスイッチ。
9. 請求項１において、前記選択ストレージが選択ストレージ・ユニットを備え、各選択ストレージ・ユニットがそれぞれ各出力に接続されたスイッチ。
10. 請求項１において、前記複数の中間ストレージ・ユニットが多重分離レジスタ・ファイルであるスイッチ。
11. 請求項１において、各中間ストレージ・ユニットがＮ個の格納場所を備え、Ｎが多重化サイクルの多重間隔の数であるスイッチ。
12. 請求項１１において、Ｎが４８個の多重間隔に等しいスイッチ。
13. 請求項１１において、さらに、各出力に接続された遅延メモリを備え、
    出力が、選択された中間ストレージ・ユニットから現在のデータを読み出す場合、出力は前記遅延メモリから読み出すスイッチ。
14. 請求項１３において、出力が、選択された中間ストレージ・ユニットから前のデータを読み出す場合、出力は選択された中間ストレージ・ユニットから直接読み出すスイッチ。
15. 請求項１１において、各出力が出力プロセッサを備え、この出力プロセッサがフレームの第１列の全サブフレームに固定値を上書きするスイッチ。
16. 請求項１において、中間ストレージ・ユニットが、
    入力タイムスロットからのデータを格納する、少なくともＮ個の格納場所を備えたセル・アレイと、
    前記セル・アレイの格納場所に、前記入力タイムスロットの１つからのデータ書込みを可能にする、前記セル・アレイに接続された書込み選択部とを備えたスイッチ。
17. 請求項１６において、前記中間ストレージ・ユニットが、さらに、
    前記セル・アレイに接続され、それぞれが選択ストレージ・ユニットに接続された複数の読出デコーダを備え、
    各読出デコーダは、前記選択ストレージ・ユニットからアドレス信号を受け取り、このアドレス信号を用いて前記セル・アレイの格納場所からデータを選択して、出力データを読み出すスイッチ。
18. 請求項１７において、前記中間ストレージ・ユニットが、さらに、
    前記選択ストレージ・ユニットからイネーブル信号を受け取って、このイネーブル信号を入力ポート識別子と比較する比較器を備え、
    この比較器は、前記イネーブル信号が入力ポート識別子と一致すると、前記セル・アレイから選択されたデータを出力に対して有効にするスイッチ。
19. 請求項１６において、前記セル・アレイが、
    読出し回路と、
    少なくとも１つのストレージ・セルと、
    少なくとも１つの書込み回路とを備え、
    前記書込み回路が入力から前記ストレージ・セル内にデータを転送し、前記読出し回路が前記ストレージ・セル内の値を出力に送出するスイッチ。
20. 請求項１９において、前記セル・アレイが２つ以上のストレージ・セルを備え、
    前記読出し回路が前記２つ以上のストレージ・セル間で共有される、スイッチ。
21. 請求項２０において、前記読出し回路がマルチプレクサにより駆動され、
    前記マルチプレクサが、出力に読み出される値を有する前記２つ以上のストレージ・セルから１つのストレージ・セルを選択する、スイッチ。
22. 請求項２０において、さらに、書込み選択回路を備え、
    前記セル・アレイがさらに、２つ以上の書込み回路を有し、
    前記書込み選択回路が、２つ以上の書込み回路を引き続いて書込み可能にする、スイッチ。
23. 請求項２０において、前記２つ以上のストレージ・セルが、
    マスタ・ストレージ・セルと、
    スレーブ・ストレージ・セルとを備え、
    前記少なくとも１つの書込み回路が前記マスタ・ストレージ・セルにデータを書き込み、
    前記マスタ・ストレージ・セルがこのデータを前記スレーブ・ストレージ・セルに転送し、
    このデータが読出し回路によって前記スレーブ・ストレージ・セルから読み出されるスイッチ。
24. 請求項１において、前記中間ストレージ・ユニットの各読出しポートが、逐次有効になる複数の出力に接続されるスイッチ。
25. 請求項２４において、２つ以上の出力が、中間ストレージ・ユニットの前記読出しポートのそれぞれに接続されるスイッチ。
26. 請求項２５において、前記中間ストレージ・ユニットは、単一のクロック・サイクル内に前記２つ以上の出力から読み出され、入力当たりの中間ストレージ・ユニットの数を低減する、スイッチ。
27. 請求項１３において、
    前記複数の入力のそれぞれが入力プロセッサを備え、
    前記複数の出力のそれぞれが出力プロセッサを備え、
    前記入力プロセッサは入力フレームの列を前記入力に接続された中間ストレージ・ユニットに書き込み、
    前記出力プロセッサは、前記出力に接続された中間ストレージ・ユニットまたは遅延メモリから、出力フレームの列を読み出し、
    前記複数の中間ストレージ・ユニットが、前記入力プロセッサおよび前記出力プロセッサの周波数よりも高い周波数で作動するスイッチ。
28. 請求項２７において、前記中間ストレージ・ユニットが、前記入力プロセッサおよび前記出力プロセッサの周波数のＣ＋１／Ｃ倍の周波数で作動し、このＣがフレームの列区間の数であるスイッチ。
29. 請求項２７において、前記中間ストレージ・ユニットが１フレーム期間中にＣ＋１個の列を有し、一方で、前記入力プロセッサおよび前記出力プロセッサが同一のフレーム期間中にＣ個の列を有するようになる周波数で、前記中間ストレージ・ユニットが作動する、スイッチ。
30. 請求項２８において、Ｃが８１０個の列に等しいスイッチ。
31. 請求項２８において、フレームの第Ｃ＋１番目の列の間は前記中間ストレージ・ユニットにデータが入力されず、
    フレームの第１列の間は前記出力プロセッサにデータが出力されないスイッチ。
32. 請求項２７において、入力ＦＩＦＯが前記入力プロセッサと前記中間ストレージ・ユニットとの間に接続され、
    出力ＦＩＦＯが前記中間ストレージ・ユニットと前記出力プロセッサとの間に接続されるスイッチ。
33. 複数の外部入力リンクから複数の外部出力リンクにデータを転送する方法であって、
    外部入力リンクからのデータを複数の入力で受け取り、
    複数の入力から外部出力リンクにデータを転送し、
    複数の中間ストレージ・ユニットを前記複数の入力それぞれに接続し、前記複数の中間ストレージ・ユニットのそれぞれが、前記入力と前記複数出力のサブセットとの間のインタフェースを提供し、
    入力からの入力データを各中間ストレージ・ユニットに格納し、
    選択されたデータを、前記中間ストレージ・ユニットから前記複数の出力に転送可能にするデータ転送方法。
34. 請求項３３において、前記出力サブセットが複数の出力を備えたデータ転送方法。
35. 請求項３３において、さらに、Ｐ個の読出しポートを各中間ストレージ・ユニットに設け、各入力にＲ／Ｐ個の中間ストレージ・ユニットを接続するデータ転送方法。
36. 請求項３５において、Ｐが８ポートに等しいデータ転送方法。
37. 請求項３３において、さらに、各中間ストレージ・ユニットに２Ｎ個の格納場所を設け、Ｎが多重化サイクルの多重間隔の数であるデータ転送方法。
38. 請求項３７において、Ｎが４８個の多重間隔に等しいデータ転送方法。
39. 請求項３７において、さらに、
    前記２Ｎ個の格納場所の第１部分にＮ ＳＴＳ−１フレームから現在の列を格納し、
    前記２Ｎ個の格納場所の第２部分にＮ ＳＴＳ−１フレームから前の列を格納するデータ転送方法。
40. 請求項３３において、選択されたデータの転送を可能にする工程が、さらに、
    中間ストレージ・ユニットからデータを選択するアドレス信号を供給し、
    種々の入力に接続された複数の中間ストレージ・ユニットの１つからの出力を有効にするイネーブル信号を供給する、データ転送方法。
41. 請求項３３において、さらに、
    前記中間ストレージ・ユニットから前記複数の出力への選択されたデータの転送を可能にする、複数の選択ストレージ・ユニットを設け、
    前記複数の選択ストレージ・ユニットをそれぞれ各出力に接続する、データ転送方法。
42. 請求項３３において、前記複数の中間ストレージ・ユニットが多重分離レジスタ・ファイルであるデータ転送方法。
43. 請求項３３において、さらに、
    各中間ストレージ・ユニットにＮ個の格納場所を設け、Ｎが多重化サイクルの多重間隔の数であるデータ転送方法。
44. 請求項４３において、Ｎが４８個の多重間隔に等しいデータ転送方法。
45. 請求項４３において、さらに、
    各出力に遅延メモリを接続し、
    出力が、選択された中間ストレージ・ユニットから現在のデータを読み出す場合、前記遅延メモリからデータを読み出す、データ転送方法。
46. 請求項４５において、さらに、前記出力が、前記選択された中間ストレージ・ユニットから前のデータを読み出す場合、この選択された中間ストレージ・ユニットから直接データを読み出す、データ転送方法。
47. 請求項４３において、さらに、フレームの第１列の全サブフレームに固定値を上書きする、データ転送方法。
48. 請求項３３において、さらに、
    各中間ストレージ・ユニットに、入力タイムスロットからのデータを格納する、少なくともＮ個の格納場所を備えたセル・アレイを設け、
    前記セル・アレイに接続された書込み選択部によって、前記セル・アレイの格納場所に、前記入力タイムスロットの１つからのデータを書込み可能にする、データ転送方法。
49. 請求項４８において、さらに、
    前記セル・アレイに複数の読出デコーダを接続し、
    前記複数の読出デコーダそれぞれを選択ストレージ・ユニットに接続し、
    選択ストレージ・ユニットから読出しデコーダにアドレス信号を転送し、
    前記アドレス信号を用いて前記セル・アレイの格納場所からデータを選択して、このデータを前記読出しデコーダを用いて出力に読み出すデータ転送方法。
50. 請求項４９において、さらに、
    各中間ストレージ・ユニットに比較器を設け、
    前記選択ストレージ・ユニットから前記比較器にイネーブル信号を転送し、
    前記比較器を用いて、前記イネーブル信号を入力ポート識別子と比較し、
    前記イネーブル信号が入力ポート識別子に一致すると、前記比較器を用いて、前記セル・アレイから選択されたデータを出力に対して有効にするデータ転送方法。
51. 請求項４８において、さらに、
    前記セル・アレイに読出し回路を設け、
    前記セル・アレイに少なくとも１つのストレージ・セルを設け、
    前記セル・アレイに少なくとも１つの書込み回路を設け、
    前記少なくとも１つの書込み回路により、入力から前記ストレージ・セル内にデータを転送し、
    前記読出し回路により、前記ストレージ・セル内の値を出力に送出するデータ転送方法。
52. 請求項５１において、前記セル・アレイが２つ以上のストレージ・セルを備え、さらに、
    前記読出し回路を前記２つ以上のストレージ・セル間で共有するデータ転送方法。
53. 請求項５２において、さらに、出力に読み出される値を有する、前記２つ以上のストレージ・セルから１つのストレージ・セルを選択することにより、マルチプレクサを用いて前記読出し回路を駆動するデータ転送方法。
54. 請求項５２おいて、前記セル・アレイが２つ以上の書込み回路を備え、さらに、
    書込み回路を前記セル・アレイに接続し、
    前記書込み選択回路により、前記２つ以上の書込み回路を引き続いて書込み可能にするデータ転送方法。
55. 請求項５２において、さらに、
    前記２つ以上のストレージ・セルに、マスタ・ストレージ・セルおよびスレーブ・ストレージ・セルを設け、
    前記少なくとも１つの読込み回路により、前記マスタ・ストレージ・セルにデータを書き込み、
    前記マスタ・ストレージ・セルから前記スレーブ・ストレージ・セルにこのデータを転送し、
    前記読出し回路により、前記スレーブ・ストレージ・セルからこのデータを読み出すデータ転送方法。
56. 請求項３３において、さらに、
    前記中間ストレージ・ユニットの各読出しポートを複数の出力に接続し、
    前記読出しポートに接続された前記複数の出力のそれぞれを逐次に有効にするデータ転送方法。
57. 請求項５６において、２つ以上の出力が、前記中間ストレージ・ユニットの各読出しポートに接続されているデータ転送方法。
58. 請求項５７において、さらに、
    前記中間ストレージ・ユニットを単一クロック・サイクル内に前記２つ以上の出力から読み出すことにより、入力当たりの中間ストレージ・ユニットの数を低減する、データ転送方法。
59. 請求項４５において、さらに、
    前記複数の入力のそれぞれに入力プロセッサを設け、
    前記複数の出力のそれぞれに出力プロセッサを設け、
    前記入力プロセッサにより、入力フレームの列を前記入力に接続された中間ストレージ・ユニットに書き込み、
    前記出力プロセッサにより、前記出力に接続された中間ストレージ・ユニットまたは遅延メモリから出力フレームの列を読み出し、
    前記複数の中間ストレージ・ユニットを、前記入力プロセッサおよび前記出力プロセッサの周波数よりも高い周波数で作動させるデータ転送方法。
60. 請求項５９において、前記中間ストレージ・ユニットが、前記入力プロセッサおよび前記出力プロセッサの周波数のＣ＋１／Ｃ倍の周波数で作動し、このＣがフレームの列区間の数であるデータ転送方法。
61. 請求項５９において、前記中間ストレージ・ユニットが１フレーム期間中にＣ＋１個の列を有し、一方で、前記入力プロセッサおよび前記出力プロセッサが同一のフレーム期間中にＣ個の列を有するようになる周波数で、前記中間ストレージ・ユニットが作動する、データ転送方法。
62. 請求項６０において、Ｃが８１０個の列に等しいデータ転送方法。
63. 請求項６０において、さらに、
    フレームの第Ｃ＋１番目の列の間は前記中間ストレージ・ユニットにデータを入力せず、
    フレームの第１列の間は前記出力プロセッサにデータを出力しない、データ転送方法。
64. 請求項５９において、さらに、
    前記入力プロセッサと前記中間ストレージ・ユニットとの間に入力ＦＩＦＯを接続し、
    前記中間ストレージ・ユニットと前記出力プロセッサとの間に出力ＦＩＦＯを接続する、データ転送方法。
65. 複数の外部入力リンクから複数の外部出力リンクにデータを転送するスイッチであって、
    外部入力リンクからデータを受け取る複数の入力と、
    外部出力リンクにデータを転送する複数の出力と、
    入力からの入力データを格納し、前記入力と前記複数出力のサブセットとの間のインタフェースを提供する、複数の格納およびインタフェース提供手段と、
    前記格納およびインタフェース提供手段から前記複数の出力に、選択されたデータを転送可能にする手段とを備えたスイッチ。

Images