KR0183135B1 - 동기램과 비동기램을 이용한 시간 스위칭 장치 - Google Patents

Abstract

본 발명은, 입력되어 들어온 데이타를 저장할 메모리를 2(A,B)개 두며 이 메모리를 비동기가 아닌 시스템 클럭이 관여되는 동기 메모리로 구성하영 일정 주기마다 입력데이타를 다른 메모리(A→B→A→...)에 교대로 저장하여 완전히 한 주기의 TU 데이타를 한 메모리에 저장한 후 저장된 데이타를 읽어 가는 방법으로 설계되어 있다. 이렇게 되면 출력되는 데이타가 한 주기 지연되는 것을 제외하고는 정확하고 원하는 타일슬롯(Time Slot)에 테이타를 출력시킬 수 있다. 또한 메모리에 클럭이 관여되므로 클럭의 한 주기 동안에서 메모리의 입출력이 이루어진다면 시스템은 안정된 타이밍 마진을 가질수 있고 전/후단 시간 스위치 겸용시에 입력 신호와 출력 신호의 레이트(rate)가 들린다 하더라도 안정되게 시스템을 설계하기가 쉬워진다.

Description

동기 램과 비동기 램을 이용한 시간 스위칭 장치

제1도는 본 발명이 적용되는 시간 스위치 망의 전체 구성도.

제2도는 본 발명에 따른 입출력 신호에 대한 특성도.

제3도는 본 발명에 따른 동기 램과 비동기 램을 이용한 시간 스위칭 장치의 일실시예 구성블럭도.

* 도면의 주요부분에 대한 부호의 설명

10 : 타이밍신호 발생부 21 내지 24 : 시간 스위치

34, 35 : 동기 램 36, 43 : 멀티플렉서

37 : 출력 스위칭부 40 : 접속부

41, 42 : 비동기 램

본 발명은 SDH(Synchronous Digital Hierarchy) 기반의 TU(Tributary Unit)12 단위의 광대역 디지탈 교차 스위치 시스템에서의 시간 스위칭 장치에 관한 것으로서, 특히 하나의 입출력 포트(port)를 갖는 동기 램(RAM : Random Access Memory)과 하나의 입력포트와 두 개의 출력포트를 갖는 비동기 램을 이용한 시간 스위칭 장치에 관한 것이다.

최근에는 집적회로의 급속한 발전으로 인해 대용량의 스위치를 고집적 회로인 ASIC화 하고 있다. 일반적인 스위치는 데이타의 위치를 시간적으로 바꾸어주는 시간 스위치와 시간적인 위치 이동을 수행하는 시간 스위치로 구분되며 일반적으로 스위치 망의 대부분은 이들을 함께 적용하는 시간/시간/시간의 3단 구조를 가진다.

본 발명이 적용되는 TU12 단위의 스위치 망에서도 회선 폭주시 기 서비스 중인 스위칭 경로의 재배열 없이 스위칭 가능한 완전한 블럭킹이 없는 개념을 바탕으로 설계되었다.

본 발명이 적용되는 TU12 단위의 스위치 네트웍에서도 회선 폭주시 기서 비스 중인 스위칭경로의 재배열 없이 스위칭 가능한 완전한 논 블럭킹(non-blocking) 개념을 바탕으로 설계되었다.

이러한 특성을 가진 종래의 시간 스위칭 장치의 경우, 비동기 메모리를 이용하여 설계하여 입력되는 고속의 데이타 신호의 대해 안정된 타이밍 체계로 설계하기가 어려웠으며, 이에 따라 시스템 열화시 안정된 스위칭 기능을 수행하지 못하였고, 또한 입력 데이타의 속도가 다른 경우 비동기 설계인 관계로 시간-시간-시간의 3단 구성에 적용하기 어려운 문제점이 있었다.

더욱이, 비동기 메모리만을 종래의 시간 스위칭 장치의 경우, L버스와 같이 시스템 클럭에서 단순 분주되는 클럭에 의해 운용되는 접속방식에는 충분히 활용할 수 없는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, SDH 기반의 TU12 단위의 광대역 디지탈 교차 스위치 시스템에서, 외부로부터 입력되는 클럭을 이용하여 스위칭 타이밍을 조절하고, 외부로 부터 입력되는 스위칭 제어신호들을 일시 저장한 후 선택적으로 이용하여 스위칭 타이밍을 조절하므로써, 스위칭 경로 변경시 데이타의 손실을 방지할 수 있는 시간 스위칭 장치를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은, 적어도 하나의 입력신호를 외부로 스위칭하는 시간 스위칭 장치에 있어서, 외부로부터 입력된 시스템 클럭과 프레임 클럭을 입력받아 상기 입력신호에 대한 스위칭 타이밍을 조절하기 위한 타이밍신호를 제공하는 타이밍신호 발생수단; 상기 타이밍신호에 따라, 상기 입력신호를 다수의 신호로 분기하여 스위칭하는 적어도 하나의 입력 스위칭수단; 하나의 입출력 포트를 갖는 동기 램(RAM : Random Access Memory)으로 각각 이루어지며, 상기 타이밍신호에 따라 상기 입력 스위칭수단으로부터 전달되는 신호를 일시 저장하여 출력하는 적어도 하나의 저장수단; 상기 타이밍신호와 외부로부터 전달된 스위칭 제어신호에 따라, 상기 저장수단으로부터 전달되는 신호들중 하나의 신호를 선택하여 출력하는 적어도 하나의 선택수단; 상기 타이밍신호에 따라, 상기 선택수단의 출력신호를 외부로 스위칭하기 위한 적어도 하나의 출력 스위칭수단; 상기 타이밍신호에 따라 상기 스위칭 제어신호를 상기 적어도 하나의 선택수단으로 전달하는 적어도 하나의 접속수단을 구비하되, 상기 적어도 하나의 접속수단은 각각, 하나의 입력포트를 통해 외부로부터 상기 스위칭 제어신호를 입력받아 일시 저장하여 제1 및 제2출력포트를 통해 출력하는 제1 및 제2비동기 램(RAM : Random Access Memory); 및 상기 제1 및 제2비동기 갬의 제1출력포트를 통해 전달되는 스위칭 제어신호를 선택적으로 상기 선택 수단으로 전달하는 멀티플렉서(Multiplexer)를 포함하는 것을 특징으로 한다.

그리고, 본 발명은, 입력되어 들어온 데이타를 저장할 메모리를 2(A,B)개 두며 이 메모리를 비동기가 아닌 시스템 클럭이 관여되는 동기 메모리로 구성하여 일정주기마다 입력데이타를 다른 메모리(A→B→A→...)에 교대로 저장하여 완전히 한 주기의 TU 데이타를 한 메모리에 저장한 후 저장된 데이타를 읽어 가는 방법으로 설계되어 있다. 이렇게 되면 출력되는 데이타가 한 주기 지연되는 것을 제외하고는 정확하고 원하는 타임슬롯(Time Slot)에 데이타를 출력시킬 수 있다.

또한, 메모리에 클럭이 관여되므로 클럭의 한 주기 동안에서 메모리의 입출력이 이루어진다면 시스템은 안정된 타이밍 마진을 가질 수 있고 전/후단 시간 스위치 겸용시에 입력 신호와 출력 신호의 레이트(rate)가 틀린다 하더라도 안정되게 시스템을 설계하기가 쉬워진다.

여기서, 입력신호 처리 과정을 살펴보면 전단 시간스위치에 적용시에는 19M용 LBUS에 해당하는 입력데이타가 접속되며 그 접속신호 LBUS(19M)내에는 66개(63개는 TU12, 3개는 의사더미)의 TU12 신호와 6개의 고정더미 신호가 있다. 스위치 ASIC의 전단부에는 해당 버스의 무결성을 확보하기 위하여 BIP추출/검사기능을 수행하며 BIP 처리가 끝난 입력 데이타는 더미를 제외한 66개의 TU12 채널 단위로 동기 메모리에 저장된다. 해당 입력 데이타당 2개의 동기 메모리가 필요하므로 출력부에 전달되기 전에 2:1 멀티플렉서를 거치고 스위치 ASIC 후단부에 전달된다. 후단부에서는 다음 단의 ASIC 전단부에서 전송로상의 문제를 검사할 수 있도록 BIP 생성/삽입 과정을 거친다. 또한 후단 시간스위치 ASIC에 적용시에는 38M의 입력조건과 19M의 출력조건을 가지며 38M용 LBUS내에는 12개의 고정더미 신호와 132개(126개는 TU12, 6개는 의사더미)의 TU12 신호가 존재한다. 상기에서 설명한 전단부의 기능을 수행한 후 12개의 더미 신호를 제외한 132개의 TU12 신호가 동기 메모리에 저장되어 출력되며 후단부로 전달되어 동일한 기능을 수행한다. 연결행렬 메모리에 관련된 사항도 전단 시간스위치와 후단 시간스위치에 적용시 차이가 난다. 전단 시간스위치에는 2 플레인(Plane) 방식으로 인해 입력신호의 2배인 38M급 신호를 출력해야하기 때문에 연결행렬 메모리가 고정더미를 제외하고 132개 필요하며 후단 시간스위치에는 반대로 입력 38M급의 1/2인 19M급을 출력하면 되므로 고정더미를 제외하고 66개의 연결행렬 메모리가 필요하다. 이 연결행렬 메모리는 전단/후단 공히 이중 버퍼구조를 가지고 있어 연결행렬 값의 변경시에도 안전하게 수행될 수 있도록 하였다. 이처럼 전/후단의 입력구조가 틀린 관계로 전/후단 공용을 위해 입/출력 모두 38M급에 해당하는 LBUS가 접속할 수 있도록 설계하였고 이에따라 동기 메모리의 크기도 132개의 TU12채널이 저장될 수 있는 규모로 설계되었으며 연결 행렬에 해당하는 비동기 메모리도 132개의 TU12 채널을 제어할 수 있는 규모로 설계되었다. 특히 이 비동기 메모리는 3 포트를 가지고 있어 외부 CPU의 읽기과정에 연결된 포트, 쓰기 과정에 연결된 포트, 동기 메모리에 연결된 포트로 구분된다. 본 발명이 적용된 TU12 단위 시간스위치에는 전체 252X504 TU12 시간스위치 기능, 504X252 TU12 시간 스위치 기능을 수행하도록 설계되어 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.

제1도는 본 발명이 적용되는 시간 스위치 망의 전체 구성도로서, 시간스위치와 시간스위치를 이용하여 TU12 단위 5044X5044의 블록킹(blocking) 확률이 없는 스위치 네트웍을 나타낸다.

전단 시간스위치에서는 TU12 단위 신호 252개 채널을 입력하여 블러킹 확률이 없도록 시간확장하여 TU12 단위 신호 504개에 일대일로 사상되어 출력된다.

그러므로, 시간 스위치에서는 전단 시간스위치로부터 L버스(BUS)를 출력선별로 모아 스위칭한다. 그리고, 후단 시간 스위치에서는 전단 시간 스위치의 역과정을 수행한다. 여기서, 하나의 후단 시간스위치는 4개의 L버스를 통해 전달되는 신호를 입력 받아 TU12 단위 504X252의 스위칭을 수행한다.

제2도는 본 발명에 따른 입출력 신호에 대한 특성도이다.

L버스는 38Mbps급을 기준으로 하며 단순 2분주한 19Mbps 급도 L버스로 사용된다.

여기서, 38Mbps급을 기준으로 설명하면, STM-1 신호인 155Mbps급 신호를 단순 분주하여 생성한 클럭과 동기되어 있으며, 이 L버스(38M)안에는 12개의 고정 더미(Dummy)와 6개의 의사더미가 존재하여 126개의 TU12채널과 결합하여 종합적으로 살펴보면 12개의 고정더미와 132개의 TU12 채널이 존재하는 것처럼 보인다.

제3도는 본 발명에 따른 동기 램과 비동기 램을 이용한 시간 스위칭 장치의 일실시예 구성 블럭도이다.

제3도에 도시된 바와 같이, 본 발명의 동기 램과 비동기 램을 이용한 시간 스위칭 장치는, 외부로부터 입력된 시스템 클럭(38Mbps CLOCK)과 프레임 클럭(2K)을 입력받아 외부로부터 입력되는 데이터에 대한 스위칭 타이밍을 조절하기 위한 타이밍신호를 제공하는 타이밍신호 발생부(10)와 타이밍신호 발생부(10)로부터 전달된 타이밍신호와 외부의 CPU(Central Process Unit)로 부터 전다뢴 스위칭 제어신호에 따라, 데이터를 전달하고자 하는 신호경로를 선택하여 선택한 경로로 스위칭하기 위한 다수의 시간 스위치(21 내지 24)와, 상기 CPU로부터 입력되는 스위칭 제어신호를 다수의 시간 스위치(21 내지 24)로 접속하기 위한 접속부(40)를 구비한다.

다수의 시간 스위치(21 내지 24)는 각각, 타이밍 신호 발생부(10)로부터 전달된 타이밍신호에 따라, 외부로부터 입력되는 데이터를 2개의 데이터로 분기하여 스위칭하는 입력 스위칭부(33)와, 하나의 입출력포트를 갖으며, 타이밍신호 발생부(10)로부터 전달되는 타이밍신호에 따라, 입력 스위칭부(33)에 의해 분기되어 전달되는 신호를 일시 저장하여 출력하는 132x8 동기 램(34, 35)들과, 접속부(40)로부터 전달된 스위칭 제어신호에 따라, 1328 동기 램(34, 35)들의 출력 신호를 선택적으로 출력하는 멀티플렉서(36)와, 타이밍신호 발생부(10)로부터 전달되는 타이밍신호에 따라, 멀티플렉서(36)의 출력신호를 외부로 스위칭하기 위한 출력 스위칭부(37)를 구비한다.

접속부(40)는, 상기 CPU로부터 스위칭 제어신호를 입력받는 하나의 입력포트, 멀티플렉서(43)에 연결된 제1출력포트 및 외부로 연결된 제2출력포트를 갖으며, 입력포트를 통해 입력된 스위칭 제어신호를 일시 저장하여 제1 및 제2출력포트를 통해 출력하는 132x4 비동기 램(41, 42)들과, 비동기 램(41, 42)들의 제1출력포트를 통해 전달된 스위칭 제어신호를 다수의 시간 스위치(21 내지 24)의 멀티플렉서(34)로 선택적으로 전달하는 멀티플렉서(43)를 구비한다.

상기한 바와 같은 구조를 갖는 본 발명에 따른 동기 램과 비동기 램을 이용한 시간 스위칭 장치의 동작에 대하여 상세하게 설명하면 다음과 같다.

타이밍신호 발생부(10)는 38M 시스템 클럭과 2K 프레임 클럭을 입력받아 19Mbps급 타이밍신호, 72Kbps급 타이밍신호, 18Kbps 타이밍신호, 고정더미 위치 및 멀티플렉서(36)를 제어하기 위한 타이밍신호를 출력한다.

시간 스위치(21 내지 24)들의 입력 스위칭부(33)에는 동기 램(34, 35)들이 전단/후단에서 공히 사용될 수 있도록 입력 스트림의 위상을 맞춰주는 역할을 수행하고, 앞단에서의 전송에러를 검증하기 위하여 2K한 프레임 동안의 BIP(Bit Interleaved Parity) 계산과 추출, 비교검사 및 누적 등의 기능을 수행한다. 이때, 사용되는 바이트는 고정 더미의 한 바이트를 사용하는데, 입력이 38M/19M 두 가지 경우가 존재하므로 클럭은 38M를 사용하고 19M 데이타인 경우는 19M에 해당하는 클럭 인에이블 개념을 사용한다.

그래서, 38M 시스템 클럭을 전/후단 공용 시스템 클럭으로 사용 가능하게 할 수 있다.

시간 스위치(21 내지 24)들의 동기 램(34, 35)들은 입력 스위칭부(33)에서 출력된 데이타를 고정더미와 의사더미를 포함한 TU12 채널로 구별하여, 입력 스위칭부(33)에서의 72K마다 6개의 고정더미를 제외하고 18K마다 66개씩 동기 램(34, 35)들에 교대로 저장한다.

여기서, 동기 램(34, 35)들에는 시스템 클럭인 38Mbps급 신호가 입력되며, 쓰기 가능신호를 만들어 낼때 입력 스위칭부(33)에서와 마찬가지로 전단에서는 19M인에이블 신호를 사용한다.

그리고, 동기 램(34)이 쓰기 상태이면, 동기 램(35)은 읽기 상태가 되며, 72K마다 전단에서는 6개의 고정 더미와 후단에서는 12개의 고정 더미가 메모리에 쓰여지지 않도록 타이밍신호를 사용한다.

멀티플렉서(36)는 18K마다 동기 램(34, 35)들에서 데이타를 교대로 가져와야하므로 선택단자에 18K관련 타이밍 신호가 전달된다.

출력 스위칭부(37)에서는 멀티플렉서(36)에서 출력된 데이타를 38Mbps급으로 리타이밍하여 안정한 데이타를 받아 출력하고, 다음단 ASIC에서 전송에러를 검출할 수 있도록 2K한 프레임 동안의 BIP를 계산하여 삽입하는 역할을 수행한다. 여기서, 삽입되는 바이트도 고정더미를 이용한다.

접속부(40)에서는 연결행렬 메모리인 3포트 비동기 메모리를 사용한다. 3 포트는 쓰기 포트 1포트, 읽기 포트 2포트를 의미하며 쓰기, 읽기 포트는 외부 CPU 포트에 연결되어 사용되며 나머지 읽기 포트는 타이밍신호 발생부(1O)에서 19M/38Mbps 단위로 읽기 어드레스에 연결되어 동기 램(34, 35)들에 저장되어 있는 특정 데이타를 출력시킬때 사용된다.

이상에서 설명한 바와 같이 본 발명은 동기 램과 비동기 램을 이용하여 다음과 같은 효과를 갖는다.

첫째, 타이밍신호에 따라 입력 스위칭부에 의해 분기된 신호들을 동기 램들에 일시 저장하므로써, 시스템의 안정도를 높일 수 있다.

둘째, 하나의 입력 포트와 두 개의 출력포트를 갖는 비동기 메모리를 이용하여 구성을 간단하게 할 수 있다.

셋째, 연결 행렬 메모리의 이중구조와 동기 메모리를 2개 준비하여 스위칭의 변경시에도 스위칭 데이타의 손실을 막을수 있다.

넷째, 시간 스위칭 장치는 기본적으로 많은 네트(net)를 포함하게 되어 위치잡기(Placement)와 구도잡기(Layout)시 어려운 점을 가지고 있으나 메모리를 사용하여 최대한으로 네트를 감소시켜 구도잡기(Layout)시에 발생할 수 있는 많은 제약들을 방지할 수 있다. 한 것도 한 장점이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (2)

1. 적어도 하나의 입력신호를 외부로 스위칭하는 시간 스위칭 장치에 있어서, 외부로부터 입력된 시스템 클럭과 프레임 클럭을 입력받아 상기 입력신호에 대한 스위칭 타이밍을 조절하기 위한 타이밍신호를 제공하는 타이밍신호 발생수단; 상기 타이밍신호에 따라, 상기 입력신호를 다수의 신호로 분기하여 스위칭하는 적어도 하나의 입력 스위칭수단; 하나의 입출력 포트를 갖는 동기 램(RAM : Random Access Memory)으로 각각 이루어지며, 상기 타이밍신호에 따라 상기 입력 스위칭수단으로부터 전달되는 신호를 일시 저장하여 출력하는 적어도 하나의 저장수단; 상기 타이밍신호와 외부로부터 전달된 스위칭 제어신호에 따라, 상기 저장수단으로부터 전달되는 신호들중 하나의 신호를 선택하여 출력하는 적어도 하나의 선택수단; 상기 타이밍신호에 따라, 상기 선택수단의 출력신호를 외부로 스위칭하기 위한 적어도 하나의 출력 스위칭 수단; 상기 타이밍신호에 따라 상기 스위칭 제어신호를 상기 적어도 하나의 선택수단으로 전달하는 적어도 하나의 접속수단을 구비하되, 상기 적어도 하나의 접속수단은 각각, 하나의 입력포트를 통해 외부로부터 상기 스위칭 제어신호를 입력받아 일시 저장하여 제1 및 제2출력포트를 통해 출력하는 제1 및 제2비동기 램(RAM : Random Access Memory); 및 상기 제1 및 제2비동기 램의 제1출력포트를 통해 전달되는 스위칭 제어신호를 선택적으로 상기 선택 수단으로 전달하는 멀티플렉서(Multiplexer)를 포함하는 것을 특징으로 하는 동기 램과 비동기 램을 이용한 시간 스위칭 장치.
2. 제1항에 있어서, 상기 입력 스위칭수단은, 기능수행을 위해 고정더미의 한바이트를 사용하며, 입력신호가 38Mbps급 신호인 경우 38Mbps급 클럭 인에이블 신호를 사용하고, 입력신호가 19Mbps급 신호인 경우 19Mbps급 클럭 인에이블 신호를 사용하는 것을 특징으로 하는 동기 램과 비동기램을 이용한 시간 스위칭 장치.