KR100228378B1 - 티유12 및 티유11이 혼재된 종속신호를 스위칭하는 전/후단 겸용 시간 스위칭 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

종속신호(TU)12 및 11이 혼재된 종속신호를 스위칭할 수 있는 전/후단 겸용 시간 스위칭장치

2. 발명이 해결하려고 하는 기술적 과제

TU12 단위의 시간 스위치 기능에 TU11 단위의 시간 스위치 기능을 부가하고 칩 제작시에 배선과 배치를 용이하도록 함.

3. 발명의 해결방법의 요지

시스템 클럭에 따라 입력 스트림의 위상을 맞추고 전송 에러를 검증하는 입력단 스위칭 수단; 하나의 버스당 두 개의 메모리가 존재하여 상기 입력단 스위칭 수단에서 출력된 데이타를 저장하는 다수의 동기 저장수단; 동기 저장수단의 출력을 다중화하는 다중화수단; 상기 다중화수단에서 출력된 데이타에 대해 BIP를 계산하여 삽입하는 출력단 스위칭수단; 각종 타이밍 신호를 출력하는 타이밍 생성수단; 및 CPU와 접속되는 수단을 구비함.

4. 발명의 중요한 용도

전송장치의 시간스위치에 이용됨.

Description

종속신호(TU)12 및 11이 혼재된 종속신호를 스위칭할 수 있는 전/후단 겸용 시간 스위칭장치{PRE AND POST TIME SWITCH FOR SWITCHING SUBSIGNAL OF MIXED MODE ON TU12/TU11}

본 발명은 시간 스위칭장치에 관한 것으로, 특히 1 포트 동기식 램(1 port sync RAM)과 3 포트 비동기식 램(3 port async RAM)을 이용하여 TU(Tributary Unit)12 단위 뿐만아니라 TU11 단위 신호가 혼재하여 입력되는 경우에 적용할 수 있고, 전/후단 겸용으로 사용할 수 잇는 시간 스위칭 장치에 관한 것이다.

통신망에서 스위칭 기능은 교환기 뿐만아니라 전송장치에 널리 사용되는 기능이다. 이러한 기능을 하기 위하여 과거 아날로그 방식의 릴레이등을 이용하는 것이 현재에는 디지탈 메모리를 이용하여 스위칭 기능을 수행한다.

최근에는 집적회로의 급속한 발전으로 인해 대용량의 스위치를 고집적(ASIC)화 하고 있다. 일반적인 스위치는 데이타의 위치를 시간적으로 바꾸어주는 시간스위치와 공간적인 위치 이동을 수행하는 공간스위치로 구분되며, 일반적으로 스위친 망의 대부분은 이들을 함께 적용하는 시간/공간/시간의 다단 구조를 가진다.

본 발명이 적용되는 TU12/TU11 단위의 스위치 망에서도 회선 폭주시 이미 서비스 중인 스위칭 경로의 재배열 없이 스위칭 가능한 완전한 블럭킹이 없는(non-blocking) 개념을 바탕으로 설계되었다.

이러한 특성을 가진 종래의 시간스위치에서는 비동기 메모리를 이용하여 설계되어, 입력되는 고속의 데이타 신호에 대해 안정된 타이밍 설계를 어렵게 하여 시스템 열화시 안정된 스위칭 기능을 수행하기 어려웠고, 시간스위치를 시간-공간-시간(T-S-T) 스위치에 이용시 전/후단 시간스위치에 공히 적용시키고자 할때 입력 데이타의 속도가 다른 경우 비동기 설계인 관계로 제약성이 많이 따른다고 할 수 있다.

그리고, 접속기준이 19M 또는 38M의 저속버스와 같이 시스템 클럭에서 단순 분주되는 클럭에 의해서 운용될 수 있는 경우 기존의 비동기 메모리만을 이용한 방식은 접속방식을 충분히 활용할 수 없어 비효율적이므로 적합하지 않았다.

이러한 문제점들을 극복하기 위한 방안으로 본 출원인이 95년도에 출원한 [출원번호 : 55912] TU12 단위의 전/후단 겸용 시간스위치를 제안한 바 있다.

그러나, 사용되는 SDH(Synchronous Digital Hierarchy) 계위를 살펴보면 TU12 단위 신호 뿐만아니라 TU11 단위 신호도 기존 전송망에서 많이 사용되고 있다.

다시말하면, TU12 단위의 신호만이 사용되는 망에서는 이미 제안한 바 있는 TU12 단위의 스위칭 장치를 사용하면 되지만 TU12 신호 뿐만아니라 TU11 신호가 혼재 되어 있는 경우에는 종래의 TU12 전용 스위칭 기술을 사용할 수 없다.

또한, 메모리를 사용하여 배선을 용이하게 하였지만 현재 ASIC 제작기술로는 메모리 갯수에 제한을 받고 있어 가능한 한 사용하는 메모리 갯수를 줄여야 하는 문제점을 안고 있다.

따라서, 상기와 같은 종래 기술의 문제점을 극복하기 위해 안출된 본 발명은 SDH 기반의 TU11/TU12 단위의 신호가 저속부 광대역 디지탈 교차 스위치에서의 접속기준인 저속버스내에서 TU그룹 단위로 혼재해 있는 경우, 3 포트 비동기 메모리와 1 포트 동기 메모리의 확장 및 적당한 제어 알고리즘을 이용하여 이미 제안한 TU12 단위의 시간 스위치 기능에 TU11 단위의 시간 스위치 기능을 부가하고 개별적으로 사용되는 2개의 메모리를 용량이 2배인 1개의 메모리로 사용하여 칩 제작시에 배선과 배치를 용이하도록 한 TU12/11 혼용모드의 전/후단 겸용 시간 스위칭 장치를 제공함에 그 목적이 있다.

도 1 은 본 발명이 적용되는 스위칭 망의 전체 구성도,

도 2 는 도 1의 스위치 망에 사용되는 입출력 신호의 구성도,

도 3 은 도 2의 입출력 신호내 TU11 및 TU12 신호의 구조도,

도 4 는 본 발명에 따른 전/후단 겸용 시간 스위칭장치의 블록 구성도,

도 5 는 본 발명에 따른 동기 메모리의 구조도,

도 6 은 본 발명에 따른 3포트 비동기 메모리의 구도도.

* 도면의 주요한 부분에 대한 부호의 설명

410 : 저속버스

411 : 입력단 스위칭부

412,413 : 동기 메모리

414,432 : 다중화부,

415 : 출력단 스위칭부

420 : 타이밍 생성부

430 : CPU 접속부

431 : 3포트 비동기 메모리

433 : CPU 읽기 포트

상기 목적을 달성하기 위한 본 발명은,

상기와 같이 구성되는 본 발명의 내용을 전반적으로 설명하면, 입력되는 해당 데이타를 저장할 메모리를 2(A,B)개 두며, 이 메모리를 비동기가 아닌 시스템 클럭이 관여되는 동기 메모리로 구성하여 일정 주기(TU12 전용 : 18K, 혼용:72K)마다 입력데이타를 다른 메모리(A→B→A→…)에 교대로 저장하여 완전히 한 주기(TU12 전용:18K , 혼용:72K)의 TU1 데이타를 한 메모리에 저장한 후 저장된 데이타를 읽어 가는 방법으로 설계되어 있다.

이때, 기존의 TU12 신호 전용인 경우의 저장 주기와 TU11/12 신호가 혼재되어 있는 경우의 저장주기의 차이 만큼의 메모리 차이가 발생하게 되는데, 이 저장 주기의 차이에 해당되는 메모리의 증가분과 이에 따른 관련 타이밍들의 변경, 소프트웨어 제어를 통하여 TU11 단위, TU12 단위, TU11/12 단위의 모든 신호에 대해서 데이타가 한 주기(TU12 전용:18K , 혼용 : 72K) 지연되는 것을 제외하고는 정확하고 원하는 타임슬롯(Time Slot)에 데이타를 출력시킬 수 있다.

즉, 입력 데이타가 저장되는 1 포트 동기 메모리의 규모가 확장되고, 연결행렬 메모리인 3 포트 비동기 메모리의 용량확장, 메모리의 크기를 2배로 하여 1개의 메모리로 2개의 메모리를 대체하고, 이에 따른 타이밍 생성 수단이 달라지며 이 연결 행렬 메모리를 제어하는 소프트웨어 알고리즘이 필요하다.

이러한 개선된 수단을 이용하여 TU12 신호만을 수용하던 종래의 하드웨어에 큰 변화 없이 TU12/11 신호를 수용할 수 있는 장치를 제공할 수 있다.

또한, 메모리에 클럭이 관여되므로 클럭의 한 주기 동안에서 메모리의 입출력이 이루어진다면 시스템은 안정된 타이밍 마진을 가질 수 있고, 전/후단 시간 스위치 겸용시에 입력 신호와 출력 신호의 속도가 틀린다 하더라도 안정되게 시스템을 설계하기가 쉬워진다.

입력신호 처리 과정을 살펴보면 전단 시간스위치에 적용시에는 19M용 저속버스에 해당하는 입력데이타가 접속되며, 그 접속신호 저속버스(19M)내에는 66개(63개는 TU12, 3개는 의사더미)의 TU12 신호, 87개(84개는 TU11, 3개는 의사더미)의 TU11 신호와 6개의 고정더미 신호가 있다.

스위치 ASIC의 전단부에는 해당 버스의 무결성을 확보하기 위하여 BIP(Bit Interleaved Parity)의 추출 및 검사기능을 수행하며, BIP 처리가 끝난 입력 데이타는 고정더미를 제외한 66개의 TU12 채널, 87개의 TU11 채널단위로 동기 메모리에 저장된다.

해당 입력 데이타당 2개의 동기 메모리가 필요하므로 출력부에 전달되기 전에 2:1 다중화기를 거치고 스위치 ASIC 후단부에 전달된다. 후단부에서는 다음 단의 ASIC 전단부에서 전송로상의 문제를 검사할 수 있도록 BIP 생성 및 삽입 과정을 거친다.

또한, 후단 시간스위치 ASIC에 적용시에는 38M의 입력조건과 19M의 출력 조건을 가지며, 38M용 저속버스내에는 12개의 고정더미 신호와 528개(504개는 혼재된 TU1, 24개는 의사더미)의 혼재된 TU1 신호가 존재한다. 상기에서 설명한 전단부의 기능을 수행한 후, 12개의 더미 신호를 제외한 528개의 혼재된 TU1 신호가 동기 메모리에 저장되어 출력되며 후단부로 전달되어 동일한 기능을 수행한다.

연결행렬 메모리에 관련된 사항도 전단 시간스위치와 후단 시간스위치에 적용시 차이가 난다. 전단 시간스위치에는 2 플레인(Plane) 방식으로 인해 입력신호의 2배인 38M급 신호를 출력해야 하기 때문에 연결행렬 메모리가 고정더미를 제외하고, 528개 필요하며 후단 시간스위치에는 반대로 입력 38M급의 1/2인 19M급을 출력하면 되므로 고정더미를 제외하고 264개의 연결행렬 메모리가 필요하다. 이 연결행렬 메모리는 전/후단 공히 이중 버퍼구조를 가지고 있어 연결행렬 값의 변경시에도 안전하게 수행될 수 있도록 하였다.

이처럼 전/후단의 입력구조가 틀린 관계로 전/후단 공용을 위해 입/출력 모두 38M급에 해당하는 저속버스가 접속할 수 있도록 설계하였고, 이에 따라 동기 메모리의 크기도 528개의 혼재된 TU1채널이 저장될 수 있는 규모로 설계되었으며, 연결행렬에 해당하는 비동기 메모리도 528개의 TU1 채널을 제어할 수 있는 규모로 설계되었다.

특히, 이 비동기 메모리는 3 포트를 가지고 있어 외부 CPU의 읽기과정에 연결된 포트, 쓰기 과정에 연결된 포트, 동기 메모리에 연결된 포트로 구분된다. 본 발명이 적용된 TU12/11 단위 시간스위치에는 전체 252 X 504 TU12(336 X 672 TU11) 시간스위치 기능, 504 X 252 TU12(672 X 336 TU11) 시간 스위치 기능을 수행하도록 설계되어 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

도 1 은 본 발명이 적용되는 스위치 망의 전체 구성도로서, 시간스위치와 공간스위치를 이용하여 TU12 단위 5044 X 5044의 블럭킹 확률이 없는 스위치 망을 나타낸다.

도면에 도시된 바와 같이 전단 시간 스위치(1)에서는 TU12 단위 신호 252개 채널, TU11 단위 신호 336개을 입력하여 블럭킹 확률이 없도록 공간 확장하여 TU12 단위 신호 504개, TU11 단위신호 672개에 일대일로 사상되어 출력된다.

그러므로, 공간 스위치(2)에서는 상기 전단 시간 스위치(1)로 부터 저속버스(LBUS)를 출력선별로 모아 스위칭하되, 수행(Work)과 보호(Protection)로 이중화되어 있으며, 후단 시간 스위치(3)에서는 전단 시간 스위치(1)의 역과정을 수행한다. 하나의 후단 시간 스위치(3)는 4개의 저속버스(LBUS)를 입력받아 TU12 단위 504 X 252, TU11 단위 672 X 336 스위칭을 수행한다.

도 2 는 도 1의 스위치망에서 사용되는 접속 신호인 저속버스에 해당하는 입출력 신호 구성도를 나타낸다.

저속버스(LBUS)는 38M를 기준으로 하며, 단순 2분주한 19M도 저속버스(LBUS)로 사용된다. 38M를 기준으로 설명하면 STM-1(Synchronous Transfer Mode-1) 신호인 155.520M급 신호를 단순 분주하여 생성한 클럭과 동기되어 있으며, 이 저속버스(38M)안에는 12개의 고정 더미와 24개의 의사더미가 존재하여 504개의 혼재된 TU1 채널과 결합하고 있다.

도 3 은 도 2의 입출력 신호내 TU11/12 신호의 구성도로서, AU3 단위의 6.48M프레임을 그려 놓았다. 19M, 즉 STM-1은 3번 다중화 시키면 되고, STM-1 2개의 용량은 6번 다중화 시키면 된다.

도 4 는 본 발명에 따른 TU12/11 혼용모드의 전/후단 겸용 시간 스위칭 장치의 상세 구성 블록도로서, 도면에서 410은 저속버스(LBUS), 411은 입력단 스위칭부, 412,413은 동기 메모리, 414,432는 다중화부, 415는 출력단 스위칭부, 420은 타이밍 생성부, 430은 중앙처리장치(CPU) 접속부, 431은 3포트 비동기 메모리, 433은 CPU 읽기 포트를 각각 나타낸다.

도면에 도시한 바와 같이 입력단 스위칭부(411)는 2개의 동기(Sync) 메모리부(412,413)가 전/후단에서 공히 사용될 수 있도록 입력 스트림의 위상을 맞춰주는 역할을 수행하고, 앞단에서의 전송에러를 검증하기 위하여 프레임 클럭 2K 동안의 한 프레임에 대해 BIP 계산과 추출, 비교검사, 누적등의 기능을 수행한다.

이때 사용되는 바이트는 고정 더미의 한 바이트를 사용한다. 입력이 38M/19M 두 가지 경우가 존재하므로 클럭은 38M를 사용하고 19M 데이타인 경우는 19M에 해당하는 클럭 인에이블 개념을 사용한다. 그래서 38M 시스템 클럭을 전/후단 공용 시스템 클럭으로 사용가능하게 할 수 있다.

2개의 동기(Sync) 메모리부(412,413)는 528 X 8로 하나의 입력 버스당 2개가 존재하며, 상기 입력단 스위칭부(411)에서 출력된 데이타를 고정더미와 의사더미를 포함한 혼재된 TU 채널로 분리하여 전단스위치에서는 72K 마다 6개의 고정더미를 제외하고 264개씩 동기 메모리부(412)와 동기 메모리부(413)에 교대로 저장한다.

상기 동기 메모리부(412,413)의 클럭은 시스템 클럭인 38M가 입력되며, 쓰기가능신호를 만들어 낼때 입력단 스위칭부(411)에서와 마찬가지로 전단에서는 19M 인에이블 신호를 사용한다.

그리고, 동기 메모리부(412)가 쓰기 상태이고, 동기 메모리부(413)는 읽기 상태가 되면 72K마다 전단에서는 6개, 후단에서는 12개의 고정 더미가 동기 메모리부(412)에 쓰여지지 않도록 타이밍 신호를 사용한다. 이 동기 메모리(412,413)의 용량확장을 통해서 TU12 신호, TU11 신호, TU12/11 신호단위의 혼재시에도 스위칭 기능을 제공할 수 있다.

2:1 다중화부(414)는 72K 마다 동기 메모리부(412), 동기 메모리부(413)에서 데이타를 교대로 가져와야하므로 선택단자에 72K 관련 타이밍 신호가 전달된다.

출력단 스위칭부(415)에서는 메모리 출력부인 다중화부(414)에서 출력된 데이타를 38M급으로 리타이밍하여 안정한 데이타를 받아 출력하고, 다음단 ASIC에서 전송에러를 검출할 수 있도록 프레임 클럭 2K 동안의 한 프레임에 대한 BIP를 계산하여 삽입하는 역할을 수행한다. 역시 삽입되는 바이트도 고정더미를 이용한다.

타이밍 생성부(420)는 38M 클럭과 2K 프레임 클럭을 받아 19M, 72K, 고정더미 위치, 상기 다중화 제어신호의 타이밍 신호를 출력한다.

CPU 접속부(430)는 연결행렬 메모리인 3포트 비동기 메모리(431)를 사용한다. 여기서 3 포트는 쓰기 포트 1 포트, 읽기 포트 2포트를 의미하며, 쓰기, 읽기 포트는 외부 CPU 포트에 연결되어 사용되며, 나머지 읽기 포트는 타이밍 생성부(420)에서 19M/38M 단위로 읽기 어드레스에 연결되어 동기 메모리에 저장되어 있는 특정 데이타를 출력시킬때 사용된다.

도 5 는 본 발명에 따른 동기 메모리의 동작을 설명하기 위한 도면이다.

동기 메모리는 시스템 클럭 38M에 동기되어 동작하며, 쓰기 인에이블(WE) 신호와 쓰기 어드레스(W-ADDR)에 의해 입력단 스위칭부(411)와 연결된 저속버스(LBUS)를 통해 입력되는 데이타를 저장한다. 그리고 저장된 데이타는 읽기 어드레스(R-ADDR)에 의해 출력되며, 2:1 다중화부에 의해 다중화되어 출력된다.

도 6 은 본 발명에 따른 연결행렬 메모리인 3포트 비동기 메모리의 구성도로서, 528 X 4 워드 메모리 A, B를 528 X 8 워드 메모리 1개로 구성하여 사용함을 나타내며, 메모리의 실제 어드레스가 출력 포트 어드레스를 나타내며, 메모리에 쓰여지는 내용이 출력될 입력 소스 채널을 나타낸다.

도면에 도시된 바와 같이 3포트 비동기 메모리(51,52)는 3포트로 구성되어 있는데, 한 포트는 CPU 어드레스 버스로부터 읽기 사이클(read cycle)에 따라 읽기 어드레스(raddr3)를 입력받아 어드레스 출력단자 do3으로 어드레스를 출력하는 CPU읽기 포트로 사용된다.

그리고, 한 포트는 CPU 읽기/쓰기 핀으로 부터의 쓰기 인에이블신호(WE)1,2가 선택되어 CPU 어드레스 버스로부터 쓰기 사이클(write cycle)의 어드레스(addr1)가 입력되면 지정된 어드레스에 CPU 데이타 버스로부터 입력되는 데이타(di)를 쓰기 위한 포트로 사용된다.

나머지 한 포트는 타이밍 생성부(420)로부터 38M 클럭에 맞춰 읽기 어드레스(raddr2)를 입력받아 데이타 출력단자 do2를 통해 데이타를 출력하는데 사용된다.

그리고, 2:1 다중화부(53)는 연결 메모리 선택신호(CM CHOICE)에 따라 상기 3포트 비동기 메모리(51)의 do2 출력이나 3포트 비동기 메모리(52)의 do3 출력을 선택하여 연결 메모리(CM) 신호를 주경로(MAIN PATH)를 통해 상기 다중화부(412)로 출력한다.

또한, 2:1 다중화부(54)는 읽기 쓰기 선택신호(R/W CHOICE)에 따라 상기 3포트 비동기 메모리(52)의 do2 출력이나 3포트 비동기 메모리(51)의 do3 출력을 다중화하여 읽기/쓰기 신호를 CPU 읽기 포트(433)를 통해 CPU로 출력한다.

그리고, 입력 채널을 처리할 수 있도록 528 X 8 동기 메모리의 규모로 확장하여 혼재 TU11/12신호에 대해 처리 가능하게 하였다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

상기와 같이 구성되어 동작하는 본 발명은 저속버스(19M, 38M)를 사용하는 혼재된 TU 단위 시간 스위치에 있어서 저속버스 단위의 전송에러 검출과 전/후단 시간스위치의 겸용은 물론 동기(Sync) 메모리를 사용하여 시스템의 안정도를 높이고, 3포트 메모리를 이용하여 구성이 간단한 스위치를 제공할 수 있는 장점을 가지고 있으며, TU11 신호와 TU12 신호가 혼재된 경우라도 어떠한 제약을 받지 않고 스위칭 기능을 제공한다.

그리고, 연결행렬 메모리의 이중구조와 동기(Sync) 메모리를 2개 준비하여 스위칭의 변경시에도 스위칭 데이타의 손실을 막을 수 있다는 장점을 가지고 있다.

또한, 스위치는 기본적으로 많은 네트를 포함하게 되어 위치잡기(Placement)와 구도잡기(Layout)시 어려운 점을 가지고 있으나 메모리의 그룹화를 이용하여 가능한 네트를 줄여 구도잡기(Layout)시에 발생할 수 있는 문제를 방지하고 제어 대상이 되는 연결행렬 메모리의 그룹화를 이용하여 다수개의 메모리 운용을 1개의 메모리 운용방식으로 변환하여 전체 운용방식의 간단화를 기할 수 있는 효과가 있다.

Claims (3)

1. 프레임 클럭과 시스템 클럭을 입력받아 스위칭을 위한 제어 신호와 고정 더미의 위치를 나타내는 신호와 다중화 제어신호를 생성하는 타이밍 생성수단과,

   상기 타이밍 생성수단의 제어를 받아 입력된 데이타의 에러여부를 확인하고, 공간스위칭을 수행하는 다수의 스위칭수단, 및

   중앙처리장치(CPU)와 접속되며, 상기 중앙처리장치로부터 어드레스를 입력받아 중앙처리장치로부터 입력된 데이타를 저장하거나 저장된 데이타를 출력하고, 상기 타이밍 생성수단의 제어에 의해 다중화를 위한 선택신호를 출력하는 CPU 접속수단을 구비하되,

   상기 스위칭수단은,

   시스템 클럭에 따라 입력되는 한 프레임의 데이타에 대해 전송 에러를 검증하는 입력단 스위칭 수단과,

   시스템 클럭에 동기되며, 상기 입력단 스위칭수단으로부터 입력된 데이타를 번갈아 저장하는 다수개의 저장수단,

   상기 CPU 접속수단의 선택신호에 의해 상기 다수개의 저장수단으로 부터 출력된 다수의 데이타중 고정더미를 제외한 데이타에 대해 선택하여 출력하는 다중화 수단, 및

   상기 다중화 수단에서 출력된 데이타를 리타이밍하고, 다음단에서 전송 에러를 검출할 수 있도록 한 프레임에 대한 BIP(Bit Interleaved Parity)를 계산하여 삽입하는 출력단 스위칭수단을 구비하며,

   상기 CPU 접속수단은,

   CPU의 제어를 받아 어드레스를 저장 및 출력하고, 상기 타이밍 생성수단의 제어를 받아 상기 다중화수단의 선택신호로 사용하기 위한 어드레스를 출력하는 3포트의 비동기 저장수단을 포함하여 이루어진 것을 특징으로 하는 전/후단 겸용 시간 스위칭장치.
2. 제 1 항에 있어서,

   상기 CPU 접속수단은,

   제1 읽기 포트와 쓰기 포트는 상기 CPU와 접속되어 상기 CPU의 제어를 받아 데이타가 입출력되고, 제2 읽기 포트는 상기 타이밍 생성수단에 접속되어 상기 타이밍 생성수단의 제어에 의해 저장된 데이타를 출력하는 이중화된 3포트 비동기 저장수단과,

   상기 이중화된 3포트 비동기 저장수단으로부터 출력된 데이타를 상기 CPU의 선택신호에 의해 하나를 선택하여 출력하는 다중화수단을 구비한 수단을 다수개 구비하고,

   상기 CPU와 접속되는 수단을 구비한 것을 특징으로 하는 전/후단 겸용 시간 스위칭장치.
3. 제 2 항에 있어서,

   상기 3포트 비동기 저장수단은,

   528x8 의 크기로 구성하되, 이를 528x4 크기의 두 메모리 영역으로 구분하여 물리적 어드레스를 저장하도록 구성한 것을 특징으로 하는 전/후단 겸용 시간 스위칭장치.