JP2972683B2 - ヘッダ変換回路およびセル分配方法 - Google Patents
ヘッダ変換回路およびセル分配方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同
期転送モード）通信方式に関し、特にＡＴＭセルのヘッ
ダ変換を行うヘッダ変換回路およびそのセル分配方法に
関する。
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同
期転送モード）通信方式に関し、特にＡＴＭセルのヘッ
ダ変換を行うヘッダ変換回路およびそのセル分配方法に
関する。
【０００２】
【従来の技術】図５および図６を参照して、従来のＡＴ
Ｍセルヘッダ変換処理の一例を説明する。図６は図５の
ヘッダ変換部の構成図である。図５に示すように、従来
のヘッダ変換部でのセル処理は、多重化されたセルの入
力信号線３０を分配部２０により分配して、ヘッダ変換
部２１1〜２１nが、ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｔｈ
Ｉｄｅｎｔｉｆｉｅｒ：仮想パス識別子）またはＶＣＩ
（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉ
ｅｒ：仮想チャネル識別子）の変換を行う回路を持ち、
ヘッダ変換後のセルを多重部２２により多重し出力信号
線３１に出力することにより実現している。
Ｍセルヘッダ変換処理の一例を説明する。図６は図５の
ヘッダ変換部の構成図である。図５に示すように、従来
のヘッダ変換部でのセル処理は、多重化されたセルの入
力信号線３０を分配部２０により分配して、ヘッダ変換
部２１1〜２１nが、ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｔｈ
Ｉｄｅｎｔｉｆｉｅｒ：仮想パス識別子）またはＶＣＩ
（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉ
ｅｒ：仮想チャネル識別子）の変換を行う回路を持ち、
ヘッダ変換後のセルを多重部２２により多重し出力信号
線３１に出力することにより実現している。
【０００３】このヘッダ変換部２１1〜２１nが分配され
ている理由は、メモリとのアクセス処理が１セル周期に
終わらないために、一度ライン番号ごと等によりセル分
配を行い、分配された入力信号線ごとにヘッダ変換部を
設けて処理を行っている。分配部２０、ヘッダ変換部２
１1〜２１n、多重部２２の各部は、各々１個のＬＳＩチ
ップで構成されているので、ヘッダ変換部２１1〜２１n
は同じＬＳＩチップが並べられている。
ている理由は、メモリとのアクセス処理が１セル周期に
終わらないために、一度ライン番号ごと等によりセル分
配を行い、分配された入力信号線ごとにヘッダ変換部を
設けて処理を行っている。分配部２０、ヘッダ変換部２
１1〜２１n、多重部２２の各部は、各々１個のＬＳＩチ
ップで構成されているので、ヘッダ変換部２１1〜２１n
は同じＬＳＩチップが並べられている。
【０００４】図６に示すように、従来のヘッダ変換部２
１1〜２１nそれぞれは、メモリとのデータの送受信を行
うメモリインタフェース部４０と、入力されたセルのヘ
ッダの抽出，セルヘッダの書き換えおよびセルの保持を
行う生成部４１により構成されている。このようなヘッ
ダ変換回路において、メモリのアクセス速度の増加を抑
える目的で用いられる一例が、特開平８−３２５９４号
公報に開示されている。
１1〜２１nそれぞれは、メモリとのデータの送受信を行
うメモリインタフェース部４０と、入力されたセルのヘ
ッダの抽出，セルヘッダの書き換えおよびセルの保持を
行う生成部４１により構成されている。このようなヘッ
ダ変換回路において、メモリのアクセス速度の増加を抑
える目的で用いられる一例が、特開平８−３２５９４号
公報に開示されている。
【０００５】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、セルの速度が高速になると、装置の回
路規模が大規模になるということである。
の技術において、セルの速度が高速になると、装置の回
路規模が大規模になるということである。
【０００６】その理由は、入力されたセルをヘッダ変換
回路で処理可能な速度に分配を行い、分配されたセルの
信号ごとにヘッダ変換回路を設けなければいけないため
である。
回路で処理可能な速度に分配を行い、分配されたセルの
信号ごとにヘッダ変換回路を設けなければいけないため
である。
【０００７】第２の問題点は、従来の技術において、セ
ルの速度が高速になると、アクセススピードが低速のメ
モリを使用することができないことである。
ルの速度が高速になると、アクセススピードが低速のメ
モリを使用することができないことである。
【０００８】その理由は、低速なメモリであると、規定
時間内にヘッダ変換処理を終えることができないためで
ある。
時間内にヘッダ変換処理を終えることができないためで
ある。
【０００９】本発明の目的は、ＡＴＭセル処理のヘッダ
変換機能において、セル処理速度の高速化に伴う装置の
回路規模の増加を抑えることができ、またセル速度が高
速な場合でも低速のメモリを使用することが可能なヘッ
ダ変換回路およびそのセル分配方法を提供することにあ
る。
変換機能において、セル処理速度の高速化に伴う装置の
回路規模の増加を抑えることができ、またセル速度が高
速な場合でも低速のメモリを使用することが可能なヘッ
ダ変換回路およびそのセル分配方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明のヘッダ変換回路
は、Ｎ個のラインからのＡＴＭセルを多重したＡＴＭセ
ル流を入力とし、入力ライン番号により偶数ラインポー
ト、奇数ラインポートの二つのポートに分配するかある
いは入力された順番にセルを前記二つのポートに交互に
分配するかをモード切り替えによって行い、１セルごと
にセルの有効／無効判定を行う分配部と、前記分配部の
出力を受けて、並列にセルヘッダの抽出、セルの保持、
セルヘッダの書き換え処理を行う二つの生成部と、前記
二つの生成部からそれぞれセルヘッダの抽出データを入
力して、メモリとのアクセスを行う二つのメモリインタ
フェース部と、前記二つのメモリインタフェース部から
それぞれアクセスされ、新たなセルヘッダ情報を出力す
る二つのメモリと、前記二つの生成部からの出力を、前
記分配部での分配の順番に同期させて多重化を行う多重
部とを備える。
は、Ｎ個のラインからのＡＴＭセルを多重したＡＴＭセ
ル流を入力とし、入力ライン番号により偶数ラインポー
ト、奇数ラインポートの二つのポートに分配するかある
いは入力された順番にセルを前記二つのポートに交互に
分配するかをモード切り替えによって行い、１セルごと
にセルの有効／無効判定を行う分配部と、前記分配部の
出力を受けて、並列にセルヘッダの抽出、セルの保持、
セルヘッダの書き換え処理を行う二つの生成部と、前記
二つの生成部からそれぞれセルヘッダの抽出データを入
力して、メモリとのアクセスを行う二つのメモリインタ
フェース部と、前記二つのメモリインタフェース部から
それぞれアクセスされ、新たなセルヘッダ情報を出力す
る二つのメモリと、前記二つの生成部からの出力を、前
記分配部での分配の順番に同期させて多重化を行う多重
部とを備える。
【００１１】
【００１２】
【００１３】また、本発明のヘッダ変換回路におけるセ
ル分配方法は、一つのＬＳＩチップ内にメモリとのアク
セスを行うメモリインタフェースを２ポート設け、１セ
ルごとにセルの有効／無効判定を行いセルデータに付加
されている入力ライン番号を判別し、この番号が偶数番
号のときには前記２ポートのうちの第１のポートおよび
この番号が奇数番号のときには前記２ポートのうちの第
２のポートのいずれか一方に分配する第１の分配方法
と、入力されたセルを１セルごとに前記２ポートに交互
に分配する第２の分配方法とをモードにより選択的に切
り替え可能にする構成である。
ル分配方法は、一つのＬＳＩチップ内にメモリとのアク
セスを行うメモリインタフェースを２ポート設け、１セ
ルごとにセルの有効／無効判定を行いセルデータに付加
されている入力ライン番号を判別し、この番号が偶数番
号のときには前記２ポートのうちの第１のポートおよび
この番号が奇数番号のときには前記２ポートのうちの第
２のポートのいずれか一方に分配する第１の分配方法
と、入力されたセルを１セルごとに前記２ポートに交互
に分配する第２の分配方法とをモードにより選択的に切
り替え可能にする構成である。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１５】図１を参照すると、本発明のヘッダ変換回
路は、入力端子１０から入力されたＡＴＭセルの有効／
無効（空セル）の判定およびセルの分配を行い、偶数ポ
ート信号５０および奇数ポート信号５１を出力する分配
部１と、メモリ入力０信号５２，メモリ入力１信号５８
およびメモリ出力０信号５３，メモリ出力１信号５９に
よりメモリ７，８と送受信を行うメモリインタフェース
部２，５と、偶数ポート信号５０および奇数ポート信号
５１から入力されたセルのヘッダ部分を抽出し、アクセ
スデータ０信号５４，アクセスデータ１信号５６を出力
および、メモリインタフェース部２，５からの出力であ
るメモリデータ０信号５５，メモリデータ１信号５７を
入力し、これを基にセルヘッダの書き換えを行う生成部
３，４と、生成部３，４の出力セルデータであるセルデ
ータ０信号６０，セルデータ１信号６１の多重化を行う
多重部により構成される。
路は、入力端子１０から入力されたＡＴＭセルの有効／
無効（空セル）の判定およびセルの分配を行い、偶数ポ
ート信号５０および奇数ポート信号５１を出力する分配
部１と、メモリ入力０信号５２，メモリ入力１信号５８
およびメモリ出力０信号５３，メモリ出力１信号５９に
よりメモリ７，８と送受信を行うメモリインタフェース
部２，５と、偶数ポート信号５０および奇数ポート信号
５１から入力されたセルのヘッダ部分を抽出し、アクセ
スデータ０信号５４，アクセスデータ１信号５６を出力
および、メモリインタフェース部２，５からの出力であ
るメモリデータ０信号５５，メモリデータ１信号５７を
入力し、これを基にセルヘッダの書き換えを行う生成部
３，４と、生成部３，４の出力セルデータであるセルデ
ータ０信号６０，セルデータ１信号６１の多重化を行う
多重部により構成される。
【００１６】次に、図１の動作について、図面を参照し
て説明する。入力端子１０から入力されたＡＴＭセルを
分配部１によりセルの有効／無効（空セル）の判定を行
い、有効セルの場合には、セルデータに付加されている
入力ライン番号により偶数ポート信号５０および奇数ポ
ート信号５１に分配される。偶数ポート信号５０は生成
部３に、奇数ポート信号５１は生成部４にそれぞれ入力
される。生成部３，４は、セルヘッダの値を抽出し、ア
クセスデータ０信号５４，アクセスデータ１信号５６を
出力し、メモリデータ０信号５５，メモリデータ１信号
５７が入力されるまでセルの保持が行われる。
て説明する。入力端子１０から入力されたＡＴＭセルを
分配部１によりセルの有効／無効（空セル）の判定を行
い、有効セルの場合には、セルデータに付加されている
入力ライン番号により偶数ポート信号５０および奇数ポ
ート信号５１に分配される。偶数ポート信号５０は生成
部３に、奇数ポート信号５１は生成部４にそれぞれ入力
される。生成部３，４は、セルヘッダの値を抽出し、ア
クセスデータ０信号５４，アクセスデータ１信号５６を
出力し、メモリデータ０信号５５，メモリデータ１信号
５７が入力されるまでセルの保持が行われる。
【００１７】メモリインタフェース部２，５では、アク
セスデータ０信号５４，アクセスデータ１信号５６を入
力し、これを基にメモリにアクセスするための信号を生
成してメモリ７，８にメモリ入力０信号５２，メモリ入
力１信号５８を出力し、メモリ７，８からのメモリ出力
０信号５３，メモリ出力１信号５９を入力して、メモリ
データ０信号５５，メモリデータ１信号５７を出力す
る。
セスデータ０信号５４，アクセスデータ１信号５６を入
力し、これを基にメモリにアクセスするための信号を生
成してメモリ７，８にメモリ入力０信号５２，メモリ入
力１信号５８を出力し、メモリ７，８からのメモリ出力
０信号５３，メモリ出力１信号５９を入力して、メモリ
データ０信号５５，メモリデータ１信号５７を出力す
る。
【００１８】生成部３，４では、メモリデータ０信号５
５，メモリデータ１信号５７を入力して、これを基にセ
ルヘッダの書き換えを行いセルデータ０信号６０，セル
データ１信号６１を出力する。多重部６では、セルデー
タ０信号６０，セルデータ１信号６１の多重化を行う。
その多重化方法はセルデータ０信号６０，セルデータ１
信号６１の同期信号が入力されることにより行われる。
多重化された信号は出力端子１１に出力する。
５，メモリデータ１信号５７を入力して、これを基にセ
ルヘッダの書き換えを行いセルデータ０信号６０，セル
データ１信号６１を出力する。多重部６では、セルデー
タ０信号６０，セルデータ１信号６１の多重化を行う。
その多重化方法はセルデータ０信号６０，セルデータ１
信号６１の同期信号が入力されることにより行われる。
多重化された信号は出力端子１１に出力する。
【００１９】一方、分配部１により有効／無効（空セ
ル）の判定が行われ、入力端子１０から入力されたセル
が無効セル（空セル）と判定された場合には、このセル
は一つ前のセルとは逆のポートに分配される。分配され
た無効セルは、生成部３，４により入力セルのヘッダ部
分の抽出およびセルヘッダの書き換えは行われず、セル
の保持のみが行われ、セルデータ０信号６０，セルデー
タ１信号６１を出力する。このセルデータ０信号６０，
セルデータ信号６１が多重部６により多重化され出力端
子１１に出力される。
ル）の判定が行われ、入力端子１０から入力されたセル
が無効セル（空セル）と判定された場合には、このセル
は一つ前のセルとは逆のポートに分配される。分配され
た無効セルは、生成部３，４により入力セルのヘッダ部
分の抽出およびセルヘッダの書き換えは行われず、セル
の保持のみが行われ、セルデータ０信号６０，セルデー
タ１信号６１を出力する。このセルデータ０信号６０，
セルデータ信号６１が多重部６により多重化され出力端
子１１に出力される。
【００２０】次に、本発明の第１の適用例として、ヘッ
ダ変換回路がＡＴＭセル多重部とＡＴＭスイッチ部との
間に配置され、セルが４ライン多重化されている場合に
ついて、図面を参照して説明する。
ダ変換回路がＡＴＭセル多重部とＡＴＭスイッチ部との
間に配置され、セルが４ライン多重化されている場合に
ついて、図面を参照して説明する。
【００２１】図１および図３を参照すると、 ＡＴＭセ
ル多重部によりライン０信号７０，ライン１信号７１，
ライン２信号７２およびライン３信号７３の４ラインが
多重化され、入力セル信号７４を出力し、本発明のヘッ
ダ変換回路に入力される。入力されたセルは、分配部１
で入力ライン番号により分配が行われ、入力ライン番号
＃０，＃２のセルは、偶数ポート信号５０に出力され、
メモリインタフェース部２および生成部３により処理が
行われる。
ル多重部によりライン０信号７０，ライン１信号７１，
ライン２信号７２およびライン３信号７３の４ラインが
多重化され、入力セル信号７４を出力し、本発明のヘッ
ダ変換回路に入力される。入力されたセルは、分配部１
で入力ライン番号により分配が行われ、入力ライン番号
＃０，＃２のセルは、偶数ポート信号５０に出力され、
メモリインタフェース部２および生成部３により処理が
行われる。
【００２２】入力ライン番号＃１，＃３のセルは、奇数
ポート信号５１に出力され、メモリインタフェース部５
および生成部４により処理が行われる。生成部３、４に
よりセルヘッダの書き換えが終わったセルは、セルデー
タ０信号６０，セルデータ１信号６１に出力され、多重
部６により多重化され、出力端子１１によりＡＴＭスイ
ッチ部に出力される。
ポート信号５１に出力され、メモリインタフェース部５
および生成部４により処理が行われる。生成部３、４に
よりセルヘッダの書き換えが終わったセルは、セルデー
タ０信号６０，セルデータ１信号６１に出力され、多重
部６により多重化され、出力端子１１によりＡＴＭスイ
ッチ部に出力される。
【００２３】次に、上述した構成における動作につい
て、図面を参照して詳細に説明する。図２は図１に示し
た本発明のヘッダ変換回路におけるセルの流れの一例を
示す図であり、図１〜図３を参照してＡＴＭセルの流れ
を説明する。
て、図面を参照して詳細に説明する。図２は図１に示し
た本発明のヘッダ変換回路におけるセルの流れの一例を
示す図であり、図１〜図３を参照してＡＴＭセルの流れ
を説明する。
【００２４】セルはＡＴＭセル多重部により４ライン多
重化され、本発明のヘッダ変換回路に入力されたＡＴＭ
セルａ，ｂ，ｃ，ｄは、分配部１に順次転送される。分
配部１で有効／無効（空セル）の判定が行われ、セルデ
ータに付加されている入力ライン番号により偶数ポー
ト，奇数ポートの２つのポートに分配される。
重化され、本発明のヘッダ変換回路に入力されたＡＴＭ
セルａ，ｂ，ｃ，ｄは、分配部１に順次転送される。分
配部１で有効／無効（空セル）の判定が行われ、セルデ
ータに付加されている入力ライン番号により偶数ポー
ト，奇数ポートの２つのポートに分配される。
【００２５】このときの分配方法は時分割により分配す
るのではなく、１セルの間隔をおいて分配される。つま
り、１セルの間隔をおいて分配することにより分配部１
でセルの蓄積を行う必要はなく、同時に偶数ポート，奇
数ポートへセルの出力も行われない。偶数ポート信号５
０，奇数ポート信号５１は生成部３，４に入力され、生
成部３で入力ライン番号＃０のａのセルおよび＃２のｃ
のセル、生成部４で入力ライン番号＃１のｂのセルおよ
び＃３のｄのセルがそれぞれ保持される。
るのではなく、１セルの間隔をおいて分配される。つま
り、１セルの間隔をおいて分配することにより分配部１
でセルの蓄積を行う必要はなく、同時に偶数ポート，奇
数ポートへセルの出力も行われない。偶数ポート信号５
０，奇数ポート信号５１は生成部３，４に入力され、生
成部３で入力ライン番号＃０のａのセルおよび＃２のｃ
のセル、生成部４で入力ライン番号＃１のｂのセルおよ
び＃３のｄのセルがそれぞれ保持される。
【００２６】入力されたセルが有効セルの場合、生成部
３，４で入力されたセルのヘッダ部分であるＶＰＩおよ
びＶＣＩの値を抽出して、アクセスデータ０信号５４，
アクセスデータ１信号５６に出力される。入力されたセ
ルが無効セルの場合、アクセスデータ０信号５４，アク
セスデータ１信号５６には出力されない。
３，４で入力されたセルのヘッダ部分であるＶＰＩおよ
びＶＣＩの値を抽出して、アクセスデータ０信号５４，
アクセスデータ１信号５６に出力される。入力されたセ
ルが無効セルの場合、アクセスデータ０信号５４，アク
セスデータ１信号５６には出力されない。
【００２７】アクセスデータ０信号５４は生成部３から
メモリインタフェース部２に、アクセスデータ１信号５
６は生成部４からメモリインタフェース部５にそれぞれ
出力される。メモリインタフェース部２，５では、アク
セスデータ０信号５４，アクセスデータ１信号５６を基
にメモリへのアクセスデータを生成して、メモリ７，８
へメモリ入力０信号５２，メモリ入力１信号５８を出力
しアクセスが行われる。
メモリインタフェース部２に、アクセスデータ１信号５
６は生成部４からメモリインタフェース部５にそれぞれ
出力される。メモリインタフェース部２，５では、アク
セスデータ０信号５４，アクセスデータ１信号５６を基
にメモリへのアクセスデータを生成して、メモリ７，８
へメモリ入力０信号５２，メモリ入力１信号５８を出力
しアクセスが行われる。
【００２８】次に、メモリ７，８にアクセスした結果が
メモリ出力０信号５３，メモリ出力１信号５９に出力さ
れて、メモリインタフェース部２，５に入力される。メ
モリインタフェース部２，５で、メモリ出力０信号５
３，メモリ出力１信号５９をメモリデータ０信号５５，
メモリデータ１信号５７として生成部３，４に出力す
る。生成部３，４では、メモリデータ０信号５５，メモ
リデータ１信号５７が入力されるまでセルの保持を行
い、メモリデータ０信号５５，メモリデータ１信号５７
を基にして、保持されているセルのヘッダ部分の書き換
えが行われる。
メモリ出力０信号５３，メモリ出力１信号５９に出力さ
れて、メモリインタフェース部２，５に入力される。メ
モリインタフェース部２，５で、メモリ出力０信号５
３，メモリ出力１信号５９をメモリデータ０信号５５，
メモリデータ１信号５７として生成部３，４に出力す
る。生成部３，４では、メモリデータ０信号５５，メモ
リデータ１信号５７が入力されるまでセルの保持を行
い、メモリデータ０信号５５，メモリデータ１信号５７
を基にして、保持されているセルのヘッダ部分の書き換
えが行われる。
【００２９】セルヘッダの書き換えが行われたセルは、
生成部３，４からセルデータ０信号６０，セルデータ１
信号６１に出力され、多重部６に入力される。多重部６
では、セルデータ０信号６０，セルデータ１信号６１の
多重化を分配部１で分配された順番（ａ，ｂ，ｃ，ｄの
順番）に行い、出力端子１１からＡＴＭスイッチ部に出
力する。
生成部３，４からセルデータ０信号６０，セルデータ１
信号６１に出力され、多重部６に入力される。多重部６
では、セルデータ０信号６０，セルデータ１信号６１の
多重化を分配部１で分配された順番（ａ，ｂ，ｃ，ｄの
順番）に行い、出力端子１１からＡＴＭスイッチ部に出
力する。
【００３０】上述した例の場合、メモリとのアクセス完
了時間が最大２セル時間までの低速なメモリを使用する
ことができる。
了時間が最大２セル時間までの低速なメモリを使用する
ことができる。
【００３１】次に、本発明の第２の適用例として、ヘッ
ダ変換回路がＡＴＭセル組立部とＡＴＭスイッチ部との
間に配置されている場合について図面を参照して説明す
る。
ダ変換回路がＡＴＭセル組立部とＡＴＭスイッチ部との
間に配置されている場合について図面を参照して説明す
る。
【００３２】図３および図４を参照すると、例えば、入
力セル信号７４のセルのセル速度が図３と図４とで同じ
場合、図４のＡＴＭセル組立部の入力である入力ライン
信号８０のセル速度は、図３のライン０信号７０〜ライ
ン３信号７３のそれぞれのセル速度の４倍の速度で、入
力ライン番号も一つしかない。この場合、ヘッダ変換回
路の分配部１で入力ライン番号ごとに分配を行っている
と、偶数ポート信号５０と奇数ポート信号５１の内、ど
ちらか片側のポートに出力され、生成部３，４および、
メモリインタフェース部２，５の片側でしか処理を行う
ことができない。またセル速度が４倍であるので、メモ
リ７，８のアクセス速度を２倍の速さにしないと、規定
時間内に処理を終えることができない。
力セル信号７４のセルのセル速度が図３と図４とで同じ
場合、図４のＡＴＭセル組立部の入力である入力ライン
信号８０のセル速度は、図３のライン０信号７０〜ライ
ン３信号７３のそれぞれのセル速度の４倍の速度で、入
力ライン番号も一つしかない。この場合、ヘッダ変換回
路の分配部１で入力ライン番号ごとに分配を行っている
と、偶数ポート信号５０と奇数ポート信号５１の内、ど
ちらか片側のポートに出力され、生成部３，４および、
メモリインタフェース部２，５の片側でしか処理を行う
ことができない。またセル速度が４倍であるので、メモ
リ７，８のアクセス速度を２倍の速さにしないと、規定
時間内に処理を終えることができない。
【００３３】そこで、分配部１での分配方法を入力ライ
ン番号による分配ではなく、入力された順番にセルを二
つのポートに交互に分配するようにし、メモリ７，８の
データを同一データにすれば、メモリ７，８のアクセス
速度を変えることなく処理することができる。
ン番号による分配ではなく、入力された順番にセルを二
つのポートに交互に分配するようにし、メモリ７，８の
データを同一データにすれば、メモリ７，８のアクセス
速度を変えることなく処理することができる。
【００３４】このように分配部１での分配方法をモード
等で切り替え可能にすれば、図３および図４のどちらの
構成にでも、適用することができ、入力セルの速度が変
化しても、回路構成を変えることなく、またメモリのア
クセス速度も変えることなく、ヘッダ変換の処理を行う
ことができる。
等で切り替え可能にすれば、図３および図４のどちらの
構成にでも、適用することができ、入力セルの速度が変
化しても、回路構成を変えることなく、またメモリのア
クセス速度も変えることなく、ヘッダ変換の処理を行う
ことができる。
【００３５】
【発明の効果】本発明によれば、入力セルの分配数を２
つにして、メモリとのインタフェースを２ポート設けて
いるので、ＡＴＭセル処理速度の高速化に伴う、装置の
回路規模の増加を最小限に抑えることができる。
つにして、メモリとのインタフェースを２ポート設けて
いるので、ＡＴＭセル処理速度の高速化に伴う、装置の
回路規模の増加を最小限に抑えることができる。
【００３６】また、メモリとのインタフェースを２ポー
ト設けて、並列に処理を行っているので、アクセススピ
ードの低速なメモリを使用することができる。
ト設けて、並列に処理を行っているので、アクセススピ
ードの低速なメモリを使用することができる。
【図１】本発明のヘッダ変換回路の実施の形態を示すブ
ロック図である。
ロック図である。
【図２】図１に示したブロック図におけるセルの流れを
示す図である。
示す図である。
【図３】本発明のヘッダ変換回路をＡＴＭセル多重部と
ＡＴＭスイッチ部との間に配置し使用する場合を説明す
るための図である。
ＡＴＭスイッチ部との間に配置し使用する場合を説明す
るための図である。
【図４】本発明のヘッダ変換回路をＡＴＭセル多重部と
ＡＴＭスイッチ部との間に配置し使用する場合を説明す
るための図である。
ＡＴＭスイッチ部との間に配置し使用する場合を説明す
るための図である。
【図５】従来のヘッダ変換回路の一例を示すブロック図
である。
である。
【図６】図５に示したヘッダ変換部の内部構成を示す図
である。
である。
１，２０ 分配部 ２，５，４０ メモリインタフェース部 ３，４，４１ 生成部 ６，２２ 多重部 ７，８ メモリ １０ 入力端子 １１ 出力端子 ２１1〜２１n ヘッダ変換部 ３０ 入力信号線 ３１ 出力信号線 ５０ 偶数ポート信号 ５１ 奇数ポート信号 ５２ メモリ入力０信号 ５３ メモリ出力０信号 ５４ アクセスデータ０信号 ５５ メモリデータ０信号 ５６ アクセスデータ１信号 ５７ メモリデータ１信号 ５８ メモリ入力１信号 ５９ メモリ出力１信号 ６０ セルデータ０信号 ６１ セルデータ１信号 ７０ ライン０信号 ７１ ライン１信号 ７２ ライン２信号 ７３ ライン３信号 ７４ 入力セル信号 ８０ 入力ライン信号
Claims (2)
- 【請求項１】 Ｎ個のラインからのＡＴＭセルを多重し
たＡＴＭセル流を入力とし、入力ライン番号により偶数
ラインポート、奇数ラインポートの二つのポートに分配
するかあるいは入力された順番にセルを前記二つのポー
トに交互に分配するかをモード切り替えによって行い、
１セルごとにセルの有効／無効判定を行う分配部と、 前記分配部の出力を受けて、並列にセルヘッダの抽出、
セルの保持、セルヘッダの書き換え処理を行う二つの生
成部と、 前記二つの生成部からそれぞれセルヘッダの抽出データ
を入力して、メモリとのアクセスを行う二つのメモリイ
ンタフェース部と、 前記二つのメモリインタフェース部からそれぞれアクセ
スされ、新たなセルヘッダ情報を出力する二つのメモリ
と、 前記二つの生成部からの出力を、前記分配部での分配の
順番に同期させて多重化を行う多重部と を備える ことを
特徴とするヘッダ変換回路。 - 【請求項２】 一つのＬＳＩチップ内にメモリとのアク
セスを行うメモリインタフェースを２ポート設け、１セ
ルごとにセルの有効／無効判定を行いセルデータに付加
されている入力ライン番号を判別し、この番号が偶数番
号のときには前記２ポートのうちの第１のポートおよび
この番号が奇数番号のときには前記２ポートのうちの第
２のポートのいずれか一方に分配する第１の分配方法
と、入力されたセルを１セルごとに前記２ポートに交互
に分配する第２の分配方法とをモードにより選択的に切
り替え可能にすることを特徴とするヘッダ変換回路にお
けるセル分配方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35286397A JP2972683B2 (ja) | 1997-12-22 | 1997-12-22 | ヘッダ変換回路およびセル分配方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35286397A JP2972683B2 (ja) | 1997-12-22 | 1997-12-22 | ヘッダ変換回路およびセル分配方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11187033A JPH11187033A (ja) | 1999-07-09 |
| JP2972683B2 true JP2972683B2 (ja) | 1999-11-08 |
Family
ID=18426967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35286397A Expired - Fee Related JP2972683B2 (ja) | 1997-12-22 | 1997-12-22 | ヘッダ変換回路およびセル分配方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972683B2 (ja) |
-
1997
- 1997-12-22 JP JP35286397A patent/JP2972683B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11187033A (ja) | 1999-07-09 |
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