JP3761962B2 - タイムスイッチメモリのデータ制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はタイムスイッチメモリのデータ制御装置に関する。更に詳しくは加入者系伝送装置，交換機，ディジタルクロスコネクト装置，ＰＢＸ等において、タイムスロット入れ替えによる方路の接続及び開放（未接続）の機能をバッファメモリを２個（一対）設けたダブルバッファのタイムスイッチメモリを使用し、そのタイムスイッチメモリのアクセス方式がランダムライト／シーケンシャルリードの方式で行なうものに関する。
【０００２】
例えば、加入者系伝送装置において、近年、収容加入者数の増大に伴い、この収容加入者のタイムスロットの入れ替えによる単位時間当たりの接続及び開放タイムスロット数も増大している。このため、メモリのアクセス速度の高速化及びタイムスイッチメモリの容量の大容量化が進んでいるが、このタイムスイッチメモリのランダムライト／シーケンシャルリード方式（書き込み時にはランダムにデータの書き込みを行ない、読み出し時には順に読み出す方式）においては、タイムスイッチメモリのシーケンシャルリード時に、ランダムアクセス時にアクセスされなかったアドレスのデータも読み出されてしまい、この不要のマスク処理（未接続データとする）も同様に、高速化される必要がある。
【０００３】
【従来の技術】
図５はランダムライト／シーケンシャルリード方式の説明図である。図において、１はデュアルポートＲＡＭよりなるタイムスイッチメモリである。ここで、データＡ，データＢ，データＣが入力されるものとする。それぞれのアドレスを図に示すように、データＡが▲１▼，データＢが▲２▼，データＣが▲３▼であるものとする。この順で入ってくるデータを図に示すように、データＢ，データＡ，データＣの順で読み出したい場合、入力データを書き込む時に、アドレスを▲１▼，▲２▼，▲３▼と順序よく出力するのではなく、先ずアドレス▲２▼を出力してデータＡに対してはアドレス▲２▼の領域に書き込み、次にアドレス▲１▼を出力してデータＢに対してはアドレス▲１▼の領域に書き込み、次にアドレス▲３▼を出力してデータＣに対してはアドレス▲３▼の領域に書き込むようにする。このため、アドレスは、▲２▼→▲１▼→▲３▼というように、ランダムに入力されることになる。
【０００４】
この状態でデータを書き込んでおいて、読み出す時には、順序よく読み出していくものとすると、データは、一番若いアドレス領域に書き込まれているデータから順に読み出されていく。即ち、データＢ（▲１▼），データＡ（▲２▼），データＣ（▲３▼）というように読み出される。これにより、入力されたデータの位置を入れ換えるタイムスイッチ動作を行なうことができる。
【０００５】
ところで、従来のダブルバッファのタイムスイッチメモリをランダムライト／シーケンシャルリードのアクセス方式にて使用している場合のシーケンシャルリード時の不要データのマスク方法としては、以下に示すような２通りの方法がある。
【０００６】
（第１の方式）
タイムスロットメモリの全アドレス（シーケンシャルアドレス数と同数）の内、ランダムライト側でアクセスされたアドレスと、そのアドレスのデータが有効か無効かの情報を保持しておくことにより、そこからシーケンシャルリード側でその有効情報の保持されたアドレスのみを有効データ（接続データ）とし、それ以外を無効データ（未接続データ）として固定データに置き換える機能を付加して不要データのマスクを実現するものである。
【０００７】
（第２の方式）
シングルポートのダブルバッファメモリを使用し、シーケンシャルリード側のメモリにおいて、ランダムライト側の１アドレスのアクセス周期内にそのアドレスの内容をリードしかつ固定データ（未接続データ）を書き込む。つまり、シーケンシャルリード側のメモリアクセス速度を２倍に上げて不要データの読み出しのマスクを行なうものである。
【０００８】
図６は従来装置の構成例を示すブロック図で、前記第１の方式を実現する回路図である。図において、２，３はタイムスイッチメモリであり、＃０系と＃１系よりなっている。４〜７はセレクタで、面切り替え部８からの信号により＃０系か＃１系かが選択される。この内、セレクタ４と６は双方向である。セレクタ４は端子“０”が選択されている時には入力データをセレクトし、端子“１”が選択されている時にはタイムスイッチメモリ２の出力データを選択する。セレクタ５は、その“０”端子に有効／無効信号／ランダムアドレス／ライトパルスを入力し、端子“１”にシーケンシャルアドレスを入力する。
【０００９】
セレクタ６は、端子“０”が選択されている時にはタイムスイッチメモリ３の出力データをセレクトし、端子“１”が選択されている時には入力データを選択する。セレクタ７は、その端子“０”系にシーケンシャルアドレスを、端子“１”にデータの有効／無効信号／ランダムアドレス／ライトパルスを入力する。８はセレクタ４〜７の面を切り替える面切り替え部である。
【００１０】
９はクロック発生部、１０はセレクタ５，セレクタ７，面切り替え部８及びクロック発生部９と接続され、アドレス情報，有効／無効信号及び切り替え情報を受ける制御部である。１１は該制御部１０により＃０系と＃１系の何れか一方をセレクトするセレクタである。
【００１１】
このように構成された回路において、面切り替え部８からの面切り替え信号により、＃０系タイムスイッチメモリ２がランダムライトモード，＃１系タイムスイッチメモリ３がシーケンシャルリードモードであるものとする。ここで、＃０系タイムスイッチメモリ２には、入力データが入り、セレクタ５から出力されるランダムアドレス領域にデータが書き込まれる。ここで、入力データが無効データである時には、セレクタ５からの信号により、＃０系タイムスイッチメモリ２に無効データであることを示す情報が書き込まれる。この情報は、制御部１０に入り、該制御部１０は、アドレスが何番目の場合に無効データであるかを記憶しておく。
【００１２】
一方、＃１系タイムスイッチメモリ３側では、セレクタ７からシーケンシャルアドレスが与えられ、そのアドレスに書き込まれているデータが読み出されて、セレクタ６から出力データとして出ていく。正常データである場合には、制御部１０はセレクタ１１の端子“１”を選択しているので、該セレクタ１１から読み出されたデータが出力データとして出ていく。この場合において、制御部１０はアクセスされたアドレスが無効データを示すアドレスであることを認識すると、セレクタ１１に信号を送り、＃０系を選択して固定データ（未接続データ）を出力する。一定周期毎に、面切り替え部８は面切り替えを行ない、上述の動作を繰り返す。
【００１３】
図７は従来装置の他の構成例を示すブロック図で、前記第２の方式を実現する回路図である。図６と同一のものは同一の符号を付して示す。図において、１１〜１４はセレクタ４〜７の前段に配置されたセレクタである。セレクタ４，セレクタ６，セレクタ１１，セレクタ１３は双方向である。セレクタ１１には固定データとタイムスイッチメモリの出力データが接続され、このセレクタ１１はセレクタ４の“１”端子に接続されている。セレクタ１２の“０”入力にはシーケンシャルアドレス／リードパルスが入り、“１”入力にはシーケンシャルアドレス／ライトパルスが入っている。このセレクタ１２の出力は、セレクタ５の“１”端子と接続されている。
【００１４】
セレクタ１３には固定データとタイムスイッチメモリの出力データが接続され、このセレクタ１３はセレクタ６の“０”端子に接続されている。セレクタ１４の“１”端子にはシーケンシャルアドレス／リードパルスが入り、“０”端子にはシーケンシャルアドレス／ライトパルスが入っている。このセレクタ１４の出力はセレクタ７の“０”端子と接続されている。
【００１５】
セレクタ４の端子“０”には入力データが、端子“１”にはセレクタ１１が接続され、セレクタ５の端子“０”にはランダムアドレス／ライトパルスが接続され、端子“１”にはセレクタ１２の出力が接続され、セレクタ６の端子“０”にはセレクタ１３が、端子“１”には入力データが接続され、セレクタ７の端子“０”にはセレクタ１４が、端子“１”にはランダムアドレス／ライトパルスがそれぞれ接続されている。
【００１６】
１５はシーケンシャルリード時にリード／ライトの面切り替えを行なう第１の面切り替え部であり、その出力はセレクタ１１〜１４に入っている。該面切り替え部１５にはクロック発生部９からクロックが入っている。１６は該クロック発生部９の出力を１／２分周する分周器、１７は該分周器１６の出力を受けてセレクタ４〜７の面切り替えを行なう第２の面切り替え部である。
【００１７】
このように構成された回路において、面切り替え部１７からの面切り替え信号により、＃０系タイムスイッチメモリ２がランダムライトモード，＃１系タイムスイッチ３がシーケンシャルリードモードであるものとする。ここで、＃０系タイムスイッチメモリ２には、入力データが入り、セレクタ５から出力されるランダムアドレスにデータが書き込まれる。この書き込み１周期内に、＃１系のタイムスイッチメモリ３側（シーケンシャルリード側）では、入力アドレスの内容を読み出し、かつ固定データを書き込む。このため、切り替え部１５は、面切り替え部１７の２倍の速度でセレクタ１１〜１４の面切り替えを行なう。
【００１８】
即ち、セレクタ１４からセレクタ７を介して、＃１系タイムスイッチメモリ３に先ず、リードパルスを入力してデータを読み出すと、すぐにセレクタ１４を切り替えてライトパルスを入力する。この場合、セレクタ１３も固定データをセレクタ６から＃１系タイムスイッチメモリ３に入力する。これにより、読み出されたアドレスの領域に固定データが速やかに書き込まれることになる。
【００１９】
【発明が解決しようとする課題】
前記した第１の方式の場合、タイムスイッチメモリの容量の増大と共に、そのアドレス保持回路の規模が大きくなってしまう。一方、第２の方式の場合、単位時間（データ伝送速度以内）に対し、タイムスロットが増大すると、メモリのアクセス速度も速くなるが、シーケンシャルリード側においては、その更に２倍の速度が必要となり、メモリの使用デバイスアクセス速度の高速化による消費電力と発熱量も更に増加してしまう。従って、タイムスイッチメモリ容量の増大に伴い、付加回路の増大化又はデータ伝送速度に対する必要メモリアクセス速度以上の高速化という問題を生じていた。
【００２０】
本発明はこのような課題に鑑みてなされたものであって、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することを目的としている。
【００２１】
【課題を解決するための手段】
図１は本発明の原理ブロック図である。図において、２０Ａ，２０Ｂは一方のポート側をランダムライト／シーケンシャルリード用に、他方のポート側をシーケンシャルライト用に割り当てた一対のタイムスイッチメモリ、２１，２２，２３はこれらタイムスイッチメモリ２０Ａ，２０Ｂに隣接して設けられた信号セレクト用のセレクタである。
【００２２】
２４は一方のポートからランダムライト時に前記セレクタ２１，２２を介して前記タイムスイッチメモリ２０Ａ，２０Ｂにランダムアドレスを与える第１のアドレス発生手段、２５は一方のポートからシーケンシャルリード時に、前記セレクタ２１，２２を介して前記タイムスイッチメモリ２０Ａ，２０Ｂにシーケンシャルアドレスを与える第２のアドレス発生手段、２６は他方のポートから前記タイムスイッチメモリ２０Ａ，２０Ｂに固定データを書き込むシーケンシャルライト用のアドレスを与える第３のアドレス発生手段である。２７は前記一対のタイムスイッチメモリ２０Ａ，２０Ｂの面を切り替えるための信号を前記セレクタ２１〜２３に与える面切り替え手段、２８はクロックを発生するクロック発生手段である。該クロック発生手段は、第１クロックとこれよりも２倍速い第２クロックを発生する。該クロック発生手段の第１クロックは第１のアドレス発生手段２４，第２のアドレス発生手段２５及び第３のアドレス発生手段２６に与えられ、第２クロックは第３のアドレス発生手段２６に与えられている。
【００２３】
この発明の構成によれば、シーケンシャルリード時に前記タイムスイッチメモリ２０Ａ，２０Ｂに対して第２のアドレス発生手段２５からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段２５で前記第２のアドレス発生手段２５の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【００２４】
請求項２記載の発明は、前記ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことを特徴としている。
【００２５】
この発明の構成によれば、ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００２６】
請求項３記載の発明は、前記第１のアドレス発生手段２４及び第３のアドレス発生手段２６をアップカウンタ又はダウンカウンタを用いて構成することを特徴としている。
【００２７】
この発明の構成によれば、前記第１のアドレス発生手段２４及び第３のアドレス発生手段２６をアップカウンタ又はダウンカウンタを用いることにより、アドレス発生手段の構成を簡単にすることができる。
【００２８】
請求項４記載の発明は、前記一対のタイムスイッチメモリ２０Ａ，２０Ｂにおける入力側加入者データ数を出力側加入者データ数に対して同等か或いはそれ以上にすることを特徴としている。
【００２９】
この発明の構成によれば、タイムスイッチメモリ２０Ａ，２０Ｂの入力側加入者データ数を前記出力側加入者データ数に対して同等か或いはそれ以上にすることにより、出力側加入者データ数を入力側加入者データより少なくして、回線数を必要以上に増加させないで、回線の使用効率の向上を図ることができる。
【００３０】
請求項５記載の発明は、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書込み速度を同速度で行なうことを特徴としている。
この発明の構成によれば、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書き込み速度を同速度にすることにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００３１】
請求項６記載の発明は、シーケンシャルリードの読み出し後の固定アドレスの書き込みにおいて最後の２アドレスのみを２倍の速度で書き込むことを特徴としている。
【００３２】
この発明の構成によれば、最後の２アドレスのみを２倍の速度で書き込むことにより、書き込みに要する時間を短縮することができる。
【００３３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図２は本発明の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、２０Ａ，２０Ｂはタイムスイッチメモリで、デュアルポートメモリであり、片方のポートはランダムライトにより入力データの書き込み、又はシーケンシャルリードにより出力データの読み出しがタイムスイッチメモリ２０Ａと２０Ｂに交互に実行され、また、もう一方のポートはシーケンシャルに固定データが書き込まれるものである。
【００３４】
２３Ａはアドレスコントロールメモリであり、タイムスイッチメモリ２０Ａ又は２０Ｂに対してランダムライト時にランダムアドレスを与えるものである。このアドレスコントロールメモリ２３Ａには、ランダムアドレスが順序よく書き込まれている。２３Ｂは、入力データ書き込み用のカウンタ部であり、タイムスイッチメモリ２０Ａ又は２０Ｂに対してランダムライト時に、入力データ書き込み用のライトパルスを供給し、アドレスコントロールメモリ２３Ａに対してはランダムアドレス出力用のシーケンシャルアドレスを供給するものである。これらアドレスコントロールメモリ２３Ａとカウンタ部２３Ｂで、図１の第１のアドレス発生手段２３を構成している。
【００３５】
２４はタイムスイッチメモリ２０Ａ又は２０Ｂに対して、シーケンシャルリード時に出力データの読み出し用のアドレスとリードパルスを供給する第２のアドレス発生手段２４としてのカウンタ部である。２５はタイムスイッチメモリ２０Ａ又は２０Ｂに対して固定データの書き込み用アドレスとライトパルスを供給する第３のアドレス発生手段２５としてのカウンタ部である。２８はタイムスイッチメモリ２０Ａ又は２０Ｂに対して固定データを与える固定データ部である。
【００３６】
２１Ａはタイムスイッチメモリ２０Ａに対しての入力データと出力データを切り替える双方セレクタ、２１Ｂはタイムスイッチメモリ２０Ａに対してランダムアドレス／ライトパルスとシーケンシャルアドレス／リードパルスを切り替えるセレクタである。これらセレクタ２１Ａと２１Ｂとで、図１のセレクタ２１を構成している。
【００３７】
２２Ａはタイムスイッチメモリ２０Ｂに対しての入力データと出力データを切り替える双方セレクタ、２２Ｂはタイムスイッチメモリ２０Ｂに対してランダムアドレス／ライトパルスとシーケンシャルアドレス／リードパルスを切り替えるセレクタである。これらセレクタ２２Ａと２２Ｂとで、図１のセレクタ２２を構成している。
【００３８】
２３はタイムスイッチメモリ２０Ａ又は２０Ｂに与えるライトパルスを切り替えるセレクタである。２６はタイムスイッチメモリ２０Ａと２０Ｂの面を切り替える信号を発生する面切り替え部であり、該面切り替え部２６は、セレクタ２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３に面切り替え信号を出力し、同信号によりカウンタ部２３Ｂ，２４，２５をリセットする。２７はクロック発生部であり、面切り替え部２６及びカウンタ部２４，２３Ｂ，２５にマスタクロック（１／２クロック）を与えると共に、カウンタ部２５には更に２倍のクロックを与える。ここで、これらカウンタ部２４，２３Ｂ及び２５としては、アップカウンタやダウンカウンタを使用することができる。これにより、アドレス発生手段の構成を簡単にすることができる。このように構成された回路の動作を説明すれば、以下の通りである。
【００３９】
面切り替え部２６は、先ずクロック発生部２７からのマスタクロック（１／２クロック）をカウントし、各カウンタ部２４，２３Ｂ，２５にリセット信号として面切り替え信号を出力する。カウンタ部２３Ｂは、アドレスコントロールメモリ２３Ａのランダムアドレス出力用のアドレスとライトパルスを発生し、セレクタ２１Ｂ，２２Ｂにランダムアドレスとランダムアドレスに対応する領域への入力データのライトパルスを与える。この動作を、タイムスイッチメモリ２０Ａ，２０Ｂへのランダムライトアクセスとする。
【００４０】
一方、カウンタ部２４で作成されたシーケンシャルアドレスとリードパルスは、セレクタ２１Ｂ，２２Ｂを介してタイムスイッチメモリ２０Ａ，２０Ｂに与えられる。この結果、該当アドレスに対応する領域に書き込まれているデータが出力データとして読み出される。この動作をタイムスイッチメモリ２０Ａ，２０Ｂへのシーケンシャルリードアクセスとする。
【００４１】
ここで、ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００４２】
前記タイムスイッチメモリ２０Ａ，２０Ｂへのアクセスについて、上記ランダムライトアクセスとシーケンシャルリードアクセスを面切り替え部２６から面切り替え信号により、セレクタ２１Ａ，２１Ｂ，２２Ａ，２２Ｂ及び２３を交互に切り替えることで、タイムスイッチを実現しているが、この方式の場合には、ランダムライトアクセス時に、アクセスされなかったアドレスのデータの内容がシーケンシャルリードアクセス時にそのまま出力データ上に出力されてしまい、不確定なデータが出力されることになる。
【００４３】
また、入力データと出力データの加入者の接続関係を、アドレスコントロールメモリ２３Ａの出力データであるランダムアドレス値を書き替えて実行する。この場合、例えば入力データ内の加入者Ａの接続先（タイムスロット位置）を▲１▼から▲２▼へ変更する場合に、▲１▼の接続を開放（出力データとして固定値が格納されているアドレスを指定）した後、次に▲２▼への接続を行なう必要がある。このようにしないと、▲２▼との接続を実行しただけの場合には、出力データ上の▲１▼の位置にも加入者Ａデータが存在することになり、不要なデータが出力されることになる。
【００４４】
そこで、この不確定なデータ或いは不要なデータがシーケンシャルリードアクセス時に出力データ上に現れないように、タイムスイッチメモリ２０Ａ，２０Ｂのもう一方のポートより、そのメモリ部がシーケンシャルリード時に、そのシーケンシャルリード値が１つ前に指定されたアドレス値のアドレス（つまり、既に出力データとして読み出された後のメモリ内のデータを示すアドレス）と、ライトパルスをカウンタ部２５から出力し、固定データ部２８からの固定データ（未接続データ）を書き込むこと（但し最小のアドレスのみは２倍のアクセス速度とする）により、一度タイムスイッチメモリ２０Ａ，２０Ｂのデータの内容を全て未接続データとしてから、ランダムライトアクセスに切り替わることとなり、タイムスイッチメモリ２０Ａ及び２０Ｂの内容は、有効な接続データと未接続データ（固定データ）しか存在しないこととなり、再びシーケンシャルリードアクセスによりデータが出力された場合でも、不確定或いは一度の接続替えのアクセスで不要なデータの読み出しが防止されることになる。
【００４５】
このように、本発明によれば、シーケンシャルリード時に前記タイムスイッチメモリ２０Ａ，２０Ｂに対して第２のアドレス発生手段２４からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段２５で前記第２のアドレス発生手段２４の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【００４６】
以上の動作において、前記一対のタイムスイッチメモリ２０Ａ，２０Ｂの入力側加入者データ数を前記出力側加入者データ数に対して同等か或いはそれ以上にすることにより、出力側加入者データ数を入力側加入者データ数より少なくして、回線数を必要以上に増加することなく、回線の使用効率の向上を図ることができる。
【００４７】
また、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書込み速度を同速度で行なうことにより、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書き込み速度を同速度にすることにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００４８】
更に、シーケンシャルリードの読み出し後の固定アドレスの書き込みにおいて最後の２アドレスのみを２倍の速度で書き込むことにより、最後の２アドレスのみを２倍の速度で書き込むことにより、書き込みに要する時間を短縮することができる。
【００４９】
図３は本発明の具体的な一実施の形態例を示すブロック図である。図２と同一のものは、同一の符号を付して示す。図中の信号線に示す数字はビット数を示す。２０Ａ，２０Ｂはメモリ容量２０４８ワード×８ビットのデュアルポートのタイムスイッチメモリ、２３Ａは２０４８ワード×１０ビットのアドレスコントロールメモリ、２３Ｂはアドレスコントロールメモリ２３Ａにアドレスを０〜２０４８まで出力し、アドレスコントロールメモリ２３Ａからランダムアドレスデータをタイムスイッチメモリ２０Ａ，２０Ｂに出力させ、かつそれに同期させてタイムスイッチメモリ２０Ａ，２０Ｂに書き込むパルスを与えるカウンタ部である。
【００５０】
２４は、タイムスイッチメモリ２０Ａ，２０Ｂにシーケンシャルアドレスデータとリードパルスを与えるカウンタ部、２５はタイムスイッチメモリ２０Ａ，２０Ｂにカウンタ部２４よりも１つ小さいシーケンシャルアドレスと、それに同期した書き込みパルスを与える（但し、最終アドレスは２倍の速度で与える）カウンタ部で、アドレスジェネレータ２５ａ，セレクタ２５ｂ及びｎ−１カウンタ２５ｃより構成されている。
【００５１】
２１Ａはタイムスイッチメモリ２０Ａへのデータの入出力を切り替えるセレクタ、２１Ｂはタイムスイッチメモリ２０Ａへ与えるアドレス，書き込みパルス，読み出し信号を切り替えるセレクタ、２２Ａはタイムスイッチメモリ２０Ｂへのデータの入出力を切り替えるセレクタ、２２Ｂはタイムスイッチメモリ２０Ｂに与えるアドレス，書き込みパルス，読み出し信号を切り替えるセレクタである。
【００５２】
２３Ａ´，２３Ｂ´はタイムスイッチメモリ２０Ａ又は２０Ｂへの書き込みパルスを切り替えるセレクタ、２６はセレクタ２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ´，２３Ｂ´の面切り替え信号、及びカウンタ部２４，２３Ｂ及び２５へのリセット信号を与える面切り替え部、２７はクロック発生部で、１／２に分周する分周器２７ａを内蔵し、分周したクロックをカウンタ部２４，２３Ｂ及び２５に与える。分周されないクロックは、カウンタ部２５のセレクタ２５ｂに与えられる。
【００５３】
なお、図中において、セレクタ２１Ｂ，２２Ｂに「１固定」信号と「０固定」信号が入力されているのは、書き込みモードの時に読み出しモードとならないように、読み出し側を固定するためのものである。また、セレクタ２３Ａ´に入っている「１固定」信号は、書き込みモードでない時に書き込みしないようにセレクタ出力を固定するものである。このように構成された回路の動作をタイミングチャートを参照しつつ説明する。
【００５４】
図４は図３に示す実施の形態例の動作を示すタイミングチャートである。（ａ）は面切り替え部２６の面切り替え信号、（ｂ）はアドレスコントロールメモリ２３Ａの入力アドレス（ＡＤＲ）、（ｃ）はアドレスコントロールメモリ２３Ａの出力アドレス（ＲＡＤＳ）、（ｄ）はカウンタ部２３Ｂの書き込みパルス（ＸＷＲ）、（ｅ）は入力データ、（ｆ）はタイムスイッチメモリ２０Ａのアドレス、（ｇ）はカウンタ部２５の出力アドレス（ＳＡＤＲ）、（ｈ）はカウンタ部２５の書き込みパルス（ＸＷＲ）、（ｉ）はタイムスイッチメモリ２０Ｂのアドレス、（ｊ）はカウンタ部２４の出力アドレス（ＳＡＤＳ）、（ｋ）は出力データである。
【００５５】
先ず、カウンタ部２３Ｂのアドレス（ＡＤＲ）より読み出された、アドレスコントロールメモリ２３Ａのランダムアドレスデータ（ＲＡＤＲ）（ｃ）が、面切り替え部２６からの切り替え信号（ＳＥＬ）（ａ）が“０”であることから、タイムスイッチメモリ２０Ａに書き込みパルス（ＸＷＲ）（ｄ）と共に与えられる。これにより、時系列上に並んだ入力データ（ｅ）が、その時間軸上のタイミングに合わせてランダムアドレスデータで指定されたタイムスイッチメモリ２０Ａのアドレスに（ｆ）に示すように書き込まれる。
【００５６】
この時、タイムスイッチメモリ２０Ａの（タイムスイッチメモリ２０Ｂも同様）には、データ破棄用の領域Ｍが与えられており、タイムスイッチメモリにより接続しない（出力データとして出さない）データを（ｅ），（ｆ）に示すようにここに格納する。但し、実際のメモリ上には存在せず、アドレスのみ存在すればよい。従って、実際にはこれらデータは存在しない領域に格納されることになり、実際上は廃棄されることになる。
【００５７】
一方、この時、タイムスイッチメモリ２０Ｂにおいては、先ずカウンタ部２４からのシーケンシャルアドレスＳＡＤＲが（ｊ）に示すように与えられ、タイムスイッチメモリ２０Ｂに格納されているデータが順序（ｋ）に示すように読み出される。それと同時に、カウンタ部２５からのカウンタ部２４の出力アドレスよりも１つ小さいシーケンシャルアドレス（ＳＡＤＲ）（ｇ）と、書き込みパルス（ＸＷＲ）（ｈ）により、１つ前に読み出したアドレスのデータの内容をオール“１”に書き替える。
【００５８】
但し、最後のアドレスのみ（ｈ）に示すように書き込みパルスＸＷＲが２倍の速度で書き替える。これにより、書き込みに要する時間を短縮することができる。
【００５９】
次に、（ａ）に示す面切り替え信号（ＳＥＬ）が“１”に反転すると、タイムスイッチメモリ２０Ａと２０Ｂの動作が反転して実行される。即ち、タイムスイッチメモリ２０Ａはシーケンシャルデータ読み出しモード、タイムスイッチメモリ２０Ｂはランダムデータ書き込みモードとなる。
【００６０】
再び、面切り替え信号（ＳＥＬ）が“０”になると、入力データがタイムスイッチされ、接続された正しいデータ（０，１，２，３の時間に対してａ，ｂ，ｄ，ｃのデータ）が出力データ上に時間軸上に並び、かつタイムスイッチにより接続されないデータの時間（図の４，５の時間）に（ｋ）に示すようにオール“１”が出力されることで、この時間に出力される不要データをオール“１”に置き換える。
【００６１】
以後、このような動作を繰り返すことになる。
また、アドレスコントロールメモリ２３Ａのランダムアドレスデータが変更された場合についても、同様の動作により、不要データのデータマスク（オール“１”書き込み）が行われることで、不要データが読み出されることを防止することができる。
【００６２】
このように、本発明によれば、不要データの読み出しを防止するために、不要データのマスクを行なうための未接続データのアドレス検索の付加回路を追加することなしに、また、データ伝送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに、実現することができ、タイムスイッチメモリ容量の増大に伴う付加回路の比例的な増加と、データ伝送速度からの必要メモリアクセス速度以上の高速化を避けて、回路規模の縮小及び消費電力を抑えることができる。
【００６３】
上述の実施の形態例においては、カウンタ部２５をｎ進，２６をｎ−１進のアップカウンタで実現した場合を示したが、代わりにダウンカウンタを用いるようにしてもよい。この場合には、カウンタ部２４をｎ進カウンタ、カウンタ部２５をｎ＋１進カウンタとすればよい。
【００６４】
【発明の効果】
以上、詳細に説明したように、
請求項１記載の発明によれば、一方のポート側をランダムライト／シーケンシャルリード用に、他方のポート側をシーケンシャルライト用に割り当てた一対のタイムスイッチメモリと、これらタイムスイッチメモリに隣接して設けられた信号セレクト用のセレクタと、一方のポートからランダムライト時に前記セレクタを介して前記タイムスイッチメモリにランダムアドレスを与える第１のアドレス発生手段と、
一方のポートからシーケンシャルリード時に、前記セレクタを介して前記タイムスイッチメモリにシーケンシャルアドレスを与える第２のアドレス発生手段と、他方のポートから前記タイムスイッチメモリに固定データを書き込むシーケンシャルライト用のアドレスを与える第３のアドレス発生手段と、前記一対のタイムスイッチメモリの面を切り替えるための信号を前記セレクタに与える面切り替え手段とを具備し、
シーケンシャルリード時に前記タイムスイッチメモリに対して第２のアドレス発生手段からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段で前記第２のアドレス発生手段の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、シーケンシャルリード時に前記タイムスイッチメモリに対して第２のアドレス発生手段からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段で前記第２のアドレス発生手段の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、
またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【００６５】
請求項２記載の発明によれば、前記ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００６６】
請求項３記載の発明によれば、前記第第１のアドレス発生手段及び第３のアドレス発生手段をアップカウンタ又はダウンカウンタを用いて構成することにより、前記第１のアドレス発生手段及び第３のアドレス発生手段をアップカウンタ又はダウンカウンタを用いることにより、アドレス発生手段の構成を簡単にすることができる。
【００６７】
請求項４記載の発明によれば、前記一対のタイムスイッチメモリにおける入力側加入者データ数を出力側加入者データ数に対して同等か或いはそれ以上にすることをにより、タイムスイッチメモリの入力側加入者データ数を前記出力側加入者データ数に対して同等か或いはそれ以上にすることにより、出力側加入者データ数を入力側加入者データ数をより少なくして、回線数を必要以上に増加させないで、回線の使用効率の向上を図ることができる。
【００６８】
請求項５記載の発明によれば、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書込み速度を同速度で行なうことにより、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書き込み速度を同速度にすることにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００６９】
請求項６記載の発明によれば、シーケンシャルリードの読み出し後の固定アドレスの書き込みにおいて 最後の２アドレスのみを２倍の速度で書き込むことにより、最後の２アドレスのみを２倍の速度で書き込むことにより、書き込みに要する時間を短縮することができる。
【００７０】
このように、本発明によれば、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施の形態例を示すブロック図である。
【図３】本発明の具体的な一実施の形態例を示すブロック図である。
【図４】本発明の実施の形態例の動作を示すタイミングチャートである。
【図５】ランダムライト／シーケンシャルリード方式の説明図である。
【図６】従来装置の構成例を示すブロック図である。
【図７】従来装置の他の構成例を示すブロック図である。
【符号の説明】
２０Ａ タイムスイッチメモリ
２０Ｂ タイムスイッチメモリ
２１ セレクタ
２２ セレクタ
２３ セレクタ
２４ 第１のアドレス発生手段
２５ 第２のアドレス発生手段
２６ 第３のアドレス発生手段
２７ 面切り替え手段
２８ クロック発生手段
【発明の属する技術分野】
本発明はタイムスイッチメモリのデータ制御装置に関する。更に詳しくは加入者系伝送装置，交換機，ディジタルクロスコネクト装置，ＰＢＸ等において、タイムスロット入れ替えによる方路の接続及び開放（未接続）の機能をバッファメモリを２個（一対）設けたダブルバッファのタイムスイッチメモリを使用し、そのタイムスイッチメモリのアクセス方式がランダムライト／シーケンシャルリードの方式で行なうものに関する。
【０００２】
例えば、加入者系伝送装置において、近年、収容加入者数の増大に伴い、この収容加入者のタイムスロットの入れ替えによる単位時間当たりの接続及び開放タイムスロット数も増大している。このため、メモリのアクセス速度の高速化及びタイムスイッチメモリの容量の大容量化が進んでいるが、このタイムスイッチメモリのランダムライト／シーケンシャルリード方式（書き込み時にはランダムにデータの書き込みを行ない、読み出し時には順に読み出す方式）においては、タイムスイッチメモリのシーケンシャルリード時に、ランダムアクセス時にアクセスされなかったアドレスのデータも読み出されてしまい、この不要のマスク処理（未接続データとする）も同様に、高速化される必要がある。
【０００３】
【従来の技術】
図５はランダムライト／シーケンシャルリード方式の説明図である。図において、１はデュアルポートＲＡＭよりなるタイムスイッチメモリである。ここで、データＡ，データＢ，データＣが入力されるものとする。それぞれのアドレスを図に示すように、データＡが▲１▼，データＢが▲２▼，データＣが▲３▼であるものとする。この順で入ってくるデータを図に示すように、データＢ，データＡ，データＣの順で読み出したい場合、入力データを書き込む時に、アドレスを▲１▼，▲２▼，▲３▼と順序よく出力するのではなく、先ずアドレス▲２▼を出力してデータＡに対してはアドレス▲２▼の領域に書き込み、次にアドレス▲１▼を出力してデータＢに対してはアドレス▲１▼の領域に書き込み、次にアドレス▲３▼を出力してデータＣに対してはアドレス▲３▼の領域に書き込むようにする。このため、アドレスは、▲２▼→▲１▼→▲３▼というように、ランダムに入力されることになる。
【０００４】
この状態でデータを書き込んでおいて、読み出す時には、順序よく読み出していくものとすると、データは、一番若いアドレス領域に書き込まれているデータから順に読み出されていく。即ち、データＢ（▲１▼），データＡ（▲２▼），データＣ（▲３▼）というように読み出される。これにより、入力されたデータの位置を入れ換えるタイムスイッチ動作を行なうことができる。
【０００５】
ところで、従来のダブルバッファのタイムスイッチメモリをランダムライト／シーケンシャルリードのアクセス方式にて使用している場合のシーケンシャルリード時の不要データのマスク方法としては、以下に示すような２通りの方法がある。
【０００６】
（第１の方式）
タイムスロットメモリの全アドレス（シーケンシャルアドレス数と同数）の内、ランダムライト側でアクセスされたアドレスと、そのアドレスのデータが有効か無効かの情報を保持しておくことにより、そこからシーケンシャルリード側でその有効情報の保持されたアドレスのみを有効データ（接続データ）とし、それ以外を無効データ（未接続データ）として固定データに置き換える機能を付加して不要データのマスクを実現するものである。
【０００７】
（第２の方式）
シングルポートのダブルバッファメモリを使用し、シーケンシャルリード側のメモリにおいて、ランダムライト側の１アドレスのアクセス周期内にそのアドレスの内容をリードしかつ固定データ（未接続データ）を書き込む。つまり、シーケンシャルリード側のメモリアクセス速度を２倍に上げて不要データの読み出しのマスクを行なうものである。
【０００８】
図６は従来装置の構成例を示すブロック図で、前記第１の方式を実現する回路図である。図において、２，３はタイムスイッチメモリであり、＃０系と＃１系よりなっている。４〜７はセレクタで、面切り替え部８からの信号により＃０系か＃１系かが選択される。この内、セレクタ４と６は双方向である。セレクタ４は端子“０”が選択されている時には入力データをセレクトし、端子“１”が選択されている時にはタイムスイッチメモリ２の出力データを選択する。セレクタ５は、その“０”端子に有効／無効信号／ランダムアドレス／ライトパルスを入力し、端子“１”にシーケンシャルアドレスを入力する。
【０００９】
セレクタ６は、端子“０”が選択されている時にはタイムスイッチメモリ３の出力データをセレクトし、端子“１”が選択されている時には入力データを選択する。セレクタ７は、その端子“０”系にシーケンシャルアドレスを、端子“１”にデータの有効／無効信号／ランダムアドレス／ライトパルスを入力する。８はセレクタ４〜７の面を切り替える面切り替え部である。
【００１０】
９はクロック発生部、１０はセレクタ５，セレクタ７，面切り替え部８及びクロック発生部９と接続され、アドレス情報，有効／無効信号及び切り替え情報を受ける制御部である。１１は該制御部１０により＃０系と＃１系の何れか一方をセレクトするセレクタである。
【００１１】
このように構成された回路において、面切り替え部８からの面切り替え信号により、＃０系タイムスイッチメモリ２がランダムライトモード，＃１系タイムスイッチメモリ３がシーケンシャルリードモードであるものとする。ここで、＃０系タイムスイッチメモリ２には、入力データが入り、セレクタ５から出力されるランダムアドレス領域にデータが書き込まれる。ここで、入力データが無効データである時には、セレクタ５からの信号により、＃０系タイムスイッチメモリ２に無効データであることを示す情報が書き込まれる。この情報は、制御部１０に入り、該制御部１０は、アドレスが何番目の場合に無効データであるかを記憶しておく。
【００１２】
一方、＃１系タイムスイッチメモリ３側では、セレクタ７からシーケンシャルアドレスが与えられ、そのアドレスに書き込まれているデータが読み出されて、セレクタ６から出力データとして出ていく。正常データである場合には、制御部１０はセレクタ１１の端子“１”を選択しているので、該セレクタ１１から読み出されたデータが出力データとして出ていく。この場合において、制御部１０はアクセスされたアドレスが無効データを示すアドレスであることを認識すると、セレクタ１１に信号を送り、＃０系を選択して固定データ（未接続データ）を出力する。一定周期毎に、面切り替え部８は面切り替えを行ない、上述の動作を繰り返す。
【００１３】
図７は従来装置の他の構成例を示すブロック図で、前記第２の方式を実現する回路図である。図６と同一のものは同一の符号を付して示す。図において、１１〜１４はセレクタ４〜７の前段に配置されたセレクタである。セレクタ４，セレクタ６，セレクタ１１，セレクタ１３は双方向である。セレクタ１１には固定データとタイムスイッチメモリの出力データが接続され、このセレクタ１１はセレクタ４の“１”端子に接続されている。セレクタ１２の“０”入力にはシーケンシャルアドレス／リードパルスが入り、“１”入力にはシーケンシャルアドレス／ライトパルスが入っている。このセレクタ１２の出力は、セレクタ５の“１”端子と接続されている。
【００１４】
セレクタ１３には固定データとタイムスイッチメモリの出力データが接続され、このセレクタ１３はセレクタ６の“０”端子に接続されている。セレクタ１４の“１”端子にはシーケンシャルアドレス／リードパルスが入り、“０”端子にはシーケンシャルアドレス／ライトパルスが入っている。このセレクタ１４の出力はセレクタ７の“０”端子と接続されている。
【００１５】
セレクタ４の端子“０”には入力データが、端子“１”にはセレクタ１１が接続され、セレクタ５の端子“０”にはランダムアドレス／ライトパルスが接続され、端子“１”にはセレクタ１２の出力が接続され、セレクタ６の端子“０”にはセレクタ１３が、端子“１”には入力データが接続され、セレクタ７の端子“０”にはセレクタ１４が、端子“１”にはランダムアドレス／ライトパルスがそれぞれ接続されている。
【００１６】
１５はシーケンシャルリード時にリード／ライトの面切り替えを行なう第１の面切り替え部であり、その出力はセレクタ１１〜１４に入っている。該面切り替え部１５にはクロック発生部９からクロックが入っている。１６は該クロック発生部９の出力を１／２分周する分周器、１７は該分周器１６の出力を受けてセレクタ４〜７の面切り替えを行なう第２の面切り替え部である。
【００１７】
このように構成された回路において、面切り替え部１７からの面切り替え信号により、＃０系タイムスイッチメモリ２がランダムライトモード，＃１系タイムスイッチ３がシーケンシャルリードモードであるものとする。ここで、＃０系タイムスイッチメモリ２には、入力データが入り、セレクタ５から出力されるランダムアドレスにデータが書き込まれる。この書き込み１周期内に、＃１系のタイムスイッチメモリ３側（シーケンシャルリード側）では、入力アドレスの内容を読み出し、かつ固定データを書き込む。このため、切り替え部１５は、面切り替え部１７の２倍の速度でセレクタ１１〜１４の面切り替えを行なう。
【００１８】
即ち、セレクタ１４からセレクタ７を介して、＃１系タイムスイッチメモリ３に先ず、リードパルスを入力してデータを読み出すと、すぐにセレクタ１４を切り替えてライトパルスを入力する。この場合、セレクタ１３も固定データをセレクタ６から＃１系タイムスイッチメモリ３に入力する。これにより、読み出されたアドレスの領域に固定データが速やかに書き込まれることになる。
【００１９】
【発明が解決しようとする課題】
前記した第１の方式の場合、タイムスイッチメモリの容量の増大と共に、そのアドレス保持回路の規模が大きくなってしまう。一方、第２の方式の場合、単位時間（データ伝送速度以内）に対し、タイムスロットが増大すると、メモリのアクセス速度も速くなるが、シーケンシャルリード側においては、その更に２倍の速度が必要となり、メモリの使用デバイスアクセス速度の高速化による消費電力と発熱量も更に増加してしまう。従って、タイムスイッチメモリ容量の増大に伴い、付加回路の増大化又はデータ伝送速度に対する必要メモリアクセス速度以上の高速化という問題を生じていた。
【００２０】
本発明はこのような課題に鑑みてなされたものであって、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することを目的としている。
【００２１】
【課題を解決するための手段】
図１は本発明の原理ブロック図である。図において、２０Ａ，２０Ｂは一方のポート側をランダムライト／シーケンシャルリード用に、他方のポート側をシーケンシャルライト用に割り当てた一対のタイムスイッチメモリ、２１，２２，２３はこれらタイムスイッチメモリ２０Ａ，２０Ｂに隣接して設けられた信号セレクト用のセレクタである。
【００２２】
２４は一方のポートからランダムライト時に前記セレクタ２１，２２を介して前記タイムスイッチメモリ２０Ａ，２０Ｂにランダムアドレスを与える第１のアドレス発生手段、２５は一方のポートからシーケンシャルリード時に、前記セレクタ２１，２２を介して前記タイムスイッチメモリ２０Ａ，２０Ｂにシーケンシャルアドレスを与える第２のアドレス発生手段、２６は他方のポートから前記タイムスイッチメモリ２０Ａ，２０Ｂに固定データを書き込むシーケンシャルライト用のアドレスを与える第３のアドレス発生手段である。２７は前記一対のタイムスイッチメモリ２０Ａ，２０Ｂの面を切り替えるための信号を前記セレクタ２１〜２３に与える面切り替え手段、２８はクロックを発生するクロック発生手段である。該クロック発生手段は、第１クロックとこれよりも２倍速い第２クロックを発生する。該クロック発生手段の第１クロックは第１のアドレス発生手段２４，第２のアドレス発生手段２５及び第３のアドレス発生手段２６に与えられ、第２クロックは第３のアドレス発生手段２６に与えられている。
【００２３】
この発明の構成によれば、シーケンシャルリード時に前記タイムスイッチメモリ２０Ａ，２０Ｂに対して第２のアドレス発生手段２５からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段２５で前記第２のアドレス発生手段２５の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【００２４】
請求項２記載の発明は、前記ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことを特徴としている。
【００２５】
この発明の構成によれば、ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００２６】
請求項３記載の発明は、前記第１のアドレス発生手段２４及び第３のアドレス発生手段２６をアップカウンタ又はダウンカウンタを用いて構成することを特徴としている。
【００２７】
この発明の構成によれば、前記第１のアドレス発生手段２４及び第３のアドレス発生手段２６をアップカウンタ又はダウンカウンタを用いることにより、アドレス発生手段の構成を簡単にすることができる。
【００２８】
請求項４記載の発明は、前記一対のタイムスイッチメモリ２０Ａ，２０Ｂにおける入力側加入者データ数を出力側加入者データ数に対して同等か或いはそれ以上にすることを特徴としている。
【００２９】
この発明の構成によれば、タイムスイッチメモリ２０Ａ，２０Ｂの入力側加入者データ数を前記出力側加入者データ数に対して同等か或いはそれ以上にすることにより、出力側加入者データ数を入力側加入者データより少なくして、回線数を必要以上に増加させないで、回線の使用効率の向上を図ることができる。
【００３０】
請求項５記載の発明は、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書込み速度を同速度で行なうことを特徴としている。
この発明の構成によれば、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書き込み速度を同速度にすることにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００３１】
請求項６記載の発明は、シーケンシャルリードの読み出し後の固定アドレスの書き込みにおいて最後の２アドレスのみを２倍の速度で書き込むことを特徴としている。
【００３２】
この発明の構成によれば、最後の２アドレスのみを２倍の速度で書き込むことにより、書き込みに要する時間を短縮することができる。
【００３３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図２は本発明の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、２０Ａ，２０Ｂはタイムスイッチメモリで、デュアルポートメモリであり、片方のポートはランダムライトにより入力データの書き込み、又はシーケンシャルリードにより出力データの読み出しがタイムスイッチメモリ２０Ａと２０Ｂに交互に実行され、また、もう一方のポートはシーケンシャルに固定データが書き込まれるものである。
【００３４】
２３Ａはアドレスコントロールメモリであり、タイムスイッチメモリ２０Ａ又は２０Ｂに対してランダムライト時にランダムアドレスを与えるものである。このアドレスコントロールメモリ２３Ａには、ランダムアドレスが順序よく書き込まれている。２３Ｂは、入力データ書き込み用のカウンタ部であり、タイムスイッチメモリ２０Ａ又は２０Ｂに対してランダムライト時に、入力データ書き込み用のライトパルスを供給し、アドレスコントロールメモリ２３Ａに対してはランダムアドレス出力用のシーケンシャルアドレスを供給するものである。これらアドレスコントロールメモリ２３Ａとカウンタ部２３Ｂで、図１の第１のアドレス発生手段２３を構成している。
【００３５】
２４はタイムスイッチメモリ２０Ａ又は２０Ｂに対して、シーケンシャルリード時に出力データの読み出し用のアドレスとリードパルスを供給する第２のアドレス発生手段２４としてのカウンタ部である。２５はタイムスイッチメモリ２０Ａ又は２０Ｂに対して固定データの書き込み用アドレスとライトパルスを供給する第３のアドレス発生手段２５としてのカウンタ部である。２８はタイムスイッチメモリ２０Ａ又は２０Ｂに対して固定データを与える固定データ部である。
【００３６】
２１Ａはタイムスイッチメモリ２０Ａに対しての入力データと出力データを切り替える双方セレクタ、２１Ｂはタイムスイッチメモリ２０Ａに対してランダムアドレス／ライトパルスとシーケンシャルアドレス／リードパルスを切り替えるセレクタである。これらセレクタ２１Ａと２１Ｂとで、図１のセレクタ２１を構成している。
【００３７】
２２Ａはタイムスイッチメモリ２０Ｂに対しての入力データと出力データを切り替える双方セレクタ、２２Ｂはタイムスイッチメモリ２０Ｂに対してランダムアドレス／ライトパルスとシーケンシャルアドレス／リードパルスを切り替えるセレクタである。これらセレクタ２２Ａと２２Ｂとで、図１のセレクタ２２を構成している。
【００３８】
２３はタイムスイッチメモリ２０Ａ又は２０Ｂに与えるライトパルスを切り替えるセレクタである。２６はタイムスイッチメモリ２０Ａと２０Ｂの面を切り替える信号を発生する面切り替え部であり、該面切り替え部２６は、セレクタ２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３に面切り替え信号を出力し、同信号によりカウンタ部２３Ｂ，２４，２５をリセットする。２７はクロック発生部であり、面切り替え部２６及びカウンタ部２４，２３Ｂ，２５にマスタクロック（１／２クロック）を与えると共に、カウンタ部２５には更に２倍のクロックを与える。ここで、これらカウンタ部２４，２３Ｂ及び２５としては、アップカウンタやダウンカウンタを使用することができる。これにより、アドレス発生手段の構成を簡単にすることができる。このように構成された回路の動作を説明すれば、以下の通りである。
【００３９】
面切り替え部２６は、先ずクロック発生部２７からのマスタクロック（１／２クロック）をカウントし、各カウンタ部２４，２３Ｂ，２５にリセット信号として面切り替え信号を出力する。カウンタ部２３Ｂは、アドレスコントロールメモリ２３Ａのランダムアドレス出力用のアドレスとライトパルスを発生し、セレクタ２１Ｂ，２２Ｂにランダムアドレスとランダムアドレスに対応する領域への入力データのライトパルスを与える。この動作を、タイムスイッチメモリ２０Ａ，２０Ｂへのランダムライトアクセスとする。
【００４０】
一方、カウンタ部２４で作成されたシーケンシャルアドレスとリードパルスは、セレクタ２１Ｂ，２２Ｂを介してタイムスイッチメモリ２０Ａ，２０Ｂに与えられる。この結果、該当アドレスに対応する領域に書き込まれているデータが出力データとして読み出される。この動作をタイムスイッチメモリ２０Ａ，２０Ｂへのシーケンシャルリードアクセスとする。
【００４１】
ここで、ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００４２】
前記タイムスイッチメモリ２０Ａ，２０Ｂへのアクセスについて、上記ランダムライトアクセスとシーケンシャルリードアクセスを面切り替え部２６から面切り替え信号により、セレクタ２１Ａ，２１Ｂ，２２Ａ，２２Ｂ及び２３を交互に切り替えることで、タイムスイッチを実現しているが、この方式の場合には、ランダムライトアクセス時に、アクセスされなかったアドレスのデータの内容がシーケンシャルリードアクセス時にそのまま出力データ上に出力されてしまい、不確定なデータが出力されることになる。
【００４３】
また、入力データと出力データの加入者の接続関係を、アドレスコントロールメモリ２３Ａの出力データであるランダムアドレス値を書き替えて実行する。この場合、例えば入力データ内の加入者Ａの接続先（タイムスロット位置）を▲１▼から▲２▼へ変更する場合に、▲１▼の接続を開放（出力データとして固定値が格納されているアドレスを指定）した後、次に▲２▼への接続を行なう必要がある。このようにしないと、▲２▼との接続を実行しただけの場合には、出力データ上の▲１▼の位置にも加入者Ａデータが存在することになり、不要なデータが出力されることになる。
【００４４】
そこで、この不確定なデータ或いは不要なデータがシーケンシャルリードアクセス時に出力データ上に現れないように、タイムスイッチメモリ２０Ａ，２０Ｂのもう一方のポートより、そのメモリ部がシーケンシャルリード時に、そのシーケンシャルリード値が１つ前に指定されたアドレス値のアドレス（つまり、既に出力データとして読み出された後のメモリ内のデータを示すアドレス）と、ライトパルスをカウンタ部２５から出力し、固定データ部２８からの固定データ（未接続データ）を書き込むこと（但し最小のアドレスのみは２倍のアクセス速度とする）により、一度タイムスイッチメモリ２０Ａ，２０Ｂのデータの内容を全て未接続データとしてから、ランダムライトアクセスに切り替わることとなり、タイムスイッチメモリ２０Ａ及び２０Ｂの内容は、有効な接続データと未接続データ（固定データ）しか存在しないこととなり、再びシーケンシャルリードアクセスによりデータが出力された場合でも、不確定或いは一度の接続替えのアクセスで不要なデータの読み出しが防止されることになる。
【００４５】
このように、本発明によれば、シーケンシャルリード時に前記タイムスイッチメモリ２０Ａ，２０Ｂに対して第２のアドレス発生手段２４からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段２５で前記第２のアドレス発生手段２４の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【００４６】
以上の動作において、前記一対のタイムスイッチメモリ２０Ａ，２０Ｂの入力側加入者データ数を前記出力側加入者データ数に対して同等か或いはそれ以上にすることにより、出力側加入者データ数を入力側加入者データ数より少なくして、回線数を必要以上に増加することなく、回線の使用効率の向上を図ることができる。
【００４７】
また、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書込み速度を同速度で行なうことにより、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書き込み速度を同速度にすることにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００４８】
更に、シーケンシャルリードの読み出し後の固定アドレスの書き込みにおいて最後の２アドレスのみを２倍の速度で書き込むことにより、最後の２アドレスのみを２倍の速度で書き込むことにより、書き込みに要する時間を短縮することができる。
【００４９】
図３は本発明の具体的な一実施の形態例を示すブロック図である。図２と同一のものは、同一の符号を付して示す。図中の信号線に示す数字はビット数を示す。２０Ａ，２０Ｂはメモリ容量２０４８ワード×８ビットのデュアルポートのタイムスイッチメモリ、２３Ａは２０４８ワード×１０ビットのアドレスコントロールメモリ、２３Ｂはアドレスコントロールメモリ２３Ａにアドレスを０〜２０４８まで出力し、アドレスコントロールメモリ２３Ａからランダムアドレスデータをタイムスイッチメモリ２０Ａ，２０Ｂに出力させ、かつそれに同期させてタイムスイッチメモリ２０Ａ，２０Ｂに書き込むパルスを与えるカウンタ部である。
【００５０】
２４は、タイムスイッチメモリ２０Ａ，２０Ｂにシーケンシャルアドレスデータとリードパルスを与えるカウンタ部、２５はタイムスイッチメモリ２０Ａ，２０Ｂにカウンタ部２４よりも１つ小さいシーケンシャルアドレスと、それに同期した書き込みパルスを与える（但し、最終アドレスは２倍の速度で与える）カウンタ部で、アドレスジェネレータ２５ａ，セレクタ２５ｂ及びｎ−１カウンタ２５ｃより構成されている。
【００５１】
２１Ａはタイムスイッチメモリ２０Ａへのデータの入出力を切り替えるセレクタ、２１Ｂはタイムスイッチメモリ２０Ａへ与えるアドレス，書き込みパルス，読み出し信号を切り替えるセレクタ、２２Ａはタイムスイッチメモリ２０Ｂへのデータの入出力を切り替えるセレクタ、２２Ｂはタイムスイッチメモリ２０Ｂに与えるアドレス，書き込みパルス，読み出し信号を切り替えるセレクタである。
【００５２】
２３Ａ´，２３Ｂ´はタイムスイッチメモリ２０Ａ又は２０Ｂへの書き込みパルスを切り替えるセレクタ、２６はセレクタ２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ´，２３Ｂ´の面切り替え信号、及びカウンタ部２４，２３Ｂ及び２５へのリセット信号を与える面切り替え部、２７はクロック発生部で、１／２に分周する分周器２７ａを内蔵し、分周したクロックをカウンタ部２４，２３Ｂ及び２５に与える。分周されないクロックは、カウンタ部２５のセレクタ２５ｂに与えられる。
【００５３】
なお、図中において、セレクタ２１Ｂ，２２Ｂに「１固定」信号と「０固定」信号が入力されているのは、書き込みモードの時に読み出しモードとならないように、読み出し側を固定するためのものである。また、セレクタ２３Ａ´に入っている「１固定」信号は、書き込みモードでない時に書き込みしないようにセレクタ出力を固定するものである。このように構成された回路の動作をタイミングチャートを参照しつつ説明する。
【００５４】
図４は図３に示す実施の形態例の動作を示すタイミングチャートである。（ａ）は面切り替え部２６の面切り替え信号、（ｂ）はアドレスコントロールメモリ２３Ａの入力アドレス（ＡＤＲ）、（ｃ）はアドレスコントロールメモリ２３Ａの出力アドレス（ＲＡＤＳ）、（ｄ）はカウンタ部２３Ｂの書き込みパルス（ＸＷＲ）、（ｅ）は入力データ、（ｆ）はタイムスイッチメモリ２０Ａのアドレス、（ｇ）はカウンタ部２５の出力アドレス（ＳＡＤＲ）、（ｈ）はカウンタ部２５の書き込みパルス（ＸＷＲ）、（ｉ）はタイムスイッチメモリ２０Ｂのアドレス、（ｊ）はカウンタ部２４の出力アドレス（ＳＡＤＳ）、（ｋ）は出力データである。
【００５５】
先ず、カウンタ部２３Ｂのアドレス（ＡＤＲ）より読み出された、アドレスコントロールメモリ２３Ａのランダムアドレスデータ（ＲＡＤＲ）（ｃ）が、面切り替え部２６からの切り替え信号（ＳＥＬ）（ａ）が“０”であることから、タイムスイッチメモリ２０Ａに書き込みパルス（ＸＷＲ）（ｄ）と共に与えられる。これにより、時系列上に並んだ入力データ（ｅ）が、その時間軸上のタイミングに合わせてランダムアドレスデータで指定されたタイムスイッチメモリ２０Ａのアドレスに（ｆ）に示すように書き込まれる。
【００５６】
この時、タイムスイッチメモリ２０Ａの（タイムスイッチメモリ２０Ｂも同様）には、データ破棄用の領域Ｍが与えられており、タイムスイッチメモリにより接続しない（出力データとして出さない）データを（ｅ），（ｆ）に示すようにここに格納する。但し、実際のメモリ上には存在せず、アドレスのみ存在すればよい。従って、実際にはこれらデータは存在しない領域に格納されることになり、実際上は廃棄されることになる。
【００５７】
一方、この時、タイムスイッチメモリ２０Ｂにおいては、先ずカウンタ部２４からのシーケンシャルアドレスＳＡＤＲが（ｊ）に示すように与えられ、タイムスイッチメモリ２０Ｂに格納されているデータが順序（ｋ）に示すように読み出される。それと同時に、カウンタ部２５からのカウンタ部２４の出力アドレスよりも１つ小さいシーケンシャルアドレス（ＳＡＤＲ）（ｇ）と、書き込みパルス（ＸＷＲ）（ｈ）により、１つ前に読み出したアドレスのデータの内容をオール“１”に書き替える。
【００５８】
但し、最後のアドレスのみ（ｈ）に示すように書き込みパルスＸＷＲが２倍の速度で書き替える。これにより、書き込みに要する時間を短縮することができる。
【００５９】
次に、（ａ）に示す面切り替え信号（ＳＥＬ）が“１”に反転すると、タイムスイッチメモリ２０Ａと２０Ｂの動作が反転して実行される。即ち、タイムスイッチメモリ２０Ａはシーケンシャルデータ読み出しモード、タイムスイッチメモリ２０Ｂはランダムデータ書き込みモードとなる。
【００６０】
再び、面切り替え信号（ＳＥＬ）が“０”になると、入力データがタイムスイッチされ、接続された正しいデータ（０，１，２，３の時間に対してａ，ｂ，ｄ，ｃのデータ）が出力データ上に時間軸上に並び、かつタイムスイッチにより接続されないデータの時間（図の４，５の時間）に（ｋ）に示すようにオール“１”が出力されることで、この時間に出力される不要データをオール“１”に置き換える。
【００６１】
以後、このような動作を繰り返すことになる。
また、アドレスコントロールメモリ２３Ａのランダムアドレスデータが変更された場合についても、同様の動作により、不要データのデータマスク（オール“１”書き込み）が行われることで、不要データが読み出されることを防止することができる。
【００６２】
このように、本発明によれば、不要データの読み出しを防止するために、不要データのマスクを行なうための未接続データのアドレス検索の付加回路を追加することなしに、また、データ伝送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに、実現することができ、タイムスイッチメモリ容量の増大に伴う付加回路の比例的な増加と、データ伝送速度からの必要メモリアクセス速度以上の高速化を避けて、回路規模の縮小及び消費電力を抑えることができる。
【００６３】
上述の実施の形態例においては、カウンタ部２５をｎ進，２６をｎ−１進のアップカウンタで実現した場合を示したが、代わりにダウンカウンタを用いるようにしてもよい。この場合には、カウンタ部２４をｎ進カウンタ、カウンタ部２５をｎ＋１進カウンタとすればよい。
【００６４】
【発明の効果】
以上、詳細に説明したように、
請求項１記載の発明によれば、一方のポート側をランダムライト／シーケンシャルリード用に、他方のポート側をシーケンシャルライト用に割り当てた一対のタイムスイッチメモリと、これらタイムスイッチメモリに隣接して設けられた信号セレクト用のセレクタと、一方のポートからランダムライト時に前記セレクタを介して前記タイムスイッチメモリにランダムアドレスを与える第１のアドレス発生手段と、
一方のポートからシーケンシャルリード時に、前記セレクタを介して前記タイムスイッチメモリにシーケンシャルアドレスを与える第２のアドレス発生手段と、他方のポートから前記タイムスイッチメモリに固定データを書き込むシーケンシャルライト用のアドレスを与える第３のアドレス発生手段と、前記一対のタイムスイッチメモリの面を切り替えるための信号を前記セレクタに与える面切り替え手段とを具備し、
シーケンシャルリード時に前記タイムスイッチメモリに対して第２のアドレス発生手段からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段で前記第２のアドレス発生手段の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、シーケンシャルリード時に前記タイムスイッチメモリに対して第２のアドレス発生手段からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段で前記第２のアドレス発生手段の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことにより、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、
またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【００６５】
請求項２記載の発明によれば、前記ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００６６】
請求項３記載の発明によれば、前記第第１のアドレス発生手段及び第３のアドレス発生手段をアップカウンタ又はダウンカウンタを用いて構成することにより、前記第１のアドレス発生手段及び第３のアドレス発生手段をアップカウンタ又はダウンカウンタを用いることにより、アドレス発生手段の構成を簡単にすることができる。
【００６７】
請求項４記載の発明によれば、前記一対のタイムスイッチメモリにおける入力側加入者データ数を出力側加入者データ数に対して同等か或いはそれ以上にすることをにより、タイムスイッチメモリの入力側加入者データ数を前記出力側加入者データ数に対して同等か或いはそれ以上にすることにより、出力側加入者データ数を入力側加入者データ数をより少なくして、回線数を必要以上に増加させないで、回線の使用効率の向上を図ることができる。
【００６８】
請求項５記載の発明によれば、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書込み速度を同速度で行なうことにより、シーケンシャルリードの読み出し速度と、シーケンシャルライトの書き込み速度を同速度にすることにより、メモリのアクセス速度以上の高速化を避けて、回路の消費電力を抑えることができる。
【００６９】
請求項６記載の発明によれば、シーケンシャルリードの読み出し後の固定アドレスの書き込みにおいて 最後の２アドレスのみを２倍の速度で書き込むことにより、最後の２アドレスのみを２倍の速度で書き込むことにより、書き込みに要する時間を短縮することができる。
【００７０】
このように、本発明によれば、不要データのマスクが未接続データのアドレス検索の付加回路を追加することなしに、またデータ転送速度に比較して高速のマスク用データ書き込みクロックを必要とせずに実現することができ、タイムスイッチメモリ容量の増加に伴う付加回路の比例的な増加とデータ転送速度からの必要メモリアクセス速度以上の高速化を避けて回路規模の縮小及び消費電力を抑えることができるタイムスイッチメモリのデータ制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施の形態例を示すブロック図である。
【図３】本発明の具体的な一実施の形態例を示すブロック図である。
【図４】本発明の実施の形態例の動作を示すタイミングチャートである。
【図５】ランダムライト／シーケンシャルリード方式の説明図である。
【図６】従来装置の構成例を示すブロック図である。
【図７】従来装置の他の構成例を示すブロック図である。
【符号の説明】
２０Ａ タイムスイッチメモリ
２０Ｂ タイムスイッチメモリ
２１ セレクタ
２２ セレクタ
２３ セレクタ
２４ 第１のアドレス発生手段
２５ 第２のアドレス発生手段
２６ 第３のアドレス発生手段
２７ 面切り替え手段
２８ クロック発生手段
Claims (6)
- 一方のポート側をランダムライト／シーケンシャルリード用に、他方のポート側をシーケンシャルライト用に割り当てた一対のタイムスイッチメモリと、
これらタイムスイッチメモリに隣接して設けられた信号セレクト用のセレクタと、
一方のポートからランダムライト時に前記セレクタを介して前記タイムスイッチメモリにランダムアドレスを与える第１のアドレス発生手段と、
一方のポートからシーケンシャルリード時に、前記セレクタを介して前記タイムスイッチメモリにシーケンシャルアドレスを与える第２のアドレス発生手段と、
他方のポートから前記タイムスイッチメモリに固定データを書き込むシーケンシャルライト用のアドレスを与える第３のアドレス発生手段と、
前記一対のタイムスイッチメモリの面を切り替えるための信号を前記セレクタに与える面切り替え手段とを具備し、
シーケンシャルリード時に前記タイムスイッチメモリに対して第２のアドレス発生手段からアドレスを与えてデータを読み出すと同時に、前記第３のアドレス発生手段で前記第２のアドレス発生手段の出力アドレスよりも１つ手前のアドレスを発生して固定データを書き込むことを特徴とするタイムスイッチメモリのデータ制御装置。 - 前記ランダムライト面のデータ書き込み速度と、シーケンシャルリード面のデータ読み出し速度を同速度で行なうことを特徴とする請求項１記載のタイムスイッチメモリのデータ制御装置。
- 前記第１のアドレス発生手段及び第３のアドレス発生手段をアップカウンタ又はダウンカウンタを用いて構成することを特徴とする請求項１記載のタイムスイッチメモリのデータ制御装置。
- 前記一対のタイムスイッチメモリにおける入力側加入者データ数を出力側加入者データ数に対して同等か或いはそれ以上にすることを特徴とする請求項１記載のタイムスイッチメモリのデータ制御装置。
- シーケンシャルリードの読み出し速度と、シーケンシャルライトの書込み速度を同速度で行なうことを特徴とする請求項１記載のタイムスイッチメモリのデータ制御装置。
- シーケンシャルリードの読み出し後の固定アドレスの書き込みにおいて、最後の２アドレスのみを２倍の速度で書き込むことを特徴とする請求項１記載のタイムスイッチメモリのデータ制御装置。
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