JPS626481A - 可変長シフトレジスタ - Google Patents
可変長シフトレジスタInfo
- Publication number
- JPS626481A JPS626481A JP60144698A JP14469885A JPS626481A JP S626481 A JPS626481 A JP S626481A JP 60144698 A JP60144698 A JP 60144698A JP 14469885 A JP14469885 A JP 14469885A JP S626481 A JPS626481 A JP S626481A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- switching signal
- inputted
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ピント数を任意に変えることができる可変長
シフトレジスタに関する。
シフトレジスタに関する。
従来、可変長シフトレジスタを構成する方法としては、
固定長のシフトレジスタをつなぎ合わせる方法あるいは
特公昭６０−５７１４ 号公報に示されるようにランダ
ムアクセスメモリド可変Ｎ進カウンタにより構成する方
法が知られている。後者の方法は、簡単な回路構成で実
現できるすぐれた方法であるが、シフトレジスタへの１
データ入出力の間にメモリに対して読出しと書込みを実
行しなければならないため、動作速度が遅くなるという
欠点がありｆｃ。
固定長のシフトレジスタをつなぎ合わせる方法あるいは
特公昭６０−５７１４ 号公報に示されるようにランダ
ムアクセスメモリド可変Ｎ進カウンタにより構成する方
法が知られている。後者の方法は、簡単な回路構成で実
現できるすぐれた方法であるが、シフトレジスタへの１
データ入出力の間にメモリに対して読出しと書込みを実
行しなければならないため、動作速度が遅くなるという
欠点がありｆｃ。
本発明は、上記欠点を是正し、高速な可変長シフトレジ
スタを提供することにある。
スタを提供することにある。
［発明の概要〕
上記目的の達成のため、本発明では、ランダムアクセス
メモリを２群に分け、Ｎ進カウンタの一周期／ｂＪνこ
−カのメモすへはんｔ出しのみもう一方のメモリへは誉
込みのみを実行し、かつ上記−周期ごとにメモリの絖出
し／書込みを切替えるように構成される。
メモリを２群に分け、Ｎ進カウンタの一周期／ｂＪνこ
−カのメモすへはんｔ出しのみもう一方のメモリへは誉
込みのみを実行し、かつ上記−周期ごとにメモリの絖出
し／書込みを切替えるように構成される。
以Ｆ１本発明の実施例を第１図および第２図により説明
する。
する。
第１図は、本発明の一実施例の基本構成を示すプ。ツク
図である。１０．２０は２群に分割されｆｃシランムア
クセス可能なメモリであゆ、例えばそれぞれＩＸＭビッ
トのランダムアクセス可能な半導体メモリである。４０
は可変Ｎ進カウ／りであり、そのモシエロすなわちｔＪ
（≦Ｍ）はコントロール信号により任意に設定される
。このカウンタ４０は入力データと同期するクロックパ
ルスを計数し、その計数値はアドレス信号としてメモリ
１ｕおよび２０に供給される。６０はカウンタ４０がＮ
進するごとに変化する切替信号を発生する回路であり、
例えばトグルフリップフロップ１個よりなる。５０はメ
モリ１０ 、２０への読出し／書込み信号を発生する回
路であり、切替信号が“０″の時にはメモリ１０への書
込み信号とメモリ２０への読出し信号を発生し、切替信
号が“１″の時にはメモリ１０への読出し信号とメモリ
２０への書込み信号を発生する。５０はマルチプレクサ
であり、切替信号が“０″″の時にはメモリ２０からの
読出しデータを、′１”の時にはメモリ１０からの読出
しデータを出力する。
図である。１０．２０は２群に分割されｆｃシランムア
クセス可能なメモリであゆ、例えばそれぞれＩＸＭビッ
トのランダムアクセス可能な半導体メモリである。４０
は可変Ｎ進カウ／りであり、そのモシエロすなわちｔＪ
（≦Ｍ）はコントロール信号により任意に設定される
。このカウンタ４０は入力データと同期するクロックパ
ルスを計数し、その計数値はアドレス信号としてメモリ
１ｕおよび２０に供給される。６０はカウンタ４０がＮ
進するごとに変化する切替信号を発生する回路であり、
例えばトグルフリップフロップ１個よりなる。５０はメ
モリ１０ 、２０への読出し／書込み信号を発生する回
路であり、切替信号が“０″の時にはメモリ１０への書
込み信号とメモリ２０への読出し信号を発生し、切替信
号が“１″の時にはメモリ１０への読出し信号とメモリ
２０への書込み信号を発生する。５０はマルチプレクサ
であり、切替信号が“０″″の時にはメモリ２０からの
読出しデータを、′１”の時にはメモリ１０からの読出
しデータを出力する。
次に本実施例の動作を第２図のタイムチャートにより説
明する。最初のＮ発のクロックパルスが到着するまでは
回路６０が発生する切替信号は“０“であり、入力デー
タＩＭ 、Ｄ＋ 、・・・・・・、Ｄ、−。
明する。最初のＮ発のクロックパルスが到着するまでは
回路６０が発生する切替信号は“０“であり、入力デー
タＩＭ 、Ｄ＋ 、・・・・・・、Ｄ、−。
が順次メモり１０（ＲＡＭＯ）に書込まれる。（Ｎ−１
−１）見目のクロックパルスが到着すると、カラ。
−１）見目のクロックパルスが到着すると、カラ。
ンタ４０がクリアされるとともに切替信号が１“となり
、入力データＤＮがメモリ２０（ＲＡＭ１）に書込まれ
、同時にメモＩ７１０ （ＲＡＭＯ）のアドレス０から
読出されたデータＤ０がマルチプレクサ５０を通って出
力される。２Ｎ発のクロックパルスが到着するまでは、
入力データはメモリ２０に書込まれ、メモリ１０から読
出されたデータが出力データとなる。以降クロックパル
スがＮ発到着するごとに切替信号が変化し、メモリ１０
．２０に対する読出し／書込み動作が交互に選択される
。
、入力データＤＮがメモリ２０（ＲＡＭ１）に書込まれ
、同時にメモＩ７１０ （ＲＡＭＯ）のアドレス０から
読出されたデータＤ０がマルチプレクサ５０を通って出
力される。２Ｎ発のクロックパルスが到着するまでは、
入力データはメモリ２０に書込まれ、メモリ１０から読
出されたデータが出力データとなる。以降クロックパル
スがＮ発到着するごとに切替信号が変化し、メモリ１０
．２０に対する読出し／書込み動作が交互に選択される
。
このように１本実施例によれば％ １シフトデータの入
出力の期間には、１群のメモリに対しでは読出し−ｊた
は書込みの一方のみを実行すればよいため、シフトレジ
スタの動作速度を上げることかできる。
出力の期間には、１群のメモリに対しでは読出し−ｊた
は書込みの一方のみを実行すればよいため、シフトレジ
スタの動作速度を上げることかできる。
以上述べたように５本発明によれば、１ジツトデータの
入出力の間に１群のメモリに対しては読出しまたは書込
みの一方のみを実行すればよいので、シフトレジスタと
しての動作速度を従来て比べ約２倍速くすることができ
る。
入出力の間に１群のメモリに対しては読出しまたは書込
みの一方のみを実行すればよいので、シフトレジスタと
しての動作速度を従来て比べ約２倍速くすることができ
る。
第１因は′＄発明の一実施例の基本構成のブロック図、
第２．櫂は上記実施例の動作を説明するためのタイムチ
ャートである。 １０ 、２０・・・メモリ ５０・・・メモリへの読出し／書込み信号発生回路４０
・・・可変Ｎ進カウンタ ５０・・・マルチプレクサ ゛（ 第 １ 圓 第 ２国
第２．櫂は上記実施例の動作を説明するためのタイムチ
ャートである。 １０ 、２０・・・メモリ ５０・・・メモリへの読出し／書込み信号発生回路４０
・・・可変Ｎ進カウンタ ５０・・・マルチプレクサ ゛（ 第 １ 圓 第 ２国
Claims (1)
- ランダムアクセスメモリと可変Ｎ進カウンタとを有し
、上記メモリの上記カウンタの計数値に対応するアドレ
スに読み書きするようにした可変長シフトレジスタにお
いて、上記メモリは２群に分割されてなり、上記カウン
タのＮ進ごとに変化する切替信号を発生する回路と、上
記切替信号に応じて上記２群のメモリの一方に対して読
出し信号を発生し、もう一方に対して書込み信号を発生
する回路と、上記切替信号に応じて上記２群のメモリか
らの読出しデータの一方を選択する回路とを具備するこ
とを特徴とする可変長シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144698A JPS626481A (ja) | 1985-07-03 | 1985-07-03 | 可変長シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144698A JPS626481A (ja) | 1985-07-03 | 1985-07-03 | 可変長シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626481A true JPS626481A (ja) | 1987-01-13 |
Family
ID=15368192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144698A Pending JPS626481A (ja) | 1985-07-03 | 1985-07-03 | 可変長シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2653950A1 (fr) * | 1989-10-31 | 1991-05-03 | Hewlett Packard Co | Systeme de generation de train de donnees. |
-
1985
- 1985-07-03 JP JP60144698A patent/JPS626481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2653950A1 (fr) * | 1989-10-31 | 1991-05-03 | Hewlett Packard Co | Systeme de generation de train de donnees. |
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