JP3386705B2 - 半導体記憶装置およびそのバーストアドレスカウンタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその内部アドレス信号を発生するアドレスカウンタ
に係り、特に外部からのクロック入力に同期して動作
し、外部から取り込まれるアドレス信号に基づいてメモ
リチップ内部でバーストアドレス信号を自己発生して読
み出し／書き込みを行う動作モードを有する同期型の半
導体記憶装置およびバーストアドレス信号を発生するバ
ーストアドレスカウンタに関するもので、例えば複数の
データバスを用いて複数のアドレスに対するデータを並
列に処理する動作モードを有するＳＲＡＭ（スタティッ
ク型メモリ）などに使用されるものである。

【０００２】

【従来の技術】従来の半導体メモリにおいて、通常の同
期動作モードのみが要求される場合には、外部クロック
入力の立上がりのみに同期させて１つの入出力端子当り
１ビットのデータをメモリセルから読み出したり書き込
んだりするシングルデータレート（Single Data Rate；
ＳＤＲ）方式の動作モードをサポートすればよい。

【０００３】一方、半導体メモリの高速動作方式の１つ
としてバーストモード動作が提案されている。このバー
ストモード動作とは、外部から取り込まれるアドレス信
号に基づいてクロック信号に同期してチップ内部でバー
ストアドレスを自己発生して読み出し／書き込みを行う
動作である。

【０００４】前記バーストアドレスの発生の仕方は、１
ビットまたは２ビットのバーストアドレス信号により一
定の規則性（リニアモードあるいはインターリーブモー
ド）にしたがって連続したアドレスを発生する。

【０００５】バーストモードの期間において、バースト
アドレス信号が例えば１８ビットのアドレス信号の下位
２ビットＡ１、Ａ０に割り付けられるものとすると、バ
ーストアドレス信号以外の上位１６ビットのアドレス信
号は固定のままである。

【０００６】上記リニアモードあるいはインターリーブ
モードは、いずれも、バーストアドレス信号の下位ビッ
トの値が０，１，０，１…（または、１，０，１，０
…）と繰り返すものであり、同じ値が繰り返すことはな
い。

【０００７】なお、バーストアドレスは、選択するメモ
リセルを速く切り換えることが要求されるので、メモリ
セルのカラムアドレスうちの下位ビットに割り当てられ
ることが多い。

【０００８】つまり、セルのワード線選択を行うロウ系
に比べてカラム選択を行うカラム系の方がタイミング的
に余裕があり、従って、発生に時間がかかるバーストア
ドレスはカラム系に割り当てた方が全体として高速化で
きるからである。

【０００９】そこで、以後の説明および図面中では、前
記バーストアドレスビットＡ１、Ａ０に対応するカラム
アドレスビットＹ１、Ｙ０で表わすものとする。

【００１０】このようなバーストモード動作は、前記Ｓ
ＤＲ方式の動作モードに適用可能であるが、さらに、外
部クロック入力のアップエッジ（立上がり）とダウンエ
ッジ（立下がり）に同期してデータの読み出し／書き込
みを行うダブルデータレート（Double Data Rate；ＤＤ
Ｒ）方式の動作モードにも適用可能である。

【００１１】このＤＤＲ方式の動作モードを有するメモ
リは、内部動作速度は特に高速化することなく、Ｉ／Ｏ
バッファの部分のみで外部クロック入力の立上がり／立
下がり両方に同期させて読み出したり書き込んだりする
ことにより、メモリ外部から見ると、メモリ内部が倍速
で動いている（２倍のデータの読み出し／書き込みを行
う）ようにしており、その一例としてＳＲＡＭが提案さ
れている。

【００１２】ＤＤＲ方式の動作モードを有するＳＲＡＭ
は、複数のデータバスを用いて複数のアドレスに対する
データを並列に処理する方式であり、メモリセルへの実
際の書き込み動作などの内部動作自体は外部クロック入
力と同じ速度（周波数）で行うが、一度に２アドレス分
のデータを並列に処理することによりデータ転送速度を
２倍に高めるものである。

【００１３】つまり、ＤＤＲ方式の動作モードを有する
ＳＲＡＭでは、メモリ内部のデータバスを倍にしてお
き、バーストアドレスの連続する２つのアドレスでそれ
ぞれ指定されるセルを同時に選択をして書き込みあるい
は読み出しをさせている。

【００１４】なお、ＤＤＲ方式の動作モードを有するＳ
ＲＡＭにおいては、前記したようなＤＤＲ方式の動作モ
ードとＳＤＲ方式の動作モードとを選択し得るように併
存させる場合が多い。

【００１５】ここで、前記バーストアドレスの発生の仕
方について、図１７乃至図２０を参照して説明する。

【００１６】（１）ＳＤＲ方式の動作モードにおけるリ
ニアモードの時には、外部アドレス入力をスタートアド
レスとして２進のカウントアップ動作を行うことによ
り、上記スタートアドレスから順番にインクリメントす
るようにバーストアドレスが進行する。

【００１７】つまり、図１７に示すように、スタートア
ドレスが（０，０）の時には、（０，０）→（０，１）
→（１，０）→（１，１）とバーストアドレスが進行
し、スタートアドレスが（０，１）の時には、（０，
１）→（１，０）→（１，１）→（０，０）とバースト
アドレスが進行し、スタートアドレスが（１，０）の時
には、（１，０）→（１，１）→（０，０）→（０，
１）とバーストアドレスが進行し、スタートアドレスが
（１，１）の時には、（１，１）→（０，０）→（０，
１）→（１，０）とバーストアドレスが進行する。

【００１８】（２）ＳＤＲ方式の動作モードにおけるイ
ンターリーブモードの時には、外部アドレス入力をスタ
ートアドレスとして２進のカウントアップ動作を行い、
上記スタートアドレスから順番にインクリメントする信
号と、外部アドレス入力との排他的論理和をとることに
より、上記スタートアドレスから図１８に示すようにバ
ーストアドレスが進行する。

【００１９】（３）ＤＤＲ方式の動作モードにおけるリ
ニアモードの時には、図１９に示すように、前述したＳ
ＤＲ方式の動作モードにおけるリニアモードのアドレス
およびその隣りのアドレス、つまり、２つの連続するア
ドレス信号が対となってそれぞれ上記スタートアドレス
から順番にインクリメントするようにバーストアドレス
が進行する。

【００２０】（４）ＤＤＲ方式の動作モードにおけるイ
ンターリーブモードの時には、図２０に示すように、前
述したＳＤＲ方式の動作モードにおけるインターリーブ
モードのアドレスおよびその隣りのアドレス、つまり、
２つの連続するアドレス信号が対となってそれぞれ上記
スタートアドレスから順番にインクリメントするように
バーストアドレスが進行する。

【００２１】ところで、従来、前記バーストアドレス信
号を発生させるためのバーストアドレスカウンタの具体
例は見当たらないが、リニアモードのバーストアドレス
信号を発生させる場合には図２１に示すような構成が考
えられる。

【００２２】即ち、外部アドレス入力のうちのＡ０、Ａ
１がそれぞれ対応して外部クロック信号ＣＫの立上がり
に同期して第１のレジスタ６１および第２のレジスタ６
２に取り込まれ、このレジスタ６１、６２の各出力がそ
れぞれ対応して第１の２進カウンタ６３および第２の２
進カウンタ６４に入力する。

【００２３】この場合、第１の２進カウンタ６３は、前
記外部クロック信号ＣＫの立上がりに同期してカウント
し、第２の２進カウンタ６４は、前記外部クロック信号
ＣＫの２倍の速度を持つクロック信号２×ＣＫの立上が
りに同期してカウントし、２つの２進カウンタ６３、６
４により２ビットのカウントアップ動作を行う。

【００２４】そして、第１の２進カウンタ６３から出力
する２ビットの相補的な信号と第２の２進カウンタ６４
から出力する２ビットの相補的な信号とからなる４ビッ
トの信号がナンド回路群からなるデコーダ６５に入力し
て４ビットのカラムデコード信号Ａc1〜Ａc4が生成され
る。

【００２５】しかし、前記したように外部クロック信号
ＣＫの２倍の速度で第２の２進カウンタ６４を動作させ
ることは、クロック信号ＣＫの高速化につれて動作速度
上の問題が発生し、メモリ動作の高速化に不適である。

【００２６】また、前記各２進カウンタ６３、６４は、
最も一般的な構成として図２２に示すようなトグル
（Ｔ）型フリップフロップ（Ｆ／Ｆ）が用いられるが、
それに使用されるＮＡＮＤゲートの数が６個と多いの
で、ゲート遅延によりバーストアドレス信号の発生に遅
れが生じ、結果として、メモリ動作の速度（アクセスタ
イムなど）を制限してしまう。

【００２７】また、前記バーストアドレスカウンタが前
記インターリーブモードのバーストアドレス信号を発生
させる場合には、図２２に示すような構成の後段に排他
的論理和回路が付加されて外部アドレス入力との排他的
論理和処理が行われるので、図２２に示すようなＴ型Ｆ
／Ｆのほかに使用されるゲート数が多くなり、ゲート遅
延によりバーストアドレス信号の発生に遅れが生じ、結
果として、メモリ動作の速度（アクセスタイムなど）を
制限してしまう。

【００２８】

【発明が解決しようとする課題】上記したように従来考
えられる２進カウンタを用いたバーストアドレスカウン
タは、ＳＤＲ方式の動作モードでのリニアモードのバー
ストアドレス信号を発生させる場合に、使用素子数が多
くなり、ゲート遅延によりバーストアドレス信号の発生
に遅れが生じ、メモリ動作の速度を制限してしまうとい
う問題があった。

【００２９】また、ＳＤＲ方式の動作モードでのインタ
ーリーブモードのバーストアドレス信号を発生させる場
合には、使用素子数はさらに多くなるので、メモリ動作
の速度をさらに制限してしまうという問題があった。

【００３０】また、ＳＤＲ方式の動作モードでのリニア
モードおよびインターリーブモードに選択的に対応する
ようにバーストアドレス信号を発生させる場合に、さら
に論理ゲートを追加する必要があることから回路構成が
一層複雑になり、使用素子数が一層多くなり、メモリ動
作の速度を一層制限してしまうという問題があった。

【００３１】さらに、前記バーストアドレスカウンタ２
をＤＤＲ方式の動作モードとＳＤＲ方式の動作モードに
選択的に対応するようにリニアモードあるいはインター
リーブモードのバーストアドレス信号を発生させる場合
には、上記したような問題が極めて深刻になる。

【００３２】本発明は上記の問題点を解決すべくなされ
たもので、ＳＤＲ方式の動作モードでのリニアモードあ
るいはインターリーブモードを選択的に発生可能であ
り、回路構成が簡単で高速動作性に優れた半導体記憶装
置およびそのバーストアドレスカウンタを提供すること
を目的とする。

【００３３】また、本発明の他の目的は、ＤＤＲ方式の
動作モードでのリニアモードあるいはインターリーブモ
ードのバーストアドレス信号を選択的に発生可能であ
り、比較的簡単な回路構成で実現でき、メモリ動作の高
速化を図り得る同期型半導体記憶装置およびそのバース
トアドレスカウンタを提供する。

【００３４】また、本発明の他の目的は、ＤＤＲ方式の
動作モードとＳＤＲ方式の動作モードに選択的に対応す
るようにリニアモードあるいはインターリーブモードの
バーストアドレス信号を選択的に発生可能であり、比較
的簡単な回路構成で実現でき、メモリ動作の高速化を図
り得る同期型半導体記憶装置およびそのバーストアドレ
スカウンタを提供する。

【００３５】

【００３６】

【課題を解決するための手段】本発明の第１のバースト
アドレスカウンタは、第１、第２入力端と制御入力端と
を有し、上記第１入力端には内部カラムアドレス信号の
最下位ビット信号よりも１ビット上位の信号もしくはそ
の反転信号が供給され、各制御入力端にそれぞれ供給さ
れるマルチプレクサ制御信号に基づいてそれぞれ第１、
第２入力端の入力を切換選択して出力する複数個の第１
のマルチプレクサ回路と、第１、第２及び第３入力端と
制御入力端とを有し、上記第３入力端には内部カラムア
ドレス信号の最下位ビット信号よりも１ビット上位の信
号もしくはその反転信号が供給され、各制御入力端に供
給されるマルチプレクサ制御信号に基づいてそれぞれ第
１、第２及び第３入力端の入力を切換選択して出力する
複数個の第２のマルチプレクサ回路と、内部カラムアド
レス信号の最下位ビット信号とそれよりも１ビット上位
の信号もしくはその反転信号が供給され、その出力が上
記複数個の第２のマルチプレクサ回路の各第２入力端に
入力する複数個の排他的オア回路と、前記複数個の第１
のマルチプレクサ回路及び複数個の第２のマルチプレク
サ回路の各出力信号が対応して入力し、それぞれクロッ
ク信号を受け、それに同期して入力信号を取り込む複数
個のレジスタ回路と、前記複数個のレジスタ回路の各出
力信号を反転させてそれぞれ対応して前記複数個の第１
のマルチプレクサ回路及び複数個の第２のマルチプレク
サ回路の各第１入力端に入力する複数個のインバータ回
路とを具備し、ダブルデータレート方式のリニアモード
時におけるバーストアドレス発生動作の開始時の最初の
サイクルでは、上記複数個の第１及び第２のマルチプレ
クサ回路は上記マルチプレクサ制御信号に基づいてそれ
ぞれ第２入力端の入力を選択して出力し、これ以降のサ
イクルでは上記複数個の第１及び第２のマルチプレクサ
回路は上記マルチプレクサ制御信号に基づいてそれぞれ
第１入力端の入力を選択して出力し、ダブルデータレー
ト方式のインターリーブモード時、バーストアドレス発
生動作の開始時の最初のサイクルでは、上記複数個の第
１のマルチプレクサ回路は上記マルチプレクサ制御信号
に基づいてそれぞれ第２入力端の入力を選択して出力
し、上記複数個の第２のマルチプレクサ回路は上記マル
チプレクサ制御信号に基づいてそれぞれ第３入力端の入
力を選択して出力し、こ れ以降のサイクルでは上記複数
個の第１及び第２のマルチプレクサ回路は上記マルチプ
レクサ制御信号に基づいてそれぞれ第１入力端の入力を
選択して出力することを特徴とする。

【００３７】本発明の第２のバーストアドレスカウンタ
は、内部カラムアドレス信号の最下位ビット信号とそれ
よりも１ビット上位の信号及びこれらの反転信号のうち
異なるビットを組み合わせたそれぞれ２ビットの信号を
デコードし、いずれか１つの出力が選択状態になる第１
グループの４個のデコーダ回路と、内部カラムアドレス
信号の最下位ビット信号とそれよりも１ビット上位の信
号及びこれらの反転信号のうち異なるビットを組み合わ
せたそれぞれ２ビットの信号をデコードし、いずれか２
つの出力が選択状態になる第２グループの４個のデコー
ダ回路と、それぞれ第１、第２及び第３入力端を有し、
前記第１グループの４個のデコーダ回路の各出力信号が
対応して各第１入力端に入力し、前記第２グループの４
個のデコーダ回路の各出力信号が対応して各第２入力端
に入力し、各制御入力端にそれぞれ供給されるマルチプ
レクサ制御信号に基づいてそれぞれ第１、第２及び第３
入力端の入力を切換選択して出力する第１、第２、第３
及び第４のマルチプレクサ回路と、それぞれ第１、第２
及び第３入力端を有し、各出力信号が対応して前記第
１、第２、第３及び第４のマルチプレクサ回路の各第３
入力端に入力する第５、第６、第７及び第８のマルチプ
レクサ回路と、前記第１、第２、第３及び第４のマルチ
プレクサ回路の各出力信号が対応して入力し、それぞれ
クロック信号を受け、それに同期して入力信号を取り込
む第１、第２、第３及び第４のレジスタ回路と、前記第
１のレジスタ回路の出力信号を前記第８のマルチプレク
サ回路の第１入力端に入力させ、前記第２のレジスタ回
路の出力信号を前記第５のマルチプレクサ回路の第１入
力端に入力させ、前記第３のレジスタ回路の出力信号を
前記第６のマルチプレクサ回路の第１入力端に入力さ
せ、前記第４のレジスタ回路の出力信号を前記第７のマ
ルチプレクサ回路の第１入力端に入力させるように接続
する第１の配線と、前記第１のレジスタ回路の出力信号
を前記第６のマルチプレクサ回路の第２入力端に入力さ
せ、前記第２のレジスタ回路の出力信号を前記第７のマ
ルチプレクサ回路の第２入力端に入力させ、前記第３の
レジスタ回路の出力信号を前記第８のマルチプレクサ回
路の第２入力端に入力させ、前記第４のレジスタ回路の
出力信号を前記第５のマルチプレクサ回路の第２入力端
に入力させるように接続する第２の配線と、前記第１、
第２、第３及び第４のレジスタ回 路の各出力信号の反転
信号をそれぞれ対応して前記第５、第６、第６及び第８
のマルチプレクサ回路の各第３入力端に入力させるよう
に接続する第３の配線を具備し、シングルデータレート
方式のバーストアドレス発生動作の開始時の最初のサイ
クルでは、上記第１、第２、第３及び第４のマルチプレ
クサ回路は上記マルチプレクサ制御信号に基づいてそれ
ぞれ第１入力端の入力を選択して出力し、上記第５、第
６、第７及び第８のマルチプレクサ回路は上記マルチプ
レクサ制御信号に基づいてそれぞれ第１入力端または第
２入力端の入力を選択して出力し、これ以降のサイクル
では上記第１、第２、第３及び第４のマルチプレクサ回
路は上記マルチプレクサ制御信号に基づいてそれぞれ第
３入力端の入力を選択して出力し、上記第５、第６、第
７及び第８のマルチプレクサ回路は上記マルチプレクサ
制御信号に基づいてそれぞれ第３入力端の入力を選択し
て出力し、ダブルデータレート方式のバーストアドレス
発生動作の開始時の最初のサイクルでは、上記第１、第
２、第３及び第４のマルチプレクサ回路は上記マルチプ
レクサ制御信号に基づいてそれぞれ第１入力端または第
２入力端の入力を選択して出力し、上記第５、第６、第
７及び第８のマルチプレクサ回路は上記マルチプレクサ
制御信号に基づいてそれぞれ第３入力端の入力を選択し
て出力し、これ以降のサイクルでは上記第１、第２、第
３及び第４のマルチプレクサ回路は上記マルチプレクサ
制御信号に基づいてそれぞれ第３入力端の入力を選択し
て出力し、上記第５、第６、第７及び第８のマルチプレ
クサ回路は上記マルチプレクサ制御信号に基づいてそれ
ぞれ第３入力端の入力を選択して出力することを特徴と
する。

【００３８】本発明の第３のバーストアドレスカウンタ
は、第１、第２入力端と制御入力端とを有し、上記第１
入力端には内部カラムアドレス信号の最下位ビット信号
よりも１ビット上位の信号もしくはその反転信号が供給
され、各制御入力端にそれぞれ供給されるマルチプレク
サ制御信号に基づいてそれぞれ第１、第２入力端の入力
を切換選択して出力する複数個の第１のマルチプレクサ
回路と、第１、第２入力端と制御入力端とを有し、各制
御入力端に供給されるマルチプレクサ制御信号に基づい
てそれぞれ第１、第２入力端の入力を切換選択して出力
する複数個の第２のマルチプレクサ回路と、内部カラム
アドレス信号の最下位ビット信号とそれよりも１ビット
上位の信号もしくはその反転信号が供給され、その出力
が上記複数個の第２のマルチプレクサ回路の各第２入力
端に入力する複数個の排他的オア回路と、前記複数個の
第１のマルチプレクサ回路及び複数個の第２のマルチプ
レクサ回路の各出力信号が対応して入力し、それぞれク
ロック信号を受け、それに同期して入力信号を取り込む
複数個のレジスタ回路と、前記複数個のレジスタ回路の
各出力信号を反転させてそれぞれ対応して前記複数個の
第１のマルチプレクサ回路及び複数個の第２のマルチプ
レクサ回路の各第１入力端に入力する複数個のインバー
タ回路とを具備し、ダブルデータレート方式のリニアモ
ード時及びインターリーブモード時、バーストアドレス
発生動作の開始時の最初のサイクルでは、上記複数個の
第１及び第２のマルチプレクサ回路は上記マルチプレク
サ制御信号に基づいてそれぞれ第２入力端の入力を選択
して出力し、これ以降のサイクルでは上記複数個の第１
及び第２のマルチプレクサ回路は上記マルチプレクサ制
御信号に基づいてそれぞれ第１入力端の入力を選択して
出力することを特徴とする。

【００３９】また、本発明の半導体記憶装置は、外部ク
ロック入力の立上がりに同期してデータの読み出しを行
うシングルデータレート（ＳＤＲ）方式の動作モード、
外部から取り込まれるアドレス信号に基づいてクロック
信号に同期してチップ内部でバーストアドレスを自己発
生し、外部クロック入力の立上がりと立下がりに同期し
てデータの読み出しを行うダブルデータレート（ＤＤ
Ｒ）方式の動作モードの少なくとも一方を有する半導体
記憶装置において、外部から取り込まれたアドレス信号
に基づいてメモリセルアレイのカラムアドレスを指定す
るカラムアドレス信号の一部となるバーストアドレス信
号を発生するバーストアドレスカウンタとして、前記第
１のバーストアドレスカウンタ、第２のバーストアドレ
スカウンタ、第３のバーストアドレスカウンタ、第４の
バーストアドレスカウンタのいずれかを具備することを
特徴とする。

【００４０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００４１】図１は、第１の実施の形態に係るＤＤＲ方
式／ＳＤＲ方式の動作モードを選択し得る同期型ＳＲＡ
Ｍの全体的構成を概略的に示す。

【００４２】図１において、Ａ０〜Ａ１７はアドレス信
号の最下位ビット〜最上位ビット、１はアドレス信号Ａ
０〜Ａ１７のうちの上位１５ビットＡ１７〜Ａ２が入力
し、これをプリデコードするプリデコーダ、２は前記ア
ドレス信号Ａ０〜Ａ１７のうちの例えば９ビットのカラ
ムアドレス信号Ａ８〜Ａ０のうちバーストアドレス信号
として割り当てられる下位２ビットＡ１、Ａ０が入力す
るバーストアドレスカウンタ、１５は前記プリデコーダ
１の出力が入力するアドレスレジスタ、３は前記アドレ
スレジスタ１５の出力および前記バーストアドレスカウ
ンタ２の出力が入力するアドレスデコーダ、４はメモリ
セルアレイ、５は前記アドレスデコーダ３の行デコード
出力に応じてメモリセルアレイ４の行選択を行う行選択
回路、６は前記アドレスデコーダ３の列デコード出力に
応じて前記セルアレイ４のカラム選択を行うようにスイ
ッチ制御されるカラムトランスファゲート群からなる列
選択回路、７はセンスアンプ・データ書き込み回路、８
１は第１のデータバス、８２は第２のデータバス、９は
データ入出力回路である。

【００４３】読み出し／書き込み制御回路１４は、前記
メモリセルアレイ４のうちの選択されたアドレスのメモ
リセルに対してデータの読み出しあるいは書き込みを制
御し、前記複数のデータバス８１、８２との間でデータ
を転送処理するものである。

【００４４】さらに、図１のＳＲＡＭは、例えば３個の
外部端子１１〜１３から入力する３つの制御信号がコマ
ンドデコーダ１０によりデコードされて動作モードが制
御されるように構成されている。例えば第１の制御信号
START/STOPの論理レベルに応じてバースト動作の開始／
停止が制御され、第２の制御信号READ/WRITEの論理レベ
ルに応じて読み出し／書き込み動作が制御され、第３の
制御信号DOUBLE/SINGLE の論理レベルに応じてＤＤＲ方
式の動作モード／ＳＤＲ方式の動作モードが選択指定さ
れる。

【００４５】なお、前記プリデコーダ１は、前記９ビッ
トのカラムアドレス信号Ａ８〜Ａ０のうちバーストアド
レス信号として割り当てられる下位２ビットＡ１、Ａ０
を除く７ビットＡ８〜Ａ２に対しては、例えば３グルー
プに分けてデコードする。

【００４６】前記バーストアドレスカウンタ２は、２ビ
ットの入力信号Ａ１、Ａ０の内容に基づいてスタートア
ドレスが決まるバーストアドレス信号を、図１７乃至図
２０を参照して前述したような動作モードに応じて発生
するものであり、その具体例は後述する。

【００４７】前記メモリセルアレイ４は、複数のワード
線およびビット線の各交点に対応してメモリセルが２次
元の行列（マトリクス）状に配置されたメモリセル群か
らなる。上記メモリセルは、一対の記憶ノードに相補的
なデータを記憶し、データ線対との間でデータの授受を
行うするスタティック型メモリセル（ＳＲＡＭセル）で
ある。このＳＲＡＭセルの構成の一例は、周知の通り、
センス駆動用のＮＭＯＳトランジスタ対と、負荷用のＰ
ＭＯＳトランジスタ対と、データトランスファーゲート
用のＮＭＯＳトランジスタ対とからなる。

【００４８】図２は、図１の同期型ＳＲＡＭにおけるメ
モリセルアレイ４の一部のセル部に対応するカラムトラ
ンスファーゲートＴＧ、データ線ＤＬ１、ＤＬ２、セン
スアンプＳ／Ａ・データ書き込み回路Ｄｉｎ、データバ
スの接続関係の一例を概略的に示している。

【００４９】即ち、セル部は、行方向においてカラムア
ドレスビット信号Ｙ１、Ｙ０で選択される連続する４カ
ラムが繰り返し、バーストアドレスビットＹ１、Ｙ０よ
り１つ上位のカラムアドレスビットＹ２が“０”の時に
選択対象となる４カラムと、カラムアドレスビットＹ２
が“１”の時に選択対象となる４カラムとが交互に繰り
返す。

【００５０】さらに、前記カラムアドレスビットＹ２よ
り１つ上位のカラムアドレスビットＹ３が“０”の時に
選択対象となる連続する８カラムとカラムアドレスビッ
トＹ３が“１”の時に選択対象となる連続する８カラム
とが交互に繰り返す。

【００５１】前記セル部において、連続する２アドレス
により２つのカラムのメモリセルが同時に選択される場
合、２ビット分の各カラムトランスファーゲートが同時
に開いてしまうと、データの衝突が起きてしまうおそれ
がある。

【００５２】それを避けるため、前記信号Ｙ０が“０”
の時に選択されるメモリセルの読み出しデータを第１の
データ線ＤＬ１に取り出し、前記信号Ｙ０が“１”の時
に選択されるメモリセルの読み出しデータを第２のデー
タ線ＤＬ２に取り出すことが可能なようにカラムトラン
スファーゲートＴＧ群が接続されている。

【００５３】例えば行方向におけるメモリセルの配列順
に物理アドレスが割り付けられているものとすると、前
記４カラム内の配列順位が奇数番目のカラムを第１のデ
ータ線ＤＬ１に共通に接続し、偶数番目のカラムを第２
のデータ線ＤＬ２に共通に接続するようにカラムトラン
スファーゲートＴＧ群が接続されている。

【００５４】そして、前記カラムアドレスビットＹ２が
“０”の時に選択対象となる４カラム（ここでは、物理
アドレス１〜４あるいは９〜１２に相当する）とカラム
アドレスビットＹ２が“１”の時に選択対象となる４カ
ラム（ここでは、物理アドレス５〜８あるいは１３〜１
６に相当する）との隣り合う１組（連続する８カラム）
を単位として、前記第１のデータ線ＤＬ１および第２の
データ線ＤＬ２にそれぞれセンスアンプＳ／Ａ・データ
書き込み回路Ｄｉｎが接続されている。

【００５５】この場合、センスアンプＳ／Ａが活性化さ
れる期間とデータ書き込み回路Ｄｉｎが活性化される期
間とは異なる。また、前記第１のデータ線ＤＬ１に接続
されているセンスアンプＳ／Ａ・データ書き込み回路Ｄ
ｉｎが活性化される期間と第２のデータ線ＤＬ２に接続
されているセンスアンプＳ／Ａ・データ書き込み回路Ｄ
ｉｎが活性化される期間とは異なる。

【００５６】そして、複数組の第１のデータ線ＤＬ１に
それぞれ接続されて互いの活性化期間が異なっている複
数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ
は、第１のデータバス８１を共通に介してデータ入出力
回路９に接続されている。

【００５７】同様に、複数組の第２のデータ線ＤＬ２に
それぞれ接続されて互いの活性化期間が異なっている複
数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ
は、第２のデータバス８２を介して共通に前記データ入
出力回路９に接続されている。

【００５８】この場合、ある連続する８カラムに対応す
るセンスアンプＳ／Ａの切り換え、データ書き込み回路
Ｄｉｎの活性／非活性状態がＹ３＝０の時に制御される
ものとすると、その隣りの連続する８カラムに対応する
センスアンプＳ／Ａの切り換え、データ書き込み回路Ｄ
ｉｎの活性／非活性状態はＹ３＝１の時に制御される。

【００５９】このような構成により、各メモリセルは、
前記信号Ｙ０が“０”の時に選択されるメモリセル／信
号Ｙ０が“１”の時に選択されるメモリセルに応じて第
１のデータバス２１／第２のデータバス２２に接続され
るようになっている。

【００６０】従って、バーストアドレスの連続する２つ
のアドレス（例えばバーストスタートアドレスとそれに
連続する次のアドレス）でそれぞれ指定される２つのセ
ルと前記データ入出力回路９の間で、前記２つのデータ
バス８１、８２を介して同時に書き込みあるいは読み出
しを行う（つまり、２つのセルデータが衝突することな
く、同時に書き込みあるいは読み出しを行う）ことが可
能になっている。

【００６１】なお、図１の同期型ＳＲＡＭ中の前記デー
タ入出力回路９においては、ＳＤＲ方式の動作モード／
ＤＤＲ方式の動作モードに対応し得るように、例えば図
３に示すような第１のデータバス制御回路２１と、例え
ば図６に示すような第２のデータバス制御回路２２が設
けられている。

【００６２】即ち、図３において、第１のデータバス制
御回路２１は、前記メモリセルアレイ４から前記データ
入出力回路９のデータ出力制御回路９１の出力データレ
ジスタ９１３、９１４までの間（本例では前記データ入
出力回路９のデータ出力制御回路９１のデータ線センス
アンプの前段側）で前記２つのデータバス８１、８２の
接続関係を制御することにより、メモリセルと複数の出
力データレジスタとの接続関係を任意に選択する。

【００６３】前記データ出力制御回路９１は、前記第１
のデータバス８１に接続された第１のデータ線センスア
ンプ９１１と、この第１のデータ線センスアンプの後段
に接続された第１の出力データレジスタ９１３と、この
第１の出力データレジスタの後段に接続された第１のト
ランスファゲート９１５と、前記第２のデータバス８２
に接続された第２のデータ線センスアンプ９１２と、こ
の第２のデータ線センスアンプの後段に接続された第２
の出力データレジスタ９１４と、この第２の出力データ
レジスタの後段に接続された第２のトランスファゲート
９１６と、前記第１のトランスファゲート９１５および
第２のトランスファゲート９１６の各出力端側に共通に
接続された出力バッファ９１７とからなる。

【００６４】前記第１の出力データレジスタ９１３と第
２の出力データレジスタ９１４は、それぞれクロック信
号ＣＫの立上がりに同期してデータを取り込むものであ
る。また、前記第１のトランスファゲート９１５は、ク
ロック信号ＣＫが“Ｈ”レベルの期間にデータを転送
し、前記第２のトランスファゲート９１６は、クロック
信号ＣＫの反転信号／ＣＫが“Ｈ”レベルの期間（クロ
ック信号ＣＫが“Ｌ”レベルの期間）にデータを転送す
るものである。

【００６５】第１のデータバス制御回路２１は、本例で
は、データ出力制御回路９１のデータ線センスアンプ９
１１、９１２の前段側に付加されており、第１のデータ
バス８１に挿入された第１のスイッチ回路２１１と、第
２のデータバス８２と第１のデータバス８１との間に挿
入された第２のスイッチ回路２１２と、第１のデータバ
ス８１と第２のデータバス８２との間に挿入された第３
のスイッチ回路２１３と、第２のデータバス８２に挿入
された第４のスイッチ回路２１４とからなる。

【００６６】上記各スイッチ回路は、それぞれ例えばト
ランスファゲート用のＭＯＳトランジスタからなり、前
記出力データレジスタ９１３、９１４が駆動されるタイ
ミングとは独立に設定されるタイミングでデータバスの
接続関係を制御するように制御される。

【００６７】図４（ａ）、（ｂ）は、図３中の第１のデ
ータバス制御回路２１がＳＤＲ方式の動作モードにおい
てデータ転送経路を制御する２つの態様を示している。

【００６８】図４（ａ）は、カラムアドレスビット信号
Ｙ０が“０”の時にメモリセルから第１のデータバス８
１に読み出されたデータが第１のデータバス制御回路２
１の第１のスイッチ回路２１１および第３のスイッチ回
路２１３を対応して通過して２つのデータ線センスアン
プ９１１、９１２にそれぞれ入力される、つまり、第１
のデータバス８１のデータが第２のデータバス８２にも
転送される場合を示している。

【００６９】図４（ｂ）は、カラムアドレスビット信号
Ｙ０が“１”の時にメモリセルから第２のデータバス８
２に読み出されたデータが第１のデータバス制御回路２
１の第２のスイッチ回路２１２および第４のスイッチ回
路２１４を対応して通過して２つのデータ線センスアン
プ９１１、９１２にそれぞれ入力される、つまり、第２
のデータバス８２のデータが第１のデータバス８１にも
転送される場合を示している。

【００７０】図５（ａ）、（ｂ）は、図３中の第１のデ
ータバス制御回路２１がＤＤＲ方式の動作モードにおい
てデータ転送経路を制御する２つの態様を示している。

【００７１】図５（ａ）は、カラムアドレスビット信号
Ｙ０が“０”の時に連続する２アドレス分のメモリセル
から第１のデータバス８１／第２のデータバス８２に読
み出された各データが第１のデータバス制御回路２１の
第１のスイッチ回路２１１／第４のスイッチ回路２１４
を対応して通過して２つのデータ線センスアンプ９１
１、９１２にそれぞれ対応して入力される、つまり、第
１のデータバス制御回路２１を経由する際に転送バスが
入れ替えられない場合を示している。

【００７２】図５（ｂ）は、カラムアドレスビット信号
Ｙ０が“１”の時に連続する２アドレス分のメモリセル
から第１のデータバス８１／第２のデータバス８２に読
み出された各データが第１のデータバス制御回路２１の
第３のスイッチ回路２１３／第２のスイッチ回路２１４
を対応して通過して２つのデータ線センスアンプ９１
２、９１１にそれぞれ対応して入力される、つまり、第
１のデータバス制御回路２１を経由する際に転送バスが
入れ替えられる場合を示している。

【００７３】図６において、第２のデータバス制御回路
２２は、前記データ入出力回路１９のデータ入力制御回
路９２の入力データレジス９２３、９２４から前記メモ
リセルアレイ４までの間（本例では前記データ入出力回
路９のデータ入力制御回路９２の入力データレジスの中
間段）で前記２つのデータバス８１、８２の接続関係を
制御することにより、複数の入力データレジスタとメモ
リセルとの接続関係を任意に選択する。

【００７４】前記第２のデータバス制御回路２２は、第
１のデータバス８１に挿入された第１のスイッチ回路２
２１と、第２のデータバス８２と第１のデータバス８１
との間に挿入された第２のスイッチ回路２２２と、第１
のデータバス８１と第２のデータバス８２との間に挿入
された第３のスイッチ回路２２３と、第２のデータバス
８２に挿入された第４のスイッチ回路２２４とからな
る。

【００７５】上記各スイッチ回路は、それぞれ例えばト
ランスファゲート用のＭＯＳトランジスタからなり、前
記入力データレジスタ９２３、９２４が駆動されるタイ
ミングとは独立に設定されるタイミングでデータバスの
接続関係を制御するように制御される。

【００７６】図７（ａ）は、図６中の第２のデータバス
制御回路２２がＳＤＲ方式の動作モードにおいてデータ
転送経路を制御する態様を示している。

【００７７】即ち、ＳＤＲ方式の動作モードでは、第１
の入力レジスタ９２３のデータが、第２のデータバス制
御回路２２の第１のスイッチ回路２２１および第３のス
イッチ回路２２３を対応して通過して第３の入力レジス
タ９２５／第４の入力レジスタ９２６にそれぞれ入力さ
れる、つまり、第１のデータバス８１のデータが第２の
データバス８２にも転送される。

【００７８】図７（ｂ）、（ｃ）は、図６中の第２のデ
ータバス制御回路２２がＤＤＲ方式の動作モードにおい
てデータ転送経路を制御する態様を示している。

【００７９】図７（ｂ）は、カラムアドレスビット信号
Ｙ０が“０”の時の入力データが第１の入力レジスタ９
２３／第２の入力レジスタ９２４に取り込まれた連続す
る２アドレス分のデータが、第２のデータバス制御回路
２２の第１のスイッチ回路２２１および第４のスイッチ
回路２２４を対応して通過して第３の入力レジスタ９２
５／第４の入力レジスタ９２６にそれぞれ対応して入力
される、つまり、第２のデータバス制御回路２２を経由
する際に転送バスが入れ替えられない場合を示してい
る。

【００８０】図７（ｃ）は、カラムアドレスビット信号
Ｙ０が“１”の時の入力データが第１の入力レジスタ／
第２の入力レジスタに取り込まれた連続する２アドレス
分のデータが、第２のデータバス制御回路２２の第３の
スイッチ回路２２３および第２のスイッチ回路２２２を
対応して通過して第３の入力レジスタ９２５／第４の入
力レジスタ９２６にそれぞれ対応して入力される、つま
り、第２のデータバス制御回路２２を経由する際に転送
バスが入れ替えられる場合を示している。

【００８１】＜第１実施例＞図８は、図１中のバースト
アドレスカウンタ２として、ＳＤＲ方式の動作モードに
おけるリニアモードおよびインターリーブモードに選択
的に対応し得るように構成された一例を示す回路図であ
る。

【００８２】図８において、Ａ０、Ａ１およびそれぞれ
の反転信号／Ａ０、／Ａ１は、外部アドレス信号のうち
の下位２ビットの信号がアドレスバッファ回路（図示せ
ず）に入力して生成された内部アドレス信号である。Ｃ
Ｋはメモリチップの外部から供給されるクロック信号が
バッファ回路（図示せず）を経て供給される内部クロッ
ク信号である。

【００８３】３１１〜３１４はそれぞれ二入力の第１〜
第４のデコーダ回路（例えばアンド回路）であり、第１
のデコーダ回路３１１は前記信号Ａ０、Ａ１が入力し、
第２のデコーダ回路３１２は前記信号／Ａ０、Ａ１が入
力し、第３のデコーダ回路３１３は前記信号Ａ０、／Ａ
１が入力し、第４のデコーダ回路３１４は前記信号／Ａ
０、／Ａ１が入力する。

【００８４】３２１〜３２４はそれぞれ三入力の第１〜
第４のマルチプレクサ（ＭＵＸ）回路であり、第１〜第
４のマルチプレクサ回路３２１〜３２４の各第１入力端
（ｉｎ１）には対応して前記第１〜第４のデコーダ回路
３１１〜３１４の出力信号が入力する。

【００８５】３３１〜３３４はそれぞれ前記クロック信
号ＣＫを受け、それに同期して入力信号を取り込む第１
〜第４のレジスタ（Ｒｅｇ）回路であり、それぞれ対応
して前記第１〜第４のマルチプレクサ回路３２１〜３２
４の出力信号が入力する。

【００８６】そして、前記第１のレジスタ回路３３１〜
第４のレジスタ回路３３４の各出力信号を対応して第４
のマルチプレクサ回路３２４、第１〜第３のマルチプレ
クサ回路３２１〜３２３の各第２入力端（ｉｎ２）に入
力させるようなループ状に第１の配線３５１が形成され
ている。

【００８７】また、前記第１のレジスタ回路３３１〜第
４のレジスタ回路３３４の各出力信号を対応して第２〜
第４のマルチプレクサ回路３２２〜３２４、第１のマル
チプレクサ回路３２１の各第３入力端（ｉｎ３）に入力
させるようなループ状に第２の配線３５２が形成されて
いる。

【００８８】即ち、図８のバーストアドレスカウンタ
は、それぞれアドレス信号をデコードするｍ（本例では
ｍ＝４）個のデコーダ回路と、それぞれ複数の入力端を
有し、前記ｍ個のデコーダ回路の各出力信号が対応して
各第１入力端に入力し、各制御入力端にそれぞれ供給さ
れるマルチプレクサ制御信号に基づいてそれぞれ複数の
入力端の入力を切換選択して出力するｍ個のマルチプレ
クサ回路と、前記ｍ個のマルチプレクサ回路の各出力信
号が対応して入力し、それぞれクロック信号を受け、そ
れに同期して前記ｍ個のマルチプレクサ回路のうちの対
応するマルチプレクサ回路の出力信号を取り込むｍ個の
レジスタ回路と、前記ｍ個のレジスタ回路のうちの１番
目のレジスタ回路の出力信号を前記ｍ個のマルチプレク
サ回路のうちのｍ番目のマルチプレクサ回路の第２入力
端に入力させ、前記ｍ個のレジスタ回路のうちの２番目
乃至ｍ番目のレジスタ回路の出力信号を前記ｍ個のマル
チプレクサ回路のうちの１番目乃至（ｍ−１）番目のマ
ルチプレクサ回路の第２入力端に入力させるように接続
し、シングルデータレート方式のリニアモード時および
インターリーブモード時に使用される第１の配線と、前
記ｍ個のレジスタ回路のうちの１番目乃至（ｍ−１）番
目のレジスタ回路の出力信号を前記ｍ個のマルチプレク
サ回路のうちの２番目乃至ｍ番目のマルチプレクサ回路
の第３入力端に入力させ、前記ｍ個のレジスタ回路のう
ちのｍ番目のレジスタ回路の出力信号を前記ｍ個のマル
チプレクサ回路のうちの１番目のマルチプレクサ回路の
第３入力端に入力させるように接続し、シングルデータ
レート方式のインターリーブモード時に使用される第２
の配線を具備する。

【００８９】前記第１〜第４のマルチプレクサ回路３２
１〜３２４は、各制御入力端にそれぞれマルチプレクサ
制御信号Ｓ１が供給され、各第１入力端（ｉｎ１）の入
力、各第２入力端（ｉｎ２）の入力、各第３入力端（ｉ
ｎ３）の入力を切換選択して出力する。

【００９０】この場合、バーストアドレスカウンタの動
作開始時に各第１入力端（ｉｎ１）の信号を選択してス
タートアドレスを第１のレジスタ回路３３１〜第４のレ
ジスタ回路３３４に取り込んだ後、リニアモードの時に
は各第２入力端（ｉｎ２）の信号を選択し、インターリ
ーブモードの時にはスタート時のアドレス信号Ａ１、Ａ
０のうちの下位アドレスＡ０の論理レベルに応じて各第
２入力端（ｉｎ２）または各第３入力端（ｉｎ３）の信
号を選択するようにマルチプレクサ制御信号Ｓ１により
切換制御される。

【００９１】即ち、前記４個のマルチプレクサ回路は、
シングルデータレート方式のリニアモードのバーストア
ドレスを発生する場合には、バーストアドレス発生動作
の開始時に前記各第１入力端の信号を選択した後、前記
各第２入力端の信号を選択するように制御され、シング
ルデータレート方式のインターリーブモードのバースト
アドレスを発生する場合には、バーストアドレス発生動
作の開始時に前記各第１入力端の信号を選択した後、ス
タートアドレスの下位ビットの論理レベルに応じて前記
各第２入力端または各第３入力端の信号を選択するよう
に制御される。

【００９２】これにより、リニアモードの時には、動作
開始時の最初のサイクルでは、クロック信号ＣＫの立上
がりに同期してスタートアドレスを取り込んで４個のレ
ジスタ回路３３１〜３３４にプリセットし、以降のサイ
クルでは、クロック信号ＣＫの立上がりに同期して第１
の配線３５１により所定の向きのループ状にデータシフ
ト動作を行う。

【００９３】この結果、前記４個のレジスタ回路３３１
〜３３４は、スタートアドレスからリニアモードの進行
規則にしたがうバーストアドレス信号をデコードした４
ビットの信号Ａc4〜Ａc1を出力する。

【００９４】ここで、スタート時のアドレス信号がＡ１
＝０，Ａ０＝０である場合のリニアモードのデータシフ
ト動作について、図９を参照しながら説明する。

【００９５】スタート時にＡ１＝０，Ａ０＝０である場
合には、第１〜第３のデコーダ回路３１１〜３１３の各
出力は０、第４のデコーダ回路３１４の出力は１であ
り、４個のレジスタ回路３３１〜３３４の４ビットの出
力信号Ａc4〜Ａc1は（０００１）にプリセットされる。

【００９６】次のサイクルでは、上記４ビットの出力信
号Ａc4〜Ａc1が左シフトされて（００１０）となり、引
き続き、（０１００）、（１０００）と変化するので、
結果として、リニアモードのカウントアップ動作が行わ
れる。

【００９７】上記と同様の動作により、スタート時にア
ドレス信号Ａ１＝０，Ａ０＝１である場合には、第１〜
第４のデコーダ回路３１１〜３１４のうち第３のデコー
ダ回路３１３の出力のみ１であり、４ビットの出力信号
Ａc4〜Ａc1は（００１０）にプリセットされ、（０１０
０）→（１０００）→（０００１）と変化する。

【００９８】スタート時にアドレス信号Ａ１＝１，Ａ０
＝０である場合には、第１〜第４のデコーダ回路３１１
〜３１４のうち第２のデコーダ回路３１２の出力のみ１
であり、４ビットの出力信号Ａc4〜Ａc1は（０１００）
にプリセットされ、（１０００）→（０００１）→（０
０１０）とシフトされる。

【００９９】スタート時にアドレス信号Ａ１＝１，Ａ０
＝１である場合には、第１〜第４のデコーダ回路３１１
〜３１４のうち第１のデコーダ回路３１１の出力のみ１
であり、４ビットの出力信号Ａc4〜Ａc1は（１０００）
にプリセットされ、（０００１）→（００１０）→（０
１００）と変化する。

【０１００】つまり、図１７に示したように、スタート
アドレス（０，０）の時には（０，０）→（０，１）→
（１，０）→（１，１）とバーストアドレスが進行し、
スタートアドレスが（０，１）の時には、（０，１）→
（１，０）→（１，１）→（０，０）とバーストアドレ
スが進行し、スタートアドレスが（１，０）の時には、
（１，０）→（１，１）→（０，０）→（０，１）とバ
ーストアドレスが進行し、スタートアドレスが（１，
１）の時には、（１，１）→（０，０）→（０，１）→
（１，０）とバーストアドレスが進行する動作が実現さ
れることになる。

【０１０１】一方、インターリーブモードの時には、動
作開始時の最初のサイクルでは、クロック信号ＣＫの立
上がりに同期してスタートアドレスを取り込んで４個の
レジスタ回路３３１〜３３４をプリセットし、以降のサ
イクルでは、クロック信号ＣＫの立上がりに同期して第
２の配線３５２により前記リニアモード時の向きとは逆
向きのループ状に、あるいは第１の配線３５１により前
記リニアモード時と同じ向きのループ状にデータシフト
動作を行う。これにより、前記４個のレジスタ回路３３
１〜３３４は、スタートアドレスからインターリーブモ
ードの進行規則にしたがうバーストアドレス信号をデコ
ードした４ビットの信号Ａc4〜Ａc1を出力する。

【０１０２】ここで、スタート時のアドレス信号がＡ１
＝１，Ａ０＝１である場合のインターリーブモードのデ
ータシフト動作について、図１０を参照しながら説明す
る。

【０１０３】スタート時にアドレス信号Ａ１＝１，Ａ０
＝１である場合には、第１〜第４のデコーダ回路３１１
〜３１４のうち第１のデコーダ回路３１１の出力のみ１
であり、４個のレジスタ回路３３１〜３３４の４ビット
の出力信号Ａc4〜Ａc1は（１０００）にプリセットされ
る。

【０１０４】以降のサイクルでは、４個のマルチプレク
サ回路３２１〜３２４は、スタート時のアドレス信号Ａ
０の論理レベルに応じて各第２入力端（ｉｎ２）または
各第３入力端（ｉｎ３）の信号を選択するように切換制
御される。つまり、Ａ０＝０の場合には第２入力端（ｉ
ｎ２）の信号を選択し、Ａ０＝１の場合には第３入力端
（ｉｎ３）の信号を選択する。

【０１０５】この時、Ａ０＝１の場合であるから、第３
入力端（ｉｎ３）の信号が選択され、第２の配線３５２
により前記リニアモード時の向きとは逆向きのループ状
にデータシフト動作を行うので、次のサイクルでは、上
記４ビットの出力信号Ａc4〜Ａc1の右シフトが行われて
（０１００）となり、引き続き、右シフトにより（００
１０）、（０００１）と変化し、結果として、インター
リーブモードのカウントアップ動作が行われる。

【０１０６】スタート時にアドレス信号Ａ１＝０，Ａ０
＝１である場合には、第１〜第４のデコーダ回路３１１
〜３１４のうち第３のデコーダ回路３１３の出力のみ１
であり、４ビットの出力信号Ａc4〜Ａc1は（００１０）
にプリセットされ、前記リニアモード時の向きとは逆向
きのループ状にデータシフト動作が行われるので、（０
００１）→（１０００）→（０１００）とシフトされ
る。

【０１０７】スタート時にアドレス信号Ａ１＝１，Ａ０
＝０である場合には、第１〜第４のデコーダ回路３１１
〜３１４のうち第２のデコーダ回路３１２の出力のみ１
であり、４ビットの出力信号Ａc4〜Ａc1は（０１００）
にプリセットされる。この時、Ａ０＝０の場合であるか
ら、４個のマルチプレクサ回路３２１〜３２４では第２
入力端（ｉｎ２）の信号が選択され、第１の配線３５１
により前記リニアモード時の同じ向きのループ状にデー
タシフト動作が行われるので、前記４ビットの出力信号
Ａc4〜Ａc1は左シフトが行われて（１０００）→（００
０１）→（００１０）と変化する。

【０１０８】スタート時にアドレス信号Ａ１＝０，Ａ０
＝０である場合には、第１〜第４のデコーダ回路３１１
〜３１４のうち第４のデコーダ回路３１４の出力のみ１
であり、４ビットの出力信号Ａc4〜Ａc1は（０００１）
にプリセットされ、第１の配線３５１により前記リニア
モード時の同じ向きのループ状にデータシフト動作が行
われるので、（００１０）→（０１００）→（１００
０）と変化する。

【０１０９】つまり、図１８に示したように、スタート
アドレスが（０，０）の時には、（０，０）→（０，
１）→（１，０）→（１，１）とバーストアドレスが進
行し、スタートアドレスが（０，１）の時には、（０，
１）→（１，０）→（１，１）→（０，０）とバースト
アドレスが進行し、スタートアドレスが（１，０）の時
には、（１，０）→（１，１）→（０，０）→（０，
１）とバーストアドレスが進行し、スタートアドレスが
（１，１）の時には、（１，１）→（０，０）→（０，
１）→（１，０）とバーストアドレスが進行する動作が
実現されることになる。

【０１１０】上記したような動作から分かるように、図
８のバーストアドレスカウンタによれば、第１の配線３
５１と第２の配線３５２とを切換え使用する簡単な構成
でありながら、ＳＤＲ方式の動作モードにおけるリニア
モードおよびインターリーブモードに選択的に対応する
ことが可能になっている。

【０１１１】図１１は、図１の同期型ＳＲＡＭがバース
トアドレスカウンタ２として図８のバーストアドレスカ
ウンタを用いた場合におけるＳＤＲ方式の動作モードに
おけるデータ読み出し動作のタイミングを示している。
ここでは、クロック信号ＣＫの立上がりに同期して２つ
のアドレスＡ、Ｂが引き続き取り込まれる様子を示して
いる。

【０１１２】上記アドレスＡは、バーストアドレス信号
のうちの下位アドレスビット信号Ｙ０が“０”の場合の
アドレスであり、メモリチップ内部ではバーストアドレ
スカウンタ２によってアドレスＡに対してバーストアド
レスがＡ１、Ａ２と連続的に発生される。この場合、前
記下位アドレスビット信号Ｙ０が“０”からスタートす
るので、前記バーストアドレスＡ１、Ａ２に対応して下
位アドレスビット信号Ｙ０は０、１と変化する。

【０１１３】従って、バーストアドレスＡ１の時は第１
のデータバス８１にデータを読み出すべきメモリセルを
選択し、バーストアドレスＡ２の時は第２のデータバス
８２にデータを読み出すべきメモリセルを選択する。

【０１１４】一方、前記アドレスＢは、バーストアドレ
ス信号のうちの下位アドレスビット信号Ｙ０が“１”の
場合のアドレスであり、メモリチップ内部ではバースト
アドレスカウンタ２によってアドレスＢに対してバース
トアドレスがＢ１、Ｂ２と連続的に発生される。この場
合、前記下位アドレスビット信号Ｙ０が“１”からスタ
ートするので、前記バーストアドレスＢ１、Ｂ２に対応
して下位アドレスビット信号Ｙ０は１、０と変化する。

【０１１５】従って、バーストアドレスＢ１の時は第２
のデータバス８２にデータを読み出すべきメモリセルを
選択し、バーストアドレスＢ２の時は第１のデータバス
８１にデータを読み出すべきメモリセルを選択する。

【０１１６】以下、図１１を参照しながら図１の同期型
ＳＲＡＭにおけるＳＤＲ方式の動作モードにおけるデー
タ読み出し動作について説明する。

【０１１７】まず、アドレスＡのアドレス信号がクロッ
ク信号ＣＫの立上がりに同期して取り込まれる。

【０１１８】次に、前記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＡ１のメモリセルのデータ
（Ａ１）が読み出され、第１のデータバス８１に読み出
される。このように第１のデータバス８１に読み出され
たデータ（Ａ１）は、第１のデータバス制御回路２１に
より第２のデータバス８２にも転送され、この２つのデ
ータバス８１、８２をそれぞれ転送されて２つのデータ
線センスアンプ９１１、９１２に入力され、それぞれ増
幅される。

【０１１９】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ａ１）が第１の出力レジスタ
９１３／第２の出力レジスタ９１４に取り込まれる。こ
のように取り込まれたデータ（Ａ１）がクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して出力バッファ回路９１７へ出力されて増幅さ
れ、さらにチップ外部へ出力される。

【０１２０】次に、上記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＡ２のメモリセルのデータ
（Ａ２）が読み出され、第２のデータバス８２に読み出
される。このように第２のデータバス８２に読み出され
たデータ（Ａ２）は、第２のデータバス制御回路２２に
より第１のデータバス８１にも転送され、この２つのデ
ータバス８１、８２をそれぞれ転送されて２つのデータ
線センスアンプ９１１、９１２に入力され、それぞれ増
幅される。

【０１２１】次のサイクルでは、アドレスＢに対応する
アドレス信号がクロック信号ＣＫの立上がりに同期して
取り込まれるとともに、前記２つのデータ線センスアン
プ９１１、９１２の出力データ（Ａ２）が第１の出力レ
ジスタ９１３／第２の出力レジスタ９１４に取り込まれ
る。このように取り込まれたデータ（Ａ２）がクロック
信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間に
それぞれ対応してデータ線トランスファーゲート９１
５、９１６を介して出力バッファ回路９１７へ出力され
て増幅され、さらにチップ外部へ出力される。

【０１２２】次に、上記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＢ１のメモリセルのデータ
（Ｂ１）が読み出され、第２のデータバス８２に読み出
される。このように第２のデータバス８２に読み出され
たデータ（Ｂ１）は、第２のデータバス制御回路２２に
より第１のデータバス８１にも転送され、この２つのデ
ータバス８１、８２をそれぞれ転送されて２つのデータ
線センスアンプ９１１、９１２に入力され、それぞれ増
幅される。

【０１２３】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ１）が第１の出力レジスタ
９１３／第２の出力レジスタ９１４に取り込まれる。こ
のように取り込まれたデータ（Ｂ１）がクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して出力バッファ回路９１７へ出力されて増幅さ
れ、さらにチップ外部へ出力される。

【０１２４】次に、上記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＢ２のメモリセルのデータ
（Ｂ２）が読み出され、第１のデータバス８１に読み出
される。このように第１のデータバス８１に読み出され
たデータ（Ｂ２）は、第１のデータバス制御回路２１に
より第２のデータバス８２にも転送され、この２つのデ
ータバス８１、８２をそれぞれ転送されて２つのデータ
線センスアンプ９１１、９１２に入力され、それぞれ増
幅される。

【０１２５】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ２）が第１の出力レジスタ
９１３／第２の出力レジスタ９１４に取り込まれる。こ
のように取り込まれたデータ（Ｂ２）がクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して出力バッファ回路９１７へ出力されて増幅さ
れ、さらにチップ外部へ出力される。

【０１２６】＜第２実施例＞図１２は、図１中のバース
トアドレスカウンタ２として、ＤＤＲ方式の動作モード
におけるリニアモードおよびインターリーブモードに選
択的に対応し得るように構成された一例を示す回路図で
ある。

【０１２７】図１２において、Ａ０、Ａ１は、外部アド
レス信号のうちの下位２ビットの信号がアドレスバッフ
ァ回路（図示せず）に入力して生成された内部アドレス
信号、／Ａ１は内部アドレス信号Ａ１の反転信号であ
る。ＣＫはメモリチップの外部から供給されるクロック
信号がバッファ回路（図示せず）を経て供給される内部
クロック信号である。

【０１２８】４１１、４１２はそれぞれ二入力の第１、
第２のデコーダ回路（排他的オア回路）であり、第１の
デコーダ回路４１１は前記信号Ａ０、Ａ１が入力し、第
２のデコーダ回路４１２は前記信号／Ａ０、／Ａ１が入
力する。

【０１２９】４２１、４２３はそれぞれ二入力の第１、
第３のマルチプレクサ（ＭＵＸ）回路であり、４２２、
４２４はそれぞれ三入力の第２、第４のマルチプレクサ
回路である。

【０１３０】４３１〜４３４はそれぞれ前記クロック信
号ＣＫを受け、それに同期して入力信号を取り込む第１
〜第４のレジスタ（Ｒｅｇ）回路であり、それぞれ対応
して前記第１〜第４のマルチプレクサ回路４２１〜４２
４の出力信号が入力するように配線されている。

【０１３１】４４１〜４４４はそれぞれインバータ回路
であり、それぞれ対応して前記第１のレジスタ回路４３
１〜第４のレジスタ回路７３４の各出力信号を反転させ
て前記第１〜第４のマルチプレクサ回路４２１〜４２４
の各第１入力端（ｉｎ１）に入力するようなループ状の
配線が形成されている。

【０１３２】前記第１のマルチプレクサ回路４２１の第
２入力端（ｉｎ２）には前記信号Ａ１が入力し、第３の
マルチプレクサ回路４２３の第２入力端（ｉｎ２）には
前記反転信号／Ａ１が入力するように配線されている。

【０１３３】前記第２のマルチプレクサ回路４２２の第
２入力端（ｉｎ２）には前記第１のデコーダ回路４１１
の出力信号が入力し、前記第４のマルチプレクサ回路４
２４の第２入力端（ｉｎ２）には前記第２のデコーダ回
路４１２の出力信号が入力する。

【０１３４】前記第２のマルチプレクサ回路４２２の第
３入力端（ｉｎ３）には前記信号Ａ１が入力し、第４の
マルチプレクサ回路４２４の第３入力端（ｉｎ３）には
前記反転信号／Ａ１が入力するように配線されている。

【０１３５】前記第１〜第４のマルチプレクサ回路４２
１〜４２４は、各制御入力端にそれぞれマルチプレクサ
制御信号Ｓ２が供給され、各第１入力端の入力、各第２
入力端の入力あるいは各第３入力端の入力を切換選択し
て出力する。

【０１３６】ＤＤＲ方式の動作モードにおいては、４個
のレジスタ回路４３１〜４３４から出力する４ビットの
信号Ａc4〜Ａc1により連続する２アドレスを同時に選択
する必要があるので、バーストアドレスカウンタの動作
開始時には、第１〜第４のマルチプレクサ回路４２１〜
４２４は、４ビットの信号Ａc4〜Ａc1のうちの２ビット
が同時に選択状態（“１”）になるスタートアドレスを
各第２入力端（ｉｎ２）あるいは各第３入力端（ｉｎ
３）から取り込む。そして、これ以降のサイクルでは、
４ビットの信号Ａc4〜Ａc1のうち現サイクルで選択され
た２ビット以外の残りの２ビットを次のサイクルで選択
すればよいので、第１〜第４のマルチプレクサ回路４２
１〜４２４は、第１入力端（ｉｎ１）から対応するレジ
スタ回路４３１〜４３４の出力の反転信号であるインバ
ータ回路４４１〜４４４の出力を取り込むように切換制
御される。これにより、レジスタ回路４３１〜４３４の
出力をクロック信号ＣＫの立上がりに同期してトグルす
る動作が行われる。

【０１３７】即ち、バーストアドレス発生動作開始時の
最初のサイクルでは、クロック信号ＣＫの立上がりに同
期してスタートアドレスを取り込んで４個のレジスタ回
路４３１〜４３４にプリセットし、以降のサイクルで
は、クロック信号ＣＫの立上がりに同期してレジスタ回
路４３１〜４３４の出力をトグルする動作を行うことに
より、４個のレジスタ回路４３１〜４３４は、前記スタ
ートアドレスからリニアモードの進行規則あるいはイン
ターリーブモードの進行規則にしたがうバーストアドレ
ス信号をデコードした４ビットの信号Ａc4〜Ａc1を出力
する。

【０１３８】なお、前記スタートアドレスを取り込む
際、リニアモードの時には、第１〜第４のマルチプレク
サ回路４２１〜４２４は各第２入力端（ｉｎ２）の信号
を取り込むように切換制御される。

【０１３９】インターリーブモードの時には、第１のマ
ルチプレクサ回路４２１は第２入力端（ｉｎ２）の信号
を取り込み、第２のマルチプレクサ回路４２２は第３入
力端（ｉｎ３）の信号を取り込み、第３のマルチプレク
サ回路４２３では第２入力端（ｉｎ２）の信号を取り込
み、第４のマルチプレクサ回路４２４では第３入力端
（ｉｎ３）の信号を取り込むように切換制御される。

【０１４０】もしくは、上記インターリーブモードの時
には、入力バッファ部（図示せず）でＡ０＝０に固定し
てもよく、この場合には、第１、第２のデコーダ回路
（排他的オア回路）４１１、４１２の出力はそれぞれＡ
１、／Ａ１となるので、第１〜第４のマルチプレクサ回
路４２１〜４２４は、リニアモードの時と同様に各第２
入力端（ｉｎ２）の信号を取り込むように切換制御すれ
ばよい。この場合、三入力のマルチプレクサ回路４２
２、４２４は、各第３入力端（ｉｎ３）を省略でき、４
２１、４２３と同様の二入力のマルチプレクサ回路を使
用できるので、回路構成が一層簡素化される。

【０１４１】上記したような動作から分かるように、図
１２のバーストアドレスカウンタによれば、スタートア
ドレスを取り込んだ後にレジスタ回路４３１〜４３４の
出力をトグル動作させるように切り換える簡単な構成で
ありながら、ＤＤＲ方式の動作モードにおけるリニアモ
ードおよびインターリーブモードに選択的に対応するこ
とが可能になっている。

【０１４２】ここで、スタート時のアドレス信号がＡ１
＝０、Ａ０＝０である場合のリニアモードのデータシフ
ト動作について、図１３を参照しながら説明する。

【０１４３】スタート時にアドレス信号Ａ１＝０、Ａ０
＝０である場合には、第１のデコーダ回路４１１の出力
は０であり、第２のデコーダ回路４１２の出力は１であ
り、４個のレジスタ回路４３１〜４３４の４ビットの出
力信号Ａc4〜Ａc1は（００１１）にプリセットされる。

【０１４４】次のサイクルでは、上記４ビットの出力信
号Ａc4〜Ａc1がトグルされて（１１００）となり、引き
続き、（００１１）、（１１００）とトグルされるの
で、結果として、図１９に示したように、リニアモード
のバーストアドレス信号を出力する。

【０１４５】スタート時にアドレス信号Ａ１＝０、Ａ０
＝１である場合、または、アドレス信号Ａ１＝１、Ａ０
＝０である場合、または、アドレス信号Ａ１＝１、Ａ０
＝１である場合には、それぞれ前記動作に準じて、図１
９に示したようにリニアモードのバーストアドレス信号
を出力する。

【０１４６】次に、スタート時のアドレス信号がＡ１＝
１、Ａ０＝１である場合のインターリーブモードのデー
タシフト動作について、図１４を参照しながら説明す
る。

【０１４７】インターリーブモードのスタートアドレス
の取り込み時には、第１、第３のマルチプレクサ回路４
２１、４２３は各第２入力端（ｉｎ２）の信号を取り込
み、第２、第４のマルチプレクサ回路４２２、４２４は
各第３入力端（ｉｎ３）の信号を取り込むので、スター
ト時にアドレス信号Ａ１＝１、Ａ０＝１である場合に
は、４個のレジスタ回路４３１〜４３４の４ビットの出
力信号Ａc4〜Ａc1は（１１００）にプリセットされる。

【０１４８】次のサイクルでは、上記４ビットの出力信
号Ａc4〜Ａc1がトグルされて（００１１）となり、引き
続き、（１１００）、（００１１）とトグルされるの
で、結果として、図２０に示したように、インターリー
ブモードのバーストアドレス信号を出力する。

【０１４９】スタート時にアドレス信号Ａ１＝１、Ａ０
＝０である場合、または、アドレス信号Ａ１＝０、Ａ０
＝１である場合、または、アドレス信号Ａ１＝０、Ａ０
＝０である場合には、それぞれ前記動作に準じて、図２
０に示したようにインターリーブモードのバーストアド
レス信号を出力する。

【０１５０】図１５は、図１の同期型ＳＲＡＭがバース
トアドレスカウンタ２として図１２のバーストアドレス
カウンタを用いた場合におけるＤＤＲ方式の動作モード
におけるデータ読み出し動作のタイミングを示してい
る。ここでは、クロック信号ＣＫの立上がりに同期して
２つのアドレスＡ、Ｂが引き続き取り込まれる様子を示
している。

【０１５１】上記アドレスＡは、バーストアドレス信号
のうちの下位アドレスビット信号Ｙ０が“０”の場合の
アドレスであり、メモリチップ内部ではバーストアドレ
スカウンタ２によってアドレスＡに対してバーストアド
レスがＡ１、Ａ２、Ａ３、Ａ４と連続的に発生される。
この場合、下位アドレスビット信号Ｙ０は“０”からス
タートするので、前記バーストアドレスＡ１、Ａ２、Ａ
３、Ａ４に対応して下位アドレスビット信号が０、１、
０、１と変化する。

【０１５２】また、前記アドレス信号Ｂは、バーストア
ドレス信号のうちの下位アドレスビット信号Ｙ０が
“１”の場合のアドレスであり、メモリチップ内部では
バーストアドレスカウンタ２によってアドレスＢに対し
てバーストアドレスがＢ１、Ｂ２、Ｂ３、Ｂ４と連続的
に発生される。この場合、下位アドレスビットＹ０が
“１”からスタートするので、前記バーストアドレスＢ
１、Ｂ２、Ｂ３、Ｂ４に対応して下位アドレスビットＹ
０が１、０、１、０と変化する。

【０１５３】従って、バーストアドレスＡ１、Ａ３の時
は、第１のデータバス８１にデータを読み出すべきメモ
リセルが選択され、バーストアドレスＡ２、Ａ４の時
は、第２のデータバス８２にデータを読み出すべきメモ
リセルが選択される。

【０１５４】また、バーストアドレスＢ１、Ｂ３の時
は、第２のデータバス８２にデータを読み出すべきメモ
リセルが選択され、バーストアドレスＢ２、Ｂ４の時
は、第１のデータバス８１にデータを読み出すべきメモ
リセルが選択される。

【０１５５】以下、図１５を参照しながら、図１の同期
型ＳＲＡＭのＤＤＲ方式の動作モードにおけるデータ読
み出し動作を説明する。

【０１５６】まず、アドレスＡのアドレス信号が外部ク
ロック信号ＣＫの立上がりに同期して取り込まれる。

【０１５７】次に、上記クロック信号ＣＫの立下がりに
同期して２つのバーストアドレスＡ１、Ａ２に対するメ
モリセルのデータ（Ａ１、Ａ２）が同時に読み出され、
２つのデータバス８１、８２に読み出される。この場
合、バーストアドレスＡ１の読み出しデータ（Ａ１）は
第１のデータバス８１に読み出され、バーストアドレス
Ａ２の読み出しデータ（Ａ２）は第２のデータバス８２
に読み出される。

【０１５８】このように異なる２つのデータバス（第１
のデータバス８１／第２のデータバス８２）に読み出さ
れた２アドレス分のデータ（Ａ１、Ａ２）は、転送バス
が入れ替えられない状態に制御されている第１のデータ
バス制御回路２１を通過して２つのデータ線センスアン
プ９１１、９１２にそれぞれ対応して入力され、それぞ
れ増幅される。

【０１５９】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ａ１、Ａ２）が対応して第１
の出力レジスタ９１３／第２の出力レジスタ９１４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ａ１、Ａ２）がそれぞれ対応してクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して順に出力バッファ回路９１７へ出力されて増
幅され、さらにチップ外部へ出力される。

【０１６０】次に、上記クロック信号ＣＫの立下がりに
同期して２つのバーストアドレスＡ３、Ａ４に対するメ
モリセルのデータ（Ａ３、Ａ４）が同時に読み出され、
２つのデータバスに読み出される。この場合、バースト
アドレスＡ３の読み出しデータ（Ａ３）は第１のデータ
バス８１に読み出され、バーストアドレスＡ４の読み出
しデータ（Ａ４）は第２のデータバス８２に読み出さ
れ、これらの読み出しデータ（Ａ３、Ａ４）は転送バス
が入れ替えられない状態の第１のデータバス制御回路２
１を通過して２つのデータ線センスアンプ９１１、９１
２にそれぞれ対応して入力され、それぞれ増幅される。

【０１６１】次のサイクルでは、クロック信号ＣＫの立
上がりに同期してアドレスＢに対応するアドレス信号が
取り込まれるとともに、前記２つのデータ線センスアン
プ９１１、９１２の出力データ（Ａ３、Ａ４）が対応し
て第１の出力レジスタ９１３／第２の出力レジスタ９１
４に取り込まれる。このように取り込まれた２アドレス
分のデータ（Ａ３、Ａ４）がそれぞれ対応してクロック
信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間に
それぞれ対応してデータ線トランスファーゲート９１
５、９１６を介して順に出力バッファ回路９１７へ出力
されて増幅され、さらにチップ外部へ出力される。

【０１６２】次に、上記クロック信号ＣＫの立下がりに
同期して、２つのバーストアドレスＢ１、Ｂ２に対する
メモリセルのデータ（Ｂ１、Ｂ２）が同時に読み出さ
れ、２つのデータバスに読み出される。この場合、バー
ストアドレスＢ１の時の読み出しデータ（Ｂ１）は第２
のデータバス８２に読み出され、バーストアドレスＢ２
の時の読み出しデータ（Ｂ２）は第１のデータバス８１
に読み出され、これらの読み出しデータ（Ｂ２、Ｂ１）
は、図４（ｂ）に示すように転送バスが入れ替えられた
状態に制御されている第１のデータバス制御回路２１を
通過して２つのデータ線センスアンプ９１１、９１２に
それぞれ対応して入力され、それぞれ増幅される。

【０１６３】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ１、Ｂ２）が対応して第１
の出力レジスタ９１３／第２の出力レジスタ９１４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ｂ１、Ｂ２）がそれぞれ対応してクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して順に出力バッファ回路９１７へ出力されて増
幅され、さらにチップ外部へ出力される。

【０１６４】次に、上記クロック信号ＣＫの立下がりに
同期して、２つのバーストアドレスＢ３、Ｂ４に対する
メモリセルのデータ（Ｂ３、Ｂ４）が同時に読み出さ
れ、２つのデータバスに読み出される。この場合、バー
ストアドレスＢ３の時の読み出しデータ（Ｂ３）は第２
のデータバス８２に読み出され、バーストアドレスＢ４
の時の読み出しデータ（Ｂ４）は第１のデータバス８２
に読み出され、これらの読み出しデータ（Ｂ４、Ｂ３）
は転送バスが入れ替えられた状態の第１のデータバス制
御回路２１を通過して２つのデータ線センスアンプ９１
１、９１２にそれぞれ対応して入力され、それぞれ増幅
される。

【０１６５】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ３、Ｂ４）が対応して第１
の出力レジスタ９１３／第２の出力レジスタ９１４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ｂ３、Ｂ４）がそれぞれ対応してクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して順に出力バッファ回路９１７へ出力されて増
幅され、さらにチップ外部へ出力される。

【０１６６】＜第３実施例＞図１６は、図１中のバース
トアドレスカウンタ２として、ＳＤＲ方式の動作モード
あるいはＤＤＲ方式の動作モードにおけるリニアモード
およびインターリーブモードに選択的に対応し得るよう
に構成された一例を示す回路図である。

【０１６７】図１６において、Ａ０、Ａ１は、外部アド
レス信号のうちの下位２ビットの信号がアドレスバッフ
ァ回路（図示せず）に入力して生成された内部アドレス
信号、／Ａ０、／Ａ１は前記内部アドレス信号Ａ０、Ａ
１の反転信号である。ＣＫはメモリチップの外部から供
給されるクロック信号がバッファ回路（図示せず）を経
て供給される内部クロック信号である。

【０１６８】第１グループをなす第１〜第４のデコーダ
回路５１１〜５１４は、ＳＤＲ方式の動作モードで使用
されるそれぞれ二入力のデコーダ回路であり、第１のデ
コーダ回路５１１は前記信号Ａ０、Ａ１が入力し、第２
のデコーダ回路５１２は前記信号／Ａ０、Ａ１が入力
し、第３のデコーダ回路５１３は前記信号Ａ０、／Ａ１
が入力し、第４のデコーダ回路５１４は前記信号／Ａ
０、／Ａ１が入力する。

【０１６９】第２グループをなす第５〜第８のデコーダ
回路５１５〜５１８は、ＤＤＲ方式の動作モードで使用
されるそれぞれ二入力のデコーダ回路（前記第１グルー
プのデコーダ回路とは構成が異なる）であり、第５のデ
コーダ回路５１５は前記信号Ａ０、Ａ１が入力し、第６
のデコーダ回路５１６は前記信号／Ａ０、Ａ１が入力
し、第７のデコーダ回路５１７は前記信号Ａ０、／Ａ１
が入力し、第８のデコーダ回路５１８は前記信号／Ａ
０、／Ａ１が入力する。

【０１７０】第１グループをなす第１〜第４のマルチプ
レクサ回路５２１〜５２４は、それぞれそれぞれ三入力
のマルチプレクサ回路であり、第２グループをなす第５
〜第８のマルチプレクサ回路である５２５〜５２８はそ
れぞれ三入力のマルチプレクサ回路である。

【０１７１】５３１〜５３４はそれぞれ前記クロック信
号ＣＫを受け、それに同期して入力信号を取り込む第１
〜第４のレジスタ回路であり、それぞれ対応して前記第
１〜第４のマルチプレクサ回路５２１〜５２４の出力信
号が入力するように配線されている。

【０１７２】５４１〜５４４はそれぞれ対応して前記第
１のレジスタ回路５３１〜第４のレジスタ回路５３４の
各出力信号を反転させる第１〜第４のインバータ回路で
ある。

【０１７３】さらに、前記第１のレジスタ回路５３１〜
第４のレジスタ回路５３４の各出力信号を対応して第８
のマルチプレクサ回路５２８、第５〜第７のマルチプレ
クサ回路５２５〜５２７の各第１入力端（ｉｎ１）に入
力させるようなループ状に第１の配線５５１が形成され
ている。

【０１７４】また、前記第１のレジスタ回路５３１〜第
４のレジスタ回路５３４の各出力信号を対応して第６〜
第８のマルチプレクサ回路５２６〜５２８、第５のマル
チプレクサ回路５２５の各第２入力端（ｉｎ２）に入力
させるようなループ状に第２の配線５５２が形成されて
いる。

【０１７５】また、前記第１〜第４のインバータ回路５
４１〜５４４の各出力信号を対応して前記第５〜第８の
マルチプレクサ回路５２５〜５２８の各第３入力端（ｉ
ｎ３）に入力するような第３の配線５５３が形成されて
いる。

【０１７６】そして、前記第１〜第４のマルチプレクサ
回路５２１〜５２４の各第１入力端（ｉｎ１）には対応
して前記第１〜第４のデコーダ回路５１１〜５１４の各
出力信号が入力し、前記第１〜第４のマルチプレクサ回
路５２１〜５２４の各第２入力端（ｉｎ２）には対応し
て前記第５〜第８のデコーダ回路５１５〜５１８の各出
力信号が入力し、前記第１〜第４のマルチプレクサ回路
５２１〜５２４の各第３入力端（ｉｎ３）には対応して
前記第５〜第８のマルチプレクサ回路５２５〜５２８の
各出力信号が入力する。

【０１７７】即ち、図１６のバーストアドレスカウンタ
は、内部カラムアドレス信号の最下位ビット信号とそれ
よりも１ビット上位の信号及びこれらの反転信号のうち
異なるビットを組み合わせたそれぞれ２ビットの信号を
デコードし、いずれか１つの出力が選択状態になる第１
グループの４個のデコーダ回路と、内部カラムアドレス
信号の最下位ビット信号とそれよりも１ビット上位の信
号及びこれらの反転信号のうち異なるビットを組み合わ
せたそれぞれ２ビットの信号をデコードし、いずれか２
つの出力が選択状態になる第２グループの４個のデコー
ダ回路と、それぞれ第１、第２及び第３入力端を有し、
前記第１グループの４個のデコーダ回路の各出力信号が
対応して各第１入力端に入力し、前記第２グループの４
個のデコーダ回路の各出力信号が対応して各第２入力端
に入力し、各制御入力端にそれぞれ供給されるマルチプ
レクサ制御信号に基づいてそれぞれ第１、第２及び第３
入力端の入力を切換選択して出力する第１、第２、第３
及び第４のマルチプレクサ回路と、それぞれ第１、第２
及び第３入力端を有し、各出力信号が対応して前記第
１、第２、第３及び第４のマルチプレクサ回路の各第３
入力端に入力する第５、第６、第７及び第８のマルチプ
レクサ回路と、前記第１、第２、第３及び第４のマルチ
プレクサ回路の各出力信号が対応して入力し、それぞれ
クロック信号を受け、それに同期して入力信号を取り込
む第１、第２、第３及び第４のレジスタ回路と、前記第
１のレジスタ回路の出力信号を前記第８のマルチプレク
サ回路の第１入力端に入力させ、前記第２のレジスタ回
路の出力信号を前記第５のマルチプレクサ回路の第１入
力端に入力させ、前記第３のレジスタ回路の出力信号を
前記第６のマルチプレクサ回路の第１入力端に入力さ
せ、前記第４のレジスタ回路の出力信号を前記第７のマ
ルチプレクサ回路の第１入力端に入力させるように接続
する第１の配線と、前記第１のレジスタ回路の出力信号
を前記第６のマルチプレクサ回路の第２入力端に入力さ
せ、前記第２のレジスタ回路の出力信号を前記第７のマ
ルチプレクサ回路の第２入力端に入力させ、前記第３の
レジスタ回路の出力信号を前記第８のマルチプレクサ回
路の第２入力端に入力させ、前記第４のレジスタ回路の
出力信号を前記第５のマルチプレクサ回路の第２入力端
に入力させるように接続する第２の配線と、前記第１、
第２、第３及び第４のレジスタ回 路の各出力信号の反転
信号をそれぞれ対応して前記第５、第６、第６及び第８
のマルチプレクサ回路の各第３入力端に入力させるよう
に接続する第３の配線を具備する。

【０１７８】前記第１〜第４のマルチプレクサ回路５２
１〜５２４は、各制御入力端にそれぞれマルチプレクサ
制御信号Ｓ３が供給され、各第１入力端（ｉｎ１）の入
力、各第２入力端（ｉｎ２）の入力、各第３入力端（ｉ
ｎ３）の入力を切換選択して出力する。

【０１７９】この場合、前記第１〜第４のマルチプレク
サ回路５２１〜５２４は、バーストアドレスカウンタの
動作開始時の最初のサイクルでは、クロック信号ＣＫの
立上がりに同期して各第１入力端（ｉｎ１）あるいは各
第２入力端（ｉｎ２）の信号を選択してスタートアドレ
スを取り込んで４個のレジスタ回路５３１〜５３４にプ
リセットし、以降のサイクルでは、各第３入力端（ｉｎ
３）の信号（第５〜第８のマルチプレクサ回路５２５〜
５２８の各出力信号）を選択するようにマルチプレクサ
制御信号Ｓ３により切換制御される。

【０１８０】前記第１〜第４のマルチプレクサ回路５２
１〜５２４がスタートアドレスを取り込む際、ＳＤＲ方
式の動作モードの時には各第１入力端（ｉｎ１）の信号
を選択し、ＤＤＲ方式の動作モードにおけるリニアモー
ドの時には各第２入力端（ｉｎ２）の信号を選択し、Ｄ
ＤＲ方式の動作モードにおけるインターリーブモードの
時には各第１入力端（ｉｎ１）の信号あるいは各第２入
力端（ｉｎ２）の信号を選択する。

【０１８１】一方、前記第５〜第８のマルチプレクサ回
路５２５〜５２８は、バーストアドレスカウンタの動作
開始時の最初のサイクルより以降のサイクルでは、各制
御入力端にそれぞれ供給されるマルチプレクサ制御信号
Ｓ４により、各第１入力端（ｉｎ１）の入力、各第２入
力端（ｉｎ２）の入力、各第３入力端（ｉｎ３）の入力
を切換選択して出力する。

【０１８２】この場合、ＳＤＲ方式の動作モードにおけ
るリニアモードの時には、前記第５〜第８のマルチプレ
クサ回路５２５〜５２８が各第１入力端（ｉｎ１）の信
号を選択する。

【０１８３】これにより、図１６の回路は、クロック信
号ＣＫの立上がりに同期して第１の配線５５１により所
定の向きのループ状にデータシフト動作を行うことによ
り、４個のレジスタ回路５３１〜５３４から前記スター
トアドレスからリニアモードの進行規則にしたがうバー
ストアドレス信号をデコードした信号Ａc4〜Ａc1を出力
する。

【０１８４】これに対して、ＳＤＲ方式の動作モードに
おけるインターリーブモードの時には、前記第５〜第８
のマルチプレクサ回路５２５〜５２８は、スタート時の
アドレス信号Ａ１、Ａ０の下位ビット信号Ａ０に応じて
各第１入力端（ｉｎ１）または各第２入力端（ｉｎ２）
の信号を選択する。

【０１８５】これにより、図１６の回路は、クロック信
号ＣＫの立上がりに同期して第１の配線５５１により所
定の向きのループ状にデータシフト動作を行う、あるい
は、第２の配線５５２により前記リニアモード時とは逆
向きのループ状にデータシフト動作を行うことにより、
４個のレジスタ回路５３１〜５３４から前記スタートア
ドレスからインターリーブモードの進行規則にしたがう
バーストアドレス信号をデコードした信号Ａc4〜Ａc1を
出力する。

【０１８６】そして、ＤＤＲ方式の動作モードの時に
は、前記第５〜第８のマルチプレクサ回路５２５〜５２
８は、各第３入力端（ｉｎ３）の信号（第１〜第４のイ
ンバータ回路５４１〜５４４の各出力信号）を選択す
る。これにより、図１６の回路は、クロック信号ＣＫの
立上がりに同期してレジスタ回路５３１〜５３４の出力
をトグルする動作を行うことにより、４個のレジスタ回
路５３１〜５３４から前記スタートアドレスからＤＤＲ
方式のリニアモードあるいはインターリーブモードの進
行規則にしたがうバーストアドレス信号をデコードした
信号Ａc4〜Ａc1を出力する。

【０１８７】上記したような動作から分かるように、図
１６のバーストアドレスカウンタによれば、第１〜第４
のマルチプレクサ回路５２１〜５２４により、アドレス
信号のプリデコード出力および第５〜第８のマルチプレ
クサ回路５２５〜５２８の出力を選択し、第５〜第８の
マルチプレクサ回路５２５〜５２８により、ＳＤＲ方式
の動作モードでは第１の配線５５１、第２の配線５５２
を切換え使用し、ＤＤＲ方式の動作モードでは第３の配
線５５３を使用する簡単な構成でありながら、ＳＤＲ方
式／ＤＤＲ方式の動作モードにおけるリニアモードおよ
びインターリーブモードに選択的に対応することが可能
になっている。

【０１８８】即ち、図１６のバーストアドレスカウンタ
において、前記第１グループの４個のマルチプレクサ回
路および第２グループの４個のマルチプレクサ回路は、
シングルデータレート方式のリニアモードのバーストア
ドレスを発生する場合には、バーストアドレス発生動作
の開始時に前記第１グループの４個のマルチプレクサ回
路が各第１入力端の信号を選択した後、前記第２グルー
プの４個のマルチプレクサ回路が各第１入力端の信号を
選択するように制御され、シングルデータレート方式の
インターリーブモードのバーストアドレスを発生する場
合には、バーストアドレス発生動作の開始時に前記第１
グループの４個のマルチプレクサ回路が各第２入力端の
信号を選択した後、前記第２グループの４個のマルチプ
レクサ回路がスタートアドレスの下位ビットの論理レベ
ルに応じて前記各第１入力端または各第２入力端の信号
を選択するように制御され、ダブルデータレート方式の
リニアモードのバーストアドレスを発生する場合には、
バーストアドレス発生動作の開始時に前記第１グループ
の４個のマルチプレクサ回路が各第１入力端の信号を選
択した後、前記第２グループの４個のマルチプレクサ回
路が各第３入力端の信号を選択するように制御され、ダ
ブルデータレート方式のインターリーブモードのバース
トアドレスを発生する場合には、バーストアドレス発生
動作の開始時に前記第１グループの４個のマルチプレク
サ回路が各第２入力端の信号を選択した後、前記第２グ
ループの４個のマルチプレクサ回路が各第３入力端の信
号を選択するように制御される。

【０１８９】なお、上記各実施例は、レジスタ数ｍ（お
よびそれに関連する他の回路数）が４の場合で説明して
が、一般にｍ＝２^ｎ（ｎは２以上の整数）であればよ
い。

【０１９０】また、図１はＤＤＲ方式／ＳＤＲ方式の動
作モードを選択的に指定し得るＳＲＡＭを示したが、本
発明はＳＤＲ方式／ＤＤＲ方式の一方の動作モードを備
えたメモリに適用可能である。

【０１９１】

【発明の効果】上述したように本発明によれば、複数個
のレジスタのそれぞれ前段にマルチプレクサを用い、レ
ジスタ相互の接続関係を選択することによってアドレス
をインクリメントする構成を有することにより、ＳＤＲ
方式の動作モードでのリニアモードあるいはインターリ
ーブモードを選択的に発生可能であり、カウンタ各段に
Ｔ型Ｆ／Ｆ回路を用いる場合と比べて回路構成が簡単で
高速動作性に優れた半導体記憶装置およびそのバースト
アドレスカウンタを提供することができる。

【０１９２】また、本発明によれば、複数個のレジスタ
のそれぞれ前段にマルチプレクサを用い、レジスタ出力
を反転させた信号をマルチプレクサで選択するように構
成を有することにより、ＤＤＲ方式の動作モードでのリ
ニアモードあるいはインターリーブモードのバーストア
ドレス信号を選択的に発生可能であり、カウンタ各段に
Ｔ型Ｆ／Ｆ回路を用いる場合と比べて比較的簡単な回路
構成で実現でき、メモリ動作の高速化を図り得る同期型
半導体記憶装置およびそのバーストアドレスカウンタを
提供することができる。

【０１９３】また、本発明によれば、複数個のレジスタ
のそれぞれ前段にマルチプレクサを用い、レジスタ相互
の接続関係を選択することによってアドレスをインクリ
メントする構成、あるいは、レジスタ出力を反転させた
信号をマルチプレクサで選択する構成を選択することに
より、ＳＤＲ方式の動作モードとＤＤＲ方式の動作モー
ドに選択的に対応するようにリニアモードあるいはイン
ターリーブモードのバーストアドレス信号を選択的に発
生可能であり、カウンタ各段にＴ型Ｆ／Ｆ回路を用いる
場合と比べて比較的簡単な回路構成で実現でき、メモリ
動作の高速化を図り得る同期型半導体記憶装置およびそ
のバーストアドレスカウンタを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る同期型ＳＲＡ
Ｍの全体的な構成を概略的に示すブロック図。

【図２】図１中のメモリセルアレイの一部のセル部に対
応するカラムトランスファーゲート、データ線、センス
アンプ・データ書き込み回路、データバスの接続関係の
一例を概略的に示す図。

【図３】図１中のデータ入出力回路における第１のデー
タバス切換回路およびデータ出力制御回路の一例を示す
回路図。

【図４】図３中の第１のデータバス切換回路がＳＤＲ方
式の動作モードにおいてデータ転送経路を制御する２つ
の態様を示す回路図。

【図５】図３中の第１のデータバス切換回路がＤＤＲ方
式の動作モードにおいてデータ転送経路を制御する２つ
の態様を示す回路図。

【図６】図１中のデータ入出力回路における第２のデー
タバス切換回路およびデータ入力制御回路の一例を示す
回路図。

【図７】図６中の第２のデータバス切換回路がＳＤＲ方
式の動作モードにおいてデータ転送経路を制御する態様
およびＤＤＲ方式の動作モードにおいてデータ転送経路
を制御する２つの態様を示す回路図。

【図８】図１中のバーストアドレスカウンタでＳＤＲ方
式の動作モードにおけるリニアモードあるいはインター
リーブモードでのバーストアドレス信号を発生させる場
合の一例を示す回路図。

【図９】図８の回路においてスタートアドレスが例えば
（０，０）の時のリニアモードのデータシフト動作を示
すタイミング波形図。

【図１０】図８の回路においてスタートアドレスが例え
ば（１，１）の時のインターリーブモードのデータシフ
ト動作を示すタイミング波形図。

【図１１】図１の同期型ＳＲＡＭが図８のバーストアド
レスカウンタを用いた場合におけるＳＤＲ方式の動作モ
ードにおけるデータ読み出し動作の一例を示すタイミン
グ波形図。

【図１２】図１中のバーストアドレスカウンタでＤＤＲ
方式の動作モードにおけるリニアモードあるいはインタ
ーリーブモードでのバーストアドレス信号を発生させる
場合の一例を示す回路図。

【図１３】図１２の回路においてスタートアドレスが例
えば（０，０）の時のリニアモードのデータシフト動作
を示すタイミング波形図。

【図１４】図１２の回路においてスタートアドレスが例
えば（１，１）の時のインターリーブモードのデータシ
フト動作を示すタイミング波形図。

【図１５】図１の同期型ＳＲＡＭが図１２のバーストア
ドレスカウンタを用いた場合におけるＤＤＲ方式の動作
モードにおけるデータ読み出し動作の一例を示すタイミ
ング波形図。

【図１６】図１中のバーストアドレスカウンタでＳＤＲ
方式の動作モード／ＤＤＲ方式の動作モードにおけるリ
ニアモードあるいはインターリーブモードでのバースト
アドレス信号を選択的に発生させる場合の一例を示す回
路図。

【図１７】図１中のバーストアドレスカウンタのＳＤＲ
方式の動作モードにおけるリニアモードのバーストアド
レス信号の進行規則を説明するために示す図。

【図１８】図１中のバーストアドレスカウンタのＳＤＲ
方式の動作モードにおけるインターリーブモードのバー
ストアドレス信号の進行規則を説明するために示す図。

【図１９】図１中のバーストアドレスカウンタのＤＤＲ
方式の動作モードにおけるリニアモードのバーストアド
レス信号の進行規則を説明するために示す図。

【図２０】図１中のバーストアドレスカウンタのＤＤＲ
方式の動作モードにおけるインターリーブモードのバー
ストアドレス信号の進行規則を説明するために示す図。

【図２１】同期型ＳＲＡＭのバーストアドレスカウンタ
としてリニアモードのバーストアドレス信号を発生させ
る場合に従来考えられる基本構成を示す回路図。

【図２２】図１７中の二進カウンタの最も一般的な構成
であるトグル（Ｔ）型フリップフロップ（Ｆ／Ｆ）回路
の一例を示す回路図。

【符号の説明】

Ａ１、Ａ０…アドレス信号、 ＣＫ…クロック信号、 ３１１〜３１４…第１〜第４のデコーダ回路（例えばア
ンド回路）、 ３２１〜３２４…第１〜第４のマルチプレクサ回路、 ３３１〜３３４…第１〜第４のレジスタ回路、 ３５１…第１の配線、 ３５２…第２の配線。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/419 G11C 8/04

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１、第２入力端と制御入力端とを有
   し、上記第１入力端には内部カラムアドレス信号の最下
   位ビット信号よりも１ビット上位の信号もしくはその反
   転信号が供給され、各制御入力端にそれぞれ供給される
   マルチプレクサ制御信号に基づいてそれぞれ第１、第２
   入力端の入力を切換選択して出力する複数個の第１のマ
   ルチプレクサ回路と、第１、第２及び第３入力端と制御入力端とを有し、上記
   第３入力端には内部カラムアドレス信号の最下位ビット
   信号よりも１ビット上位の信号もしくはその反転信号が
   供給され、各制御入力端に供給されるマルチプレクサ制
   御信号に基づいてそれぞれ第１、第２及び第３入力端の
   入力を切換選択して出力する複数個の第２のマルチプレ
   クサ回路と、 内部カラムアドレス信号の最下位ビット信号とそれより
   も１ビット上位の信号もしくはその反転信号が供給さ
   れ、その出力が上記複数個の第２のマルチプレクサ回路
   の各第２入力端に入力する複数個の排他的オア回路と、 前記複数個の第１のマルチプレクサ回路及び複数個の第
   ２のマルチプレクサ回路の各出力信号が対応して入力
   し、それぞれクロック信号を受け、それに同期して入力
   信号を取り込む複数個のレジスタ回路と、 前記複数個のレジスタ回路の各出力信号を反転させてそ
   れぞれ対応して前記複数個の第１のマルチプレクサ回路
   及び複数個の第２のマルチプレクサ回路の各第１入力端
   に入力する複数個のインバータ回路とを具備し、 ダブルデータレート方式のリニアモード時におけるバー
   ストアドレス発生動作の開始時の最初のサイクルでは、
   上記複数個の第１及び第２のマルチプレクサ回路は上記
   マルチプレクサ制御信号に基づいてそれぞれ第２入力端
   の入力を選択して出力し、これ以降のサイクルでは上記
   複数個の第１及び第２のマルチプレクサ回路は上記マル
   チプレクサ制御信号に基づいてそれぞれ第１入力端の入
   力を選択して出力し、 ダブルデータレート方式のインターリーブモード時、バ
   ーストアドレス発生動作の開始時の最初のサイクルで
   は、上記複数個の第１のマルチプレクサ回路は上記マル
   チプレクサ制御信号に基づいてそれぞれ第２入力端の入
   力を選択して出力 し、上記複数個の第２のマルチプレク
   サ回路は上記マルチプレクサ制御信号に基づいてそれぞ
   れ第３入力端の入力を選択して出力し、これ以降のサイ
   クルでは上記複数個の第１及び第２のマルチプレクサ回
   路は上記マルチプレクサ制御信号に基づいてそれぞれ第
   １入力端の入力を選択して出力すること を特徴とするバ
   ーストアドレスカウンタ。
2. 【請求項２】 外部から取り込まれるアドレス信号に基
   づいてクロック信号に同期してチップ内部でバーストア
   ドレスを自己発生し、外部クロック入力の立上がりと立
   下がりに同期してデータの読み出しを行うダブルデータ
   レート方式の動作モードを有する半導体記憶装置におい
   て、 外部から取り込まれたアドレス信号に基づいてメモリセ
   ルアレイのカラムアドレスを指定するカラムアドレス信
   号の一部となるバーストアドレス信号を発生するバース
   トアドレスカウンタとして、前記請求項１記載のバース
   トアドレスカウンタを具備することを特徴とする半導体
   記憶装置。
3. 【請求項３】 内部カラムアドレス信号の最下位ビット
   信号とそれよりも１ビット上位の信号及びこれらの反転
   信号のうち異なるビットを組み合わせたそれぞれ２ビッ
   トの信号をデコードし、いずれか１つの出力が選択状態
   になる第１グループの４個のデコーダ回路と、内部カラムアドレス信号の最下位ビット信号とそれより
   も１ビット上位の信号及びこれらの反転信号のうち異な
   るビットを組み合わせたそれぞれ２ビットの信号をデコ
   ードし、いずれか２つの出力が選択状態になる 第２グル
   ープの４個のデコーダ回路と、 それぞれ第１、第２及び第３入力端を有し、前記第１グ
   ループの４個のデコーダ回路の各出力信号が対応して各
   第１入力端に入力し、前記第２グループの４個のデコー
   ダ回路の各出力信号が対応して各第２入力端に入力し、
   各制御入力端にそれぞれ供給されるマルチプレクサ制御
   信号に基づいてそれぞれ第１、第２及び第３入力端の入
   力を切換選択して出力する第１、第２、第３及び第４の
   マルチプレクサ回路と、 それぞれ第１、第２及び第３入力端を有し、各出力信号
   が対応して前記第１、第２、第３及び第４のマルチプレ
   クサ回路の各第３入力端に入力する第５、第６ 、第７及
   び第８のマルチプレクサ回路と、 前記第１、第２、第３及び第４のマルチプレクサ回路の
   各出力信号が対応して入力し、それぞれクロック信号を
   受け、それに同期して入力信号を取り込む第１、第２、
   第３及び第４のレジスタ回路と、前記第１のレジスタ回路の出力信号を前記第８のマルチ
   プレクサ回路の第１入力端に入力させ、前記第２のレジ
   スタ回路の出力信号を前記第５のマルチプレクサ回路の
   第１入力端に入力させ、前記第３のレジスタ回路の出力
   信号を前記第６のマルチプレクサ回路の第１入力端に入
   力させ、前記第４のレジスタ回路の出力信号を前記第７
   のマルチプレクサ回路の第１入力端に入力させるように
   接続する 第１の配線と、前記第１のレジスタ回路の出力信号を前記第６のマルチ
   プレクサ回路の第２入力端に入力させ、前記第２のレジ
   スタ回路の出力信号を前記第７のマルチプレクサ回路の
   第２入力端に入力させ、前記第３のレジスタ回路の出力
   信号を前記第８のマルチプレクサ回路の第２入力端に入
   力させ、前記第４のレジスタ回路の出力信号を前記第５
   のマルチプレクサ回路の第２入力端に入力させるように
   接続する 第２の配線と、前記第１、第２、第３及び第４のレジスタ回路の各出力
   信号の反転信号をそれぞれ対応して前記第５、第６、第
   ６及び第８のマルチプレクサ回路の各第３入力端に入力
   させるように接続する 第３の配線を具備し、 シングルデータレート方式のバーストアドレス発生動作
   の開始時の最初のサイクルでは、上記第１、第２、第３
   及び第４のマルチプレクサ回路は上記マルチプレクサ制
   御信号に基づいてそれぞれ第１入力端の入力を選択して
   出力し、上記第５、第６、第７及び第８のマルチプレク
   サ回路は上記マルチプレクサ制御信号に基づいてそれぞ
   れ第１入力端または第２入力端の入力を選択して出力
   し、これ以降のサイクルでは上記第１、第２、第３及び
   第４のマルチプレクサ回路は上記マルチプレクサ制御信
   号に基づいてそれぞれ第３入力端の入力を選択して出力
   し、上記第５、第６、第７及び第８のマルチプレクサ回
   路は上記マルチプレクサ制御信号に基づいてそれぞれ第
   ３入力端の入力を選択して出力し、 ダブルデータレート方式のバーストアドレス発生動作の
   開始時の最初のサイク ルでは、上記第１、第２、第３及
   び第４のマルチプレクサ回路は上記マルチプレクサ制御
   信号に基づいてそれぞれ第１入力端または第２入力端の
   入力を選択して出力し、上記第５、第６、第７及び第８
   のマルチプレクサ回路は上記マルチプレクサ制御信号に
   基づいてそれぞれ第３入力端の入力を選択して出力し、
   これ以降のサイクルでは上記第１、第２、第３及び第４
   のマルチプレクサ回路は上記マルチプレクサ制御信号に
   基づいてそれぞれ第３入力端の入力を選択して出力し、
   上記第５、第６、第７及び第８のマルチプレクサ回路は
   上記マルチプレクサ制御信号に基づいてそれぞれ第３入
   力端の入力を選択して出力すること を特徴とするバース
   トアドレスカウンタ。
4. 【請求項４】 外部クロック入力の立上がりに同期して
   データの読み出しを行うシングルデータレート方式の動
   作モードと、外部から取り込まれるアドレス信号に基づ
   いてクロック信号に同期してチップ内部でバーストアド
   レスを自己発生し、外部クロック入力の立上がりと立下
   がりに同期してデータの読み出しを行うダブルデータレ
   ート方式の動作モードとを選択的に指定可能な機能を有
   する半導体記憶装置において、 外部から取り込まれたアドレス信号に基づいてメモリセ
   ルアレイのカラムアドレスを指定するカラムアドレス信
   号の一部となるバーストアドレス信号を発生するバース
   トアドレスカウンタとして、前記請求項３記載のバース
   トアドレスカウンタを具備することを特徴とする半導体
   記憶装置。
5. 【請求項５】 第１、第２入力端と制御入力端とを有
   し、上記第１入力端には内部カラムアドレス信号の最下
   位ビット信号よりも１ビット上位の信号もしくはその反
   転信号が供給され、各制御入力端にそれぞれ供給される
   マルチプレクサ制御信号に基づいてそれぞれ第１、第２
   入力端の入力を切換選択して出力する複数個の第１のマ
   ルチプレクサ回路と、第１、第２入力端と制御入力端とを有し、各制御入力端
   に供給されるマルチプレクサ制御信号に基づいてそれぞ
   れ第１、第２入力端の入力を切換選択して出力する複数
   個の第２のマルチプレクサ回路と、 内部カラムアドレス信号の最下位ビット信号とそれより
   も１ビット上位の信号もしくはその反転信号が供給さ
   れ、その出力が上記複数個の第２のマルチプレク サ回路
   の各第２入力端に入力する複数個の排他的オア回路と、 前記複数個の第１のマルチプレクサ回路及び複数個の第
   ２のマルチプレクサ回路の各出力信号が対応して入力
   し、それぞれクロック信号を受け、それに同期して入力
   信号を取り込む複数個のレジスタ回路と、 前記複数個のレジスタ回路の各出力信号を反転させてそ
   れぞれ対応して前記複数個の第１のマルチプレクサ回路
   及び複数個の第２のマルチプレクサ回路の各第１入力端
   に入力する複数個のインバータ回路とを具備し、 ダブルデータレート方式のリニアモード時及びインター
   リーブモード時、バーストアドレス発生動作の開始時の
   最初のサイクルでは、上記複数個の第１及び第２のマル
   チプレクサ回路は上記マルチプレクサ制御信号に基づい
   てそれぞれ第２入力端の入力を選択して出力し、これ以
   降のサイクルでは上記複数個の第１及び第２のマルチプ
   レクサ回路は上記マルチプレクサ制御信号に基づいてそ
   れぞれ第１入力端の入力を選択して出力すること を特徴
   とするバーストアドレスカウンタ。
6. 【請求項６】 外部から取り込まれるアドレス信号に基
   づいてクロック信号に同期してチップ内部でバーストア
   ドレスを自己発生し、外部クロック入力の立上がりと立
   下がりに同期してデータの読み出しを行うダブルデータ
   レート方式の動作モードを有する半導体記憶装置におい
   て、 外部から取り込まれたアドレス信号に基づいてメモリセ
   ルアレイのカラムアドレスを指定するカラムアドレス信
   号の一部となるバーストアドレス信号を発生するバース
   トアドレスカウンタとして、前記請求項５記載のバース
   トアドレスカウンタを具備することを特徴とする半導体
   記憶装置。
7. 【請求項７】 請求項４または６に記載の半導体記憶装
   置において、 複数のメモリセルが行列状に配置されたメモリセルアレ
   イと、 前記メモリセルに読み書きされるデータが伝搬する複数
   のデータバスと、 前記メモリセルアレイの連続する２つのアドレスのメモ
   リセルに対してデータの読み出しあるいは書き込みを制
   御し、前記複数のデータバスとの間でデータを並列に処
   理する読み出し／書き込み制御回路と、 前記バーストアドレス信号を一部に含むアドレス信号に
   応じて前記メモリセル群のメモリセルを選択するメモリ
   セル選択回路と、 前記メモリセル選択回路により制御され、前記メモリセ
   ル群のカラムを選択するためのカラムトランスファゲー
   ト群と、 前記アドレス信号のうちのカラムアドレスビットＹ０が
   “０”の時に選択される複数のメモリセルの読み出しデ
   ータが前記カラムトランスファゲート群を介して出力す
   る第１のデータ線と、 前記アドレス信号のうちのカラムアドレスビット信号Ｙ
   ０が“１”の時に選択される複数のメモリセルの読み出
   しデータが前記カラムトランスファゲート群を介して出
   力する第２のデータ線と、 前記第１のデータ線に接続され、前記カラムアドレスビ
   ット信号Ｙ０以外の所定のカラムアドレスビット信号に
   より活性化期間が制御され、前記メモリセルからの読み
   出しデータを増幅する第１のセンスアンプおよび前記メ
   モリセルにデータ書き込みを行う第１のデータ書き込み
   回路と、 前記第２のデータ線に接続され、前記カラムアドレスビ
   ット信号Ｙ０以外の所定のカラムアドレスビット信号に
   より活性化期間が制御され、前記メモリセルからの読み
   出しデータを増幅する第２のセンスアンプおよび前記メ
   モリセルにデータ書き込みを行う第２のデータ書き込み
   回路と、 前記活性化期間が異なる複数組の第１のセンスアンプお
   よび第１のデータ書き込み回路に共通に接続された第１
   のデータバスと、 前記活性化期間が異なる複数組の第２のセンスアンプお
   よび第２のデータ書き込み回路に共通に接続された第２
   のデータバスを具備することを特徴とする半導体記憶装
   置。
8. 【請求項８】 請求項７記載の半導体記憶装置におい
   て、 前記メモリセルは、一対の記憶ノードに相補的なデータ
   を記憶し、データ線対との間でデータの授受を行うこと
   を特徴とするスタティック型メモリセルであることを特
   徴とする半導体記憶装置。