JP2011138567A - 半導体記憶装置 - Google Patents
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Abstract
【課題】データ線のバス幅を低減した半導体記憶装置を提供する。
【解決手段】メモリセルアレイと、該メモリセルアレイから読み出されたデータがメインデータ線MDQを介して入力されるデータアンプ1と、データアンプ1から出力データ選択回路2を経て出力されたデータがデータ線3を介して入力されるDDR回路4と、DDR回路4から出力されたデータが入力されるデータ出力回路5とを有し、メインデータ線MDQ、データ線3及びDDR回路4の出力線は、メモリセルアレイ側からデータ出力回路5側に向かってバス幅が段階的に減少しており、出力データ選択回路2及びDDR回路4は、入力されたデータを、2分割し、分割したデータを時分割して入力時の2倍の周波数で出力する。
【選択図】図1
【解決手段】メモリセルアレイと、該メモリセルアレイから読み出されたデータがメインデータ線MDQを介して入力されるデータアンプ1と、データアンプ1から出力データ選択回路2を経て出力されたデータがデータ線3を介して入力されるDDR回路4と、DDR回路4から出力されたデータが入力されるデータ出力回路5とを有し、メインデータ線MDQ、データ線3及びDDR回路4の出力線は、メモリセルアレイ側からデータ出力回路5側に向かってバス幅が段階的に減少しており、出力データ選択回路2及びDDR回路4は、入力されたデータを、2分割し、分割したデータを時分割して入力時の2倍の周波数で出力する。
【選択図】図1
Description
本発明は、半導体記憶装置に関する。
従来、DDR(Double Data Rate)インタフェースを採用し、メモリセルアレイからメインデータ線(MDQ)を介してデータアンプへデータを読み出し、データアンプからデータ線(RWD)を介してデータ出力回路側へデータを転送するメモリにおいては、データ線のバス幅が大きいことがチップ面積の縮小を阻害する原因の一つとなっている。
従来の動作方式では、一回のreadコマンドによってメモリセルアレイから読み出されるビット数と、データ線のバス幅とが同一である回路構成を用いていた。すなわち、従来方式では、出力順の遅いデータと早いデータとをメモリセルアレイからメインデータ線を介して並列に読み出し、並列のままデータ線を介してデータ出力回路側へ転送するため、メインデータ線のバス幅とデータ線のバス幅とが同じであった。
このような回路構成では、プリフェッチ数が増大するのに伴ってデータ線のバス幅も増加するため、この問題は、DDR2、DDR3と世代が進むにつれ顕著となる。
特許文献1には、バス幅の大きな内部データバスによって伝送されたデータを分割し、分割したデータを外部データバスへ出力する半導体装置が開示されている。また、特許文献2には、メモリの出力データバスを分割し、分割されたデータを選択して出力するデータセレクタを備え、出力データバスを部分的に使用可能としたメモリ制御装置が開示されている。
しかしながら、特許文献1に記載の発明は、半導体装置の外部データバスのバス幅を内部データバスのバス幅と比較して小さくできるものの、内部データバスのバス幅を低減することはできない。また、特許文献2に記載の発明は、メモリの出力データバスを部分的に使用可能とするにすぎず、メモリの内部バスのバス幅を低減するものではない。すなわち、特許文献1、2は、半導体装置の内部バスの一部であるデータ線のバス幅を低減することについて何の開示もされておらず、プリフェッチ数の増大に伴うデータ線のバス幅の増大という問題を解決できない。
本発明は、係る問題に鑑みてなされたものであり、データ線のバス幅を低減した半導体記憶装置を提供することを目的とする。
本願発明の一態様によれば、メモリセルアレイと、該メモリセルアレイから読み出されたデータが第1の内部バスを介して入力される第1の選択回路と、第1の選択回路から出力されたデータが第2の内部バスを介して入力される第2の選択回路と、第2の選択回路から出力されたデータが第3の内部バスを介して入力されるデータ出力回路とを有し、データ出力回路から外部バスへデータを出力する半導体記憶装置であって、第1の内部バス、第2の内部バス及び第3の内部バスは、メモリセルアレイ側からデータ出力回路側に向かってバス幅が段階的に減少しており、第1の選択回路及び第2の選択回路は、第1又は第2の内部バスを介して入力されたデータを、入出力でのバス幅の減少の割合に応じて分割し、該分割したデータを時分割して第2又は第3の内部バスへ出力することを特徴とする半導体記憶装置が提供される。
本発明によれば、半導体記憶装置のデータ線のバス幅を低減し、チップ面積を縮小できるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
(第1の実施の形態)
図1は、本発明の第1の実施の形態にかかる半導体記憶装置の構成を示す図である。本実施の形態に係る半導体記憶装置は、不図示のメモリセルアレイ、データアンプ1(1a〜1d)、出力データ選択回路2、データ線3(3a、3b)、DDR回路4及びデータ出力回路5を有する。
図1は、本発明の第1の実施の形態にかかる半導体記憶装置の構成を示す図である。本実施の形態に係る半導体記憶装置は、不図示のメモリセルアレイ、データアンプ1(1a〜1d)、出力データ選択回路2、データ線3(3a、3b)、DDR回路4及びデータ出力回路5を有する。
データアンプ1は、メモリセルアレイから読み出したデータを増幅して出力する。ここで、データアンプ1a〜1dには、“00”、“01”、“10”、“11”のアドレスが割り当てられている。出力データ選択回路2は、データアンプ1a〜1dのいずれのデータをデータ線3へ出力するかを選択する。ここで、制御信号S0に応じて“00”又は“10”に対応するデータアンプ1a又は1cのデータがデータ線3aへ出力され、制御信号S1に応じて“01”又は“11”に対応するデータアンプ1b又は1dのデータがデータ線3bへ出力されるものとする。なお、制御信号S0、S1のON・OFF周波数(換言すると、データ線3の動作周波数)は、メモリセルアレイの動作周波数の2倍である。DDR回路4は、DDR2でのデータ転送を実現するための回路であり、選択回路4aとFIFO4bとを備えている。選択回路4aは、データ線3を介してデータアンプ1から転送されてきた64ビットのデータを、前半と後半とに分けてFIFO4bへ出力する。FIFO4bは、#0〜#3の四つの領域に分割されており、選択回路4aによって16ビットずつに分割されて各領域に入力されたデータを、データ線3の倍の周波数(メモリセルアレイの動作周波数の4倍の周波数)でデータ出力回路5へ出力する。
本実施の形態に係る半導体記憶装置の動作について説明する。図2は、第1の実施の形態にかかる半導体記憶装置の動作波形の一例を示す図である。ここで、クロック信号CKは、データ線3の動作クロックであり、制御信号S0、S1と同じ周波数である。したがって、クロック信号CKを基準として表せば、メモリセルアレイからデータアンプ1へのデータの1回の読み出しには2クロック、FIFO4bからデータ出力回路5への1回のデータの出力には1/2クロックの時間を要する。図2において、CK(実線)はクロック信号、/CK(破線)は反クロック、CMDはコマンド、MDQはメインデータ線を介したデータアンプ1へのデータの読み出し、RWDはデータ線3a、3bによるデータの伝送、DQはデータ出力回路5からのデータの出力を表している。なお、ここで示す動作波形は、レイテンシ(CAS Latency)CL=6の場合の動作波形であるが、これはあくまでも一例である。
あるタイミングでのクロック信号CKの立ち上がりに同期してreadコマンドがメモリコントローラへ入力される。これに応じて、メモリセルアレイから各データアンプ1a〜1dへ各々16ビットのデータが並列に読み出される。各データアンプ1a〜1dにデータが読み出される際、出力データ選択回路2には、“00”を示す制御信号S0と、“01”を示す制御信号S1とが入力され、“00”に対応するデータアンプ1aのデータがデータ線3aへ、“01”に対応するデータアンプ1bのデータがデータ線3bへ出力される。
選択回路4aは、データ線3a、3bを介して入力された各16ビットのデータのうち、“00”に対応するデータアンプ1aからのデータをFIFO4bの#0の領域に、“01”に対応するデータアンプ1bからのデータをFIFO4bの#1の領域に出力する。FIFO4bに入力された各データは、入力順と同じ順番かつ倍の周波数でデータ出力回路5へ出力される。すなわち、readコマンドの6サイクル後のクロック信号CKに同期してデータ出力回路5からデータが出力されるようにクロック信号の立ち上がりに応じてFIFO4bの#0の領域から、立ち下りに応じてFIFO4bの#1の領域からそれぞれ16ビットのデータがデータ出力回路5へ出力され、データ出力回路5からは各々16ビットのデータがシリアルに外部バスへ出力される。
これと並行して、出力データ選択回路2には“10”を示す制御信号S0と、“11”を示す制御信号S1とが入力され、“10”に対応するデータアンプ1cのデータがデータ線3aへ、“11”に対応するデータアンプ1dのデータがデータ線3bへ出力される。
選択回路4aは、データ線3a、3bを介して入力された各16ビットのデータのうち、“10”に対応するデータアンプ1cからのデータをFIFO4bの#2の領域に、“11”に対応するデータアンプ1dからのデータをFIFO4bの#3の領域に出力する。FIFO4bに入力された各データは、さらに次のクロック信号に同期して、入力順と同じ順番でデータ出力回路5へ出力される。すなわち、readコマンドの7サイクル後のクロック信号CKに同期してデータ出力回路5からデータが出力されるように、クロック信号の立ち上がりに応じてFIFO4bの#2の領域から、立ち下りに応じてFIFO4bの#3の領域からそれぞれ16ビットのデータがデータ出力回路5へ出力され、データ出力回路5からは各々16ビットのデータがシリアルに外部バスへ出力される。
選択回路4aは、データ線3a、3bを介して入力された各16ビットのデータのうち、“10”に対応するデータアンプ1cからのデータをFIFO4bの#2の領域に、“11”に対応するデータアンプ1dからのデータをFIFO4bの#3の領域に出力する。FIFO4bに入力された各データは、さらに次のクロック信号に同期して、入力順と同じ順番でデータ出力回路5へ出力される。すなわち、readコマンドの7サイクル後のクロック信号CKに同期してデータ出力回路5からデータが出力されるように、クロック信号の立ち上がりに応じてFIFO4bの#2の領域から、立ち下りに応じてFIFO4bの#3の領域からそれぞれ16ビットのデータがデータ出力回路5へ出力され、データ出力回路5からは各々16ビットのデータがシリアルに外部バスへ出力される。
このように本実施の形態に係る半導体記憶装置は、データアンプ1から出力データを伝送するデータ線3のビット幅がメモリセルアレイからのデータ入力線のビット幅の半分で良いため、チップ面積の縮小を図れる。すなわち、メモリセルアレイからの出力(データアンプ1a〜1dへの入力)、出力データ選択回路2の出力、DDR回路4の出力が、64ビット→32ビット→16ビットと段階的に減少するため、内部バスのバス幅の削減が可能である。また、同期信号などをデータとは別に伝送する必要はなく、バス幅を効率よく減らすことが可能である。
本実施の形態においては、メモリセルアレイから読み出されたデータがデータ線3上でパラレルに伝送されない(すなわち、一部のデータが遅延する)こととなるが、DDR2転送あれば、いずれにしてもデータ出力回路5からの出力はシリアル化されるため、FIFO4bに入力する前の段階でデータがシリアル化されても問題は生じない。比較のために、図9にメモリセルアレイからのデータをデータ線上でパラレルに伝送する従来の半導体記憶装置の構成を示す。図10に、メモリセルアレイからのデータをデータ線上でパラレルに伝送する従来の半導体記憶装置の動作波形を示す。図示するようにメモリセルアレイからのデータをデータ線13上でパラレルに伝送する場合でも、DDR2転送あれば、最終的にはデータ出力回路15からの出力はシリアル化される。したがって、本実施の形態に半導体記憶装置のデータ線3上での一部のデータの遅延は、何ら問題とならない。
なお、制御信号S0、S1で開始アドレスを指定するとともにシーケンシャル動作/インタリーブ動作を指定することにより、データ出力回路5から出力されるデータの順序を並び替えることも可能である。図3は、開始アドレスを“00”とした場合と、開始アドレスを“01”した場合との動作波形の違いを示している。なお、開始アドレスが“00”の場合は、シーケンシャル動作/インタリーブ動作のどちらを指定してもデータの出力順が同じであるのに対し、開始アドレスが“01”の場合には、シーケンシャル動作を指定した場合とインタリーブ動作を指定した場合とでデータの出力順が異なるため、これらを分けて示している。図3に示すデータの出力順は、DDRインタフェースにおけるバースト長BL=4でのシーケンシャル動作及びインタリーブ動作でのデータ出力順と一致している。
すなわち、本実施の形態に係る半導体記憶装置は、DDRインタフェース採用時に要求されるシーケンシャル/インタリーブ動作に対応可能である。
すなわち、本実施の形態に係る半導体記憶装置は、DDRインタフェース採用時に要求されるシーケンシャル/インタリーブ動作に対応可能である。
また、本実施の形態に係る半導体記憶装置は、バースト長BL=8で動作させることも可能である。バースト長BL=8で動作させる場合には、図2、図3において説明したバースト長BL=4での動作を、アドレスを変えて2回連続で行う。
バースト長BL=8の場合の動作波形の一例を図4に示す。バースト長BL=8の場合には、1回のreadコマンドでメモリセルアレイから64ビットのデータが2回読み出されるため、データ線3で伝送されるデータは合計128ビットとなる。このため、制御信号S0、S1も4回ずつパルスが立ち、32ビットのデータが4回連続してデータ線3に出力される。
バースト長BL=8の場合の動作波形の一例を図4に示す。バースト長BL=8の場合には、1回のreadコマンドでメモリセルアレイから64ビットのデータが2回読み出されるため、データ線3で伝送されるデータは合計128ビットとなる。このため、制御信号S0、S1も4回ずつパルスが立ち、32ビットのデータが4回連続してデータ線3に出力される。
この場合、FIFO4bの#0〜#3の各領域には、データが2回ずつ保持され、データ出力回路5へは16ビットのデータが8回連続して出力される。FIFO4bの各領域に2回目にデータを保持する際には、1回目のデータが既にデータ出力回路5へ出力されているため、十分な数のFIFOを備えていれば、データの遅延や消失といった問題は発生しない。したがって、本実施の形態に係る半導体記憶装置は、バースト長BL=4、8の両方に対応可能である。なお、アドレスを変更しながら同様の動作を3回以上繰り返すことで、バースト長BL=4n(nは3以上の整数)で動作させることも可能である。
(第2の実施の形態)
図5は、本発明の第2の実施の形態に係る半導体記憶装置の構成を示す図である。本実施の形態に係る半導体記憶装置は、第1の実施の形態とほぼ同様の構成であるが、データアンプ1はスペアセルからデータを読み出し可能となっている。データアンプ1a、1bへのデータ入力線のうちの各1本は、スペアセルからの読み出し用に切り換えられている。
図5は、本発明の第2の実施の形態に係る半導体記憶装置の構成を示す図である。本実施の形態に係る半導体記憶装置は、第1の実施の形態とほぼ同様の構成であるが、データアンプ1はスペアセルからデータを読み出し可能となっている。データアンプ1a、1bへのデータ入力線のうちの各1本は、スペアセルからの読み出し用に切り換えられている。
ここで、データアンプ1a〜1dが各々備える計16本のデータ入力線に<0>〜<15>の番号を付して区別する。そして、データアンプ1aの16本のデータ入力線<0>〜<15>のうちの<0>と、データアンプ1bの16本のデータ入力線<0>〜<15>のうちの<0>とがスペアセルからの読み出し用に切り換えられているとする。なお、スペアセルからの読み出し用への切り換えは、ヒューズROMなどのプログラマブルROMに不良セル情報を書き込むことによって行われる。また、データ線3aは、RWD<0>〜<15>の16本、データ線3bは、RWD<16>〜<31>の16本で構成されるものとする。
図6は、第2の実施の形態にかかる半導体記憶装置の動作波形の一例を示す図である。図6において、SMDQ00、01は、データアンプ1a、1bのデータ入力線の一部を切り換えることによってスペアセルから入力される信号である。これ以外の信号については図2と同様である。最初にデータアンプ1からデータ線3へデータが出力される際は、“00”に対応するデータアンプ1aからのデータのうち、スペアセルから読み出されたデータは、データ線3aのRWD<0>によって伝送され、通常セルから読み出されたデータはデータ線3aのRWD<1>〜<15>によって伝送される。同様に、“01”に対応するデータアンプ1bからのデータは、スペアセルから読み出されたデータはデータ線3bのRWD<16>によって伝送され、通常セルから読み出されたデータはデータ線3bのRWD<17>〜<31>によって伝送される。
2回目にデータアンプ1からデータ線3へデータが出力される際は、“10”に対応するデータアンプ1cからのデータは、データ線3aのRWD<0>〜<15>によって伝送され、“11”に対応するデータアンプ1dからのデータは、データ線3bのRWD<16>〜<31>によって伝送される。
3回目にデータアンプ1からデータ線3へデータが出力される際は、“00”に対応するデータアンプ1aからのデータのうち、スペアセルから読み出されたデータはデータ線3aのRWD<0>によって伝送され、通常セルから読み出されたデータはデータ線3aのRWD<1>〜<15>によって伝送される。同様に、“01”に対応するデータアンプ1bからのデータは、スペアセルから読み出されたデータはデータ線3bのRWD<16>によって伝送され、通常セルから読み出されたデータはデータ線3bのRWD<17>〜<31>によって伝送される。
4回目にデータアンプ1からデータ線3へデータが出力される際は、“10”に対応するデータアンプ1cからのデータは、データ線3aのRWD<0>〜<15>によって伝送され、“11”に対応するデータアンプ1dからのデータは、データ線3bのRWD<16>〜<31>によって伝送される。
図6から明らかなように、データ出力回路5からの出力は、スペアセルから読み出したデータを含む場合であっても、全てのデータを通常セルから読み出した場合と同様である。
このように、本実施の形態に係る半導体記憶装置は、スペアセルからのデータの読み出しに対応可能である。したがって、一部のメモリセルに不良があってもスペアセルで置き換えて正常に動作させることが可能であり、記憶装置としての歩留まりの向上を実現できる。
(第3の実施の形態)
図7は、本発明の第3の実施の形態に係る半導体記憶装置の構成を示す図である。図8は、第3の実施の形態にかかる半導体記憶装置の動作波形の一例を示す図である。本実施の形態に係る半導体記憶装置は、第1の実施の形態とほぼ同様の構成であるが、1回のreadコマンドに応じてデータアンプ1へ読み出されるデータの数は32ビットであり、16ビットずつがデータアンプ1a、1cとデータアンプ1b、1dとに入力される。ここで、データアンプ1a、1cには“0”、1b、1dには“1”のアドレスが割り当てられている。また、制御信号S0はVSSに固定されており、出力データ選択回路2は、制御信号S1のみに基づいてデータを選択する。出力データ選択回路2から出力される各16ビットのデータは、データ線3a、3bによって1度にパラレルに転送される。
図7は、本発明の第3の実施の形態に係る半導体記憶装置の構成を示す図である。図8は、第3の実施の形態にかかる半導体記憶装置の動作波形の一例を示す図である。本実施の形態に係る半導体記憶装置は、第1の実施の形態とほぼ同様の構成であるが、1回のreadコマンドに応じてデータアンプ1へ読み出されるデータの数は32ビットであり、16ビットずつがデータアンプ1a、1cとデータアンプ1b、1dとに入力される。ここで、データアンプ1a、1cには“0”、1b、1dには“1”のアドレスが割り当てられている。また、制御信号S0はVSSに固定されており、出力データ選択回路2は、制御信号S1のみに基づいてデータを選択する。出力データ選択回路2から出力される各16ビットのデータは、データ線3a、3bによって1度にパラレルに転送される。
なお、データ線3の動作クロックであるクロック信号CKの周波数はデータアンプ1へのデータの読み出しの周波数(メモリセルアレイの動作周波数)と同じとなっている。
選択回路4aは、データ線3a、3bを介して入力された各16ビットのデータのうち、“0”に対応するデータアンプ1aからのデータをFIFO4bの#0の領域に、“1”に対応するデータアンプ1bからのデータをFIFO4bの#1の領域に出力する。FIFO4bに入力された各データは、次のクロック信号に同期して、入力順と同じ順番でデータ出力回路5へ出力される。すなわち、次のクロック信号CKの立ち上がりに応じてFIFO4bの#0の領域から、立ち下りに応じてFIFO4bの#1の領域からそれぞれ16ビットのデータがデータ出力回路5へ出力され、データ出力回路5からは各々16ビットのデータがシリアルに外部バスへ出力される。
本実施の形態においても、メモリセルアレイから読み出されたデータがデータ線3上でパラレルに伝送されない(すなわち、一部のデータが遅延する)こととなるが、DDR転送であれば、いずれにしてもデータ出力回路5からの出力はシリアル化されるため、FIFO4bに入力する前の段階でデータがシリアル化されても問題は生じない。また、回路構成そのものは第1の実施の形態と同様であるため、1回のreadコマンドに応じてデータアンプ1へ読み出されるデータの数を64ビットか32ビットかを切換可能とすることでDDR2との互換性を持たせることが可能である。
このように、本実施の形態に係る半導体記憶装置は、メモリセルアレイからDDR転送でのデータの読み出しが可能である。
上記各実施の形態は本発明の実施の一例であり、本発明はこれらに限定されることはない。
例えば、上記各実施の形態においては、データアンプ1a〜1dの出力、出力データ選択回路2の出力、DDR回路4の出力のそれぞれのビット幅が、64ビット→32ビット→16ビットと2段階に半分ずつに減少する構成を例としたが、バス幅の減少が2分の1に限定されることはない。また、各段でのバス幅の減少割合が同じである必要はなく、96ビット→32ビット→16ビットのような割合で減少しても良い。
このように、本発明は様々な変形が可能である。
例えば、上記各実施の形態においては、データアンプ1a〜1dの出力、出力データ選択回路2の出力、DDR回路4の出力のそれぞれのビット幅が、64ビット→32ビット→16ビットと2段階に半分ずつに減少する構成を例としたが、バス幅の減少が2分の1に限定されることはない。また、各段でのバス幅の減少割合が同じである必要はなく、96ビット→32ビット→16ビットのような割合で減少しても良い。
このように、本発明は様々な変形が可能である。
1 データアンプ、2 出力データ選択回路、3 データ線、4 DDR回路、4a 選択回路、4b FIFO、5 データ出力回路。
Claims (7)
- メモリセルアレイと、該メモリセルアレイから読み出されたデータが第1の内部バスを介して入力される第1の選択回路と、前記第1の選択回路から出力されたデータが第2の内部バスを介して入力される第2の選択回路と、前記第2の選択回路から出力されたデータが第3の内部バスを介して入力されるデータ出力回路とを有し、前記データ出力回路から外部バスへデータを出力する半導体記憶装置であって、
前記第1の内部バス、前記第2の内部バス及び前記第3の内部バスは、前記メモリセルアレイ側から前記データ出力回路側に向かってバス幅が段階的に減少しており、
前記第1の選択回路及び前記第2の選択回路は、前記第1又は第2の内部バスを介して入力されたデータを、入出力でのバス幅の減少の割合に応じて分割し、該分割したデータを時分割して前記第2又は第3の内部バスへ出力することを特徴とする半導体記憶装置。 - 前記第2の選択回路は、前記第2の内部バスを介して伝送されてきたデータを、前記第2の内部バスのバス幅から前記第3の内部バスのバス幅へのバス幅の減少の割合に応じて分割する選択回路と、該分割されたデータを格納するFIFOとを有し、
前記FIFOに格納されたデータを、前記第2の内部バスにおける伝送周波数に前記選択回路における分割数を乗じた周波数で前記第3の内部バスへ時分割して出力することを特徴とする請求項1記載の半導体記憶装置。 - 前記第1の選択回路は、前記第1の内部バスを介して入力されたデータを時分割する時分割手段を有し、
前記第1の内部バスを介して入力されたデータを、前記時分割手段によって前記第1の内部バスのバス幅から前記第2の内部バスのバス幅へのバス幅の減少の割合に応じて時分割し、該時分割したデータを、前記時分割手段における時分割数倍した周波数で前記第2の内部バスへ出力することを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記第1の選択回路は、前記第1の内部バスを介して入力されたデータの一部を選択する選択手段を有し、
前記第1の内部バスを介して二つ重複して入力された前記第2の内部バスのバス幅と同じビット数のデータを、重複しないように前記選択手段によって選択し、該選択したデータを前記メモリセルアレイからの読み出し周波数と同一の周波数で前記第2の内部バスへ出力することを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記第2の内部バスのバス幅は前記第1の内部バスのバス幅の2分の1であり、前記第3の内部バスのバス幅は前記第2の内部バスのバス幅の2分の1であることを特徴とする請求項1から4のいずれか1項記載の半導体記憶装置。
- 前記第1の選択回路は、前記第2の内部バスへ出力するデータの時分割の順序を選択する手段を有することを特徴とする請求項1から5のいずれか1項記載の半導体記憶装置。
- 前記メモリセルアレイは、通常セルと、該通常セルの代わりに前記第1の内部バスへデータを出力可能なスペアセルと、前記通常のセルから前記第1の内部バスへデータを出力するか前記スペアセルから前記第1の内部バスへデータを出力するかを切り換える手段と
を備えることを特徴とする請求項1から6のいずれか1項記載の半導体記憶装置。
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