JP3644265B2 - メモリサブシステム - Google Patents
メモリサブシステム Download PDFInfo
- Publication number
- JP3644265B2 JP3644265B2 JP22010698A JP22010698A JP3644265B2 JP 3644265 B2 JP3644265 B2 JP 3644265B2 JP 22010698 A JP22010698 A JP 22010698A JP 22010698 A JP22010698 A JP 22010698A JP 3644265 B2 JP3644265 B2 JP 3644265B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- controller
- signal
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、パーソナルコンピュータ、ワークステーション、オフィスコンピュータ等の計算機システムにおけるメモリシステム、特に大容量メモリシステムに関する。
【0002】
【従来の技術】
最近のプロセッサの急激な性能上昇に対し、メモリサブシステムにはプロセッサが要求する高いバンド幅を満たすためにより大きなデータ幅とより高速な動作が要求されている。それに加えて、メモリ容量を可能な限り大きくとりたいという要求もある。
【0003】
図2は計算機システム構成の一例である。以下では図中の番号で201a,201bのように英小文字のサフィックスがついているものは複数あるもののうちの1つ要素を示し、サフィックスを含まないで記した場合はすべての要素を示しているものとする。また、要素の名称でデータバスA、B、Cに関してデータバスC0、C1のように直後に数字を記しているものは複数あるもののうちの1つの要素を示し、数字を含まないで記した場合はすべての要素を示しているものとする。
【0004】
本計算機システムは、プロセッサ(201)とデータバスA(205)を介して接続しているメモリコントローラ(202)と、メモリコントローラとメモリアレイ(204)を接続する複数のデータバスC(207)から構成される。図ではプロセッサとメモリアレイのバス幅は同じM(バイト)であるが、データレートはプロセッサがL(bps)であるのに対し、メモリアレイはその半分のL/2(bps)でしか動作できないために、データバスCをC0とC1の2本用意することでデータバスAとデータバスCでバンド幅を揃えている。
【0005】
データレートがL(bps)で動作可能なメモリアレイが登場した場合の構成を図3に示す。図2との相違点は、データバスCのデータレートが2倍のL(bps)になったこと、データバスCに接続可能なメモリアレイの数が減ったことである。データバスAとデータバスCのデータ幅・データレートが等しくなるので、データバスCの本数が1本だけでこの計算機システムのバンド幅は揃う。しかし、高速となったデータバスCのインターフェースの電気的特性より負荷数に限界が生じ、データバスCに接続可能なメモリアレイの数が減るのでデータバスが1本の場合はメモリ容量が図2の構成に比べて少なくなる。図2と図3のメモリコントローラが同一のLSIパッケージであるとデータバスCをもう1本追加する余裕があり、データバスCを2本用意してメモリ容量を稼ぐことになる。このとき、メモリアレイ側はプロセッサ側の2倍のバンド幅を有しているが、プロセッサ側のバンド幅が変わっていないので、データバスAがボトルネックとなりシステム全体の最大スループットには影響していない。ただし、メモリへのアクセスパターンによっては実効スループットおよび平均アクセス時間は向上する場合がある。
【0006】
プロセッサ側の要求バンド幅が図3の2倍になった構成を図4に示す。図3との相違点はメモリコントローラにデータバスA1を接続したことである。この状態ではデータバスAとデータバスCにおいてデータ幅・データレート・バスの本数が等しいため、バンド幅はプロセッサ側とメモリ側とで釣り合う。ただし、接続できるメモリアレイの数がデータバスCの本数で制限されているためプロセッサのスループットに対してメモリの大容量化が難しく、大容量のメモリを必要とするアプリケーションには不向きである。この構成図に対して、さらにメモリ容量を確保するために行われてきた手法は、次の三つに分類できる。
【0007】
一つ目は、メモリコントローラに使用されるLSIパッケージにピン数の多いものを使用して、メモリアレイ側に接続できるデータバスの本数を増やすことである。ただし、多ピン型のLSIパッケージは主流のLSIパッケージに比べコストが高いことや、多ピン型といってもその数には限界があることが問題点である。1998年現在、信号ピン数が400ピンあたりが主流であり、信号ピン数と電源ピン数の比が約2:1とするとパッケージには600ピンクラスが用いられている。1000ピンクラスのパッケージも存在するがまだまだ高価である。
【0008】
二つ目は、データバスCに接続するメモリアレイの数を増やすことである。そのためには、データバスCのインターフェイスに特開平7−202947(出願人:日立製作所)で開示されている高速多負荷接続可能なSSTLインターフェイスを用い、かつそのデータ転送方式に特願平8−145431(出願人:日立製作所、本願出願時点で未公開)に記載されているソース同期転送方式をもちいることである。その構成を図5に示す。図4との相違点は、メモリサブコントローラとメモリアレイの接続形態がリング状となり、1:2のマルチプレクサ(208)(以降MUX)を介して接続されていることである。MUXの効果は、前述の特願平8−145431で示されているように、メモリアクセスの書き込みと読み出し動作によりその転送方向を変更し、メモリサブコントローラに必要とされるピン数を約半分に削減することである。SSTLインターフェイスとはバスに接続している負荷のスタブにシリーズ抵抗を挿入しバスラインへの反射を抑えるインターフェイスであり、ソース同期転送方式とはデータ転送の供給元がデータ信号とともにソースクロック信号を送信し、受信側でソースクロック信号を用いて受信データ信号をラッチするデータ転送方式である。従来のシステムクロック信号でデータ転送を行う同期転送方式とは異なり、ソース同期転送方式では転送するデータ信号とソースクロック信号が平行して走っているためその伝播遅延時間がほぼ等しく、セットアップ・ホールド時間等のタイミング設計時にバスの配線長による伝播遅延時間をほとんど無視できるので、高速データ転送が容易となる。上記の2つを組み合わせることで多負荷接続バスにおける高速データ転送が可能となり、高速動作でありながらメモリ容量を増やすことができる。この場合においてもメモリ容量はメモリコントローラに接続できるデータバスCの本数によって決定されるため、さらにメモリ容量を増やそうとするとメモリコントローラのLSIパッケージのピン数を増やすしかない。
【0009】
三つ目は、データバスCの本数を増えたように見せかけることである。その構成を図6に示す。図4との相違点は、メモリコントローラとメモリアレイ間に1:NのMUX(209)を接続して、見かけ上のバスの本数を増やしていることである。そのため、メモリ容量はMUX使用前のN倍となる。しかし、メモリアレイに接続されているバスの本数とメモリの容量は増えているにもかかわらず、メモリコントローラに接続されているバスの本数は変わっていないためにデータバスCのバンド幅は変わらない。そのうえ、途中に1:NのMUXを挿入したことで、このMUXの切り替えにかかる時間がオーバーヘッドとなり実効スループットが低下するという問題もある。また、メモリアレイが空間的に広がるため、メモリコントローラとメモリアレイ間での高速データ転送が難しくなり、メモリコントローラとMUX間もしくはMUXとメモリアレイ間にデータバッファを設置する必要も生じる。
【0010】
一方、データ転送にソース同期転送方式を用いることで高速データ転送を実現し、バンド幅を向上させることが可能となる。ソース同期転送方式ではデータ転送装置間のデータ信号とソースクロック信号の伝播遅延時間を等しくさえすれば、データ転送装置間の伝送路における伝播遅延時間すなわちデータ転送装置間の距離に左右されずに高速なデータ転送が可能である。データ転送も1サイクル転送に限らずマルチサイクル転送可能となる。ただし、Nサイクル転送を行う場合にはデータの伝播遅延時間Tdが
(N−1)×(1マシンサイクル時間) < Td < N×(1マシンサイクル時間)
にあることを保証する必要があり、データ転送装置間のデータの伝播遅延時間に合わせたインターフェイス回路をデータ転送装置内に作成し、Nサイクル転送を実現している。データ転送装置内のインターフェイス回路は外部の伝送路に合わせて作成した唯一のものであり、外部の伝送路の変更には従順に対応できない場合が多い。
【0011】
【発明が解決しようとする課題】
従来の計算機システム構成では上記に示したように次の問題点がある。
【0012】
(1) メモリコントローラのピン数を増やしてデータバスCの本数を増大させようとするとメモリコントローラのコスト増を招く。
【0013】
(2) データバスCの本数を見かけ上増やしてメモリ容量を増やすことは可能であるが、バンド幅が向上しない。
【0014】
(3) (2)において、見かけ上のデータバスCをMUXで接続した場合は、MUXの切り替え時間がオーバーヘッドとなり実効スループットが低下する。
【0015】
(4) ソース同期転送方式においては、データの伝播遅延時間に合わせて転送サイクル数が決定し、そのサイクル数に合わせたインターフェイス回路をデータ転送装置内に作成する必要がある。
【0016】
本発明の目的は、
(1) 高速データ転送可能なソース同期転送方式を複数のデータ転送装置に採用してバンド幅を向上させたメモリサブシステム
(2) メモリを大容量化し、かつコスト増を招くことなくバンド幅を向上させたメモリサブシステム
(3) データ転送にソース同期転送方式を採用し、データ転送の最小転送サイクルを保証するバッファを具備し、データの伝送路による最小伝播遅延時間に左右されずにマルチサイクルデータ転送を実現するデータ転送装置
を提供することにある。
【0017】
【課題を解決するための手段】
上記目的を達成するために、
メモリコントローラとメモリアレイ間に1つまたは2つ以上の複数のメモリサブコントローラを設け、メモリコントローラとメモリサブコントローラの間を第1のデータバスで接続し、メモリサブコントローラとメモリアレイ間を1本もしくは2本以上の複数の第2のデータバスで接続し、第1のデータバスおよび第2のデータバスでソース同期転送方式で高速データ転送を行うようにして、バンド幅を向上させたメモリサブシステムを構築する。
【0018】
また、第1のデータバスおよび第2のデータバスはソース同期転送方式でデータ転送を行うようにし、さらに、メモリサブコントローラとメモリコントローラのバスインターフェイス部にはデータレート変換手段およびデータ幅変換手段のいずれか一方もしくは両方を備えた。
【0019】
1つのメモリサブコントローラに接続している第1のデータバスのデータレートを大きくして、第1のデータバスのバンド幅が該メモリサブコントローラに接続している第2のデータバスのバンド幅の総和に等しくなるように変更することにより、コスト増を招くことなく高スループットかつ大容量メモリサブシステムを構築する。
【0020】
また、メモリコントローラに接続している第1のデータバスのデータ幅を小さくし、データレート大きくして、第1のデータバスのバンド幅を該メモリコントローラに接続している第3のデータバスのバンド幅と等しくなるように変更することにより、メモリコントローラのLSIパッケージにかかるコストを削減し、かつプロセッサの要求バンド幅をもつ大容量メモリサブシステムを構築する。
【0021】
また、ソース同期転送を行うメモリコントローラとメモリサブコントローラのデータ転送I/F部にバッファをN段具備することで、データ転送の最小転送サイクルを保証し、第1のデータバスおよび第2のデータバスにおいてNサイクルデータ転送を実現するメモリサブシステムを構築する。
【0022】
【発明の実施の形態】
本発明の一実施例を図1、図7〜12を用いて説明する。図1において、複数のプロセッサ(101)とデータバスA(105)を介して接続しているメモリコントローラ(102)とメモリアレイ(104)との中間に存在するメモリサブコントローラ(103)、メモリサブコントローラとメモリコントローラを接続するデータバスB(106)、メモリサブコントローラとメモリアレイを接続する複数のデータバスC(107)から構成する。メモリコントローラにはメモリアレイ側に2本のデータバスをもち、それぞれ1つのメモリサブコントローラ(103a〜b)にデータバスB(106a〜b)を介して接続され、該メモリサブコントローラにはメモリアレイに対するバスを2本ずつもち、データバスCを介してメモリアレイに接続される。ここで、メモリサブコントローラ103aからメモリアレイ104aおよびメモリアレイ104bまでの構成とメモリサブコントローラ103bからメモリアレイ104cおよびメモリアレイ104dまでの構成は全く同じである。そのため、本実施例では片方のメモリサブコントローラについて説明するが、もう一方のメモリサブコントローラについても同様のことが言える。
【0023】
データバスC0およびC1は同じデータレートL(bps)であり、同じデータ幅M(バイト)であるので、データバスC0およびC1の各バスのバンド幅は(L×M)である。データバスB0のデータレートはデータバスCの2倍の2L(bps)であるが、データ幅はデータバスC0およびC1と等しいM(バイト)であるので、データバスB0のバンド幅は(2×L×M)である。このようにデータバスBのデータ幅はそのままでデータレートを2倍にすることで、データバスBのバンド幅を2倍にする方法を説明する。
【0024】
図7は図1のメモリサブコントローラ(103)のブロック図である。301〜315はメモリサブコントローラを構成する要素および信号線である。401〜406はメモリコントローラとのインターフェイス信号であり、この信号線を用いてメモリアレイに対する制御信号を送信する。501〜505はメモリコントローラとのインターフェイス信号であり、この信号線を用いてデータ信号を送受信する。601〜605はデータバスC0のインターフェイス信号であり、701〜705はデータバスC1のインターフェイス信号である。601〜605と701〜705は接続先のバスが異なるだけで信号線の種類・意味・タイミングは同一である。
【0025】
図中のメモリサブコントローラは、エッジトリガタイプフリップフロップ(301)、入力バッファ(302)、出力バッファ(303)、2:1セレクタ(304)、2:1セレクタへのセレクト信号(305)から構成される。エッジトリガタイプフリップフロップのトリガクロック信号はシステムクロック信号(T0)、もしくはバスから受信したソース同期転送用のソースクロック信号である。図中のT14、T24、およびT34はシステムクロック信号(T0)からそれぞれ1/4相、2/4相、3/4相遅れた信号であり、ソース同期転送用のソースクロック信号に用いる。
【0026】
メモリコントローラとのインターフェイスは、メモリコントローラからメモリサブコントローラへ送信されるアドレス信号(401)、制御コマンド信号(404)、アドレス信号に対するソースクロック信号(402と403)、制御コマンド信号に対するソースクロック信号(405と406)、双方向のデータ信号(503)、受信データに対するソースクロック信号(501と502)、送信データに対するソースクロック信号(504と505)から構成される。ソースクロックが2本ずつある理由は後で述べる。
【0027】
メモリアレイとのインターフェイスは、データバスC0を介してメモリアレイへ送信するアドレス信号(602)、制御コマンド信号(603)、双方向のデータ信号(604)、アドレス信号と制御コマンド信号および送信データ信号に対するソースクロック信号(601)、受信データに対するソースクロック信号(605)から構成される。
【0028】
図7の要素701〜705の構成は上述したように要素601〜605と同一である。
【0029】
本実施例ではメモリアレイへのアクセスの手順はSDRAM(Synchronouce DRAM)に対するアクセス手順と同様としている。
【0030】
(1)書き込み動作
・アドレス信号線に行アドレス信号、制御コマンド信号線に行アドレスストローブ(RAS:Row Address Strobe)信号を送信する。
【0031】
・3サイクル後に、今度はアドレス信号線に列アドレス信号、制御コマンド信号線に列アドレスストローブ(CAS:Column Address Strobe)信号、データ信号線に書き込むデータ信号を送信する。
【0032】
(2)読み出し動作
・アドレス信号線に行アドレス信号、制御コマンド信号線に行アドレスストローブ信号を送信する。
【0033】
・3サイクル後に、今度はアドレス信号線に列アドレス信号、制御コマンド信号線に列アドレスストローブ信号を送信する。
【0034】
・3サイクル後にデータがバスに出力される。
【0035】
メモリアレイではバースト転送が可能であり、連続するアドレスに関する4回の書き込みまたは読み出し動作が1回の書き込みまたは読み出し動作で行うことが可能である。また、メモリコントローラ側のアドレス信号(401:B-ADR)とメモリアレイ側のアドレス信号(602:C0-ADRおよび702:C1-ADR)はタイミングが異なるだけでアクセス手順は同じである。アドレス信号だけでなく、ほかの制御コマンド信号やデータ信号についても同様である。
【0036】
本実施例では、データバスのデータ幅を変更することなく、データレートを2倍にするために、データバスBをシステムクロックの立ち上がりと立ち下がりで時分割して、システムクロックが"H"のとき、つまりクロックサイクルの前半部分でデータバスC0に関するデータ転送を行い、システムクロックが"L"のとき、つまりクロックサイクルの後半部分でデータバスC1に関するデータ転送を行う。そのためにソース同期転送用のソースクロックにはクロックサイクルの前半部分の信号をラッチするものと、クロックサイクルの後半部分の信号をラッチするものとの2本必要となる。アドレス信号に関するソースクロック信号(402と403)のうち、402がデータバスC0のデータ処理用のソースクロック信号であり、403がデータバスC1のデータ処理用である。同様に、405、501および504がデータバスC0のデータ処理用のソースクロック信号であり、406、502および505がデータバスC1のデータ処理用のソースクロック信号である。
【0037】
図8に図7のブロック図のメモリコントローラからメモリアレイへのデータ転送の動作タイミングチャートを示す。メモリコントローラからメモリアレイへのデータ転送とはメモリアレイに対する書き込み動作である。アドレス信号と制御コマンド信号は同一タイミングで送信されるので、ここでは2つをまとめて書くことにする。図8はデータバスC0とC1に対して同じタイミングで書き込み動作を行っているタイミングチャートである。
【0038】
メモリコントローラはCK0のタイミングでメモリサブコントローラに対し、クロックサイクルの前半でデータバスC0用の、クロックサイクルの後半でデータバスC1用の行アドレス信号(401:B-ADR)と行アドレスストローブ信号(404:B-CMD)を送信する。また、アドレス信号と制御コマンド信号と同期してデータバスC0用のソースクロック信号(402と405)、データバスC1用のソースクロック信号(403と406)を送信する。ソースクロック信号に用いる信号はそれぞれT14とT34を用いる。メモリサブコントローラでは、受信したソースクロック信号(402と405:メモリコントローラ内でT14のタイミング信号)の立ち上がりエッジを用いてアドレス信号(405)と制御コマンド信号(404)をそれぞれラッチする。ソースクロック信号(402と405)でラッチしたアドレス信号は306(C0-ADRbuff)であり、制御コマンド信号は308(C0-CMDbuff)である。これらはデータバスC0に対する信号である。CK0のサイクル開始から1/2クロックサイクル過ぎたところでメモリコントローラは、アドレス信号と制御コマンド信号をデータバスC1用の信号に切り替える。前述のソースクロック信号から1/2サイクル遅れたソースクロック信号(403と406:メモリコントローラ内でT34のタイミング)の立ち上がりエッジを用いてアドレス信号(401)と制御コマンド信号(404)をラッチする。ソースクロック信号(403と406)でラッチしたアドレス信号は307(C1-ADRbuff)であり、制御コマンド信号は309(C1-CMDbuff)である。これらはデータバスC1に対する信号である。メモリサブコントローラ内ではソースクロック信号でラッチした信号(306〜309)をシステムクロック(T0)でラッチし、転送するすべての信号の位相を合わせてから、データバスC0およびC1へ送信する。データバスC0およびC1へ送信するソースクロック信号は601と701であり、使用するクロックタイミングは両方ともT24である。メモリコントローラは前述の行アドレス信号の送信から3サイクル後のCK3のタイミングで、前述の行アドレス信号に対する列アドレス信号および列アドレスストローブ信号と同時に書き込むデータ信号(0aまたは1a)を送信する。このデータ送信と同期してメモリコントローラはデータバスC0用のソースクロック信号(501)とデータバスC1用のソースクロック信号(502)を送信する。列アドレス信号および列アドレスストローブ信号に関するタイミングは前述の行アドレス信号および行アドレスストローブ信号の場合と同じである。データ信号についても同様で、受信したデータ信号(503)を受信したソースクロック信号(501:メモリコントローラ内でT14のタイミング信号)とソースクロック信号(502:メモリコントローラ内でT34のタイミング信号)でラッチする。ソースクロック信号(501と502)でラッチしたデータ信号はそれぞれ310(C0-Dbuff)と311(C1-Dbuff)であり、それぞれデータバスC0用のデータ信号とデータバスC1用のデータ信号である。データ信号も前述のアドレス信号や制御コマンド信号と同様にシステムクロック(T0)でラッチして、転送するすべての信号の位相合わせを行う。データバスCへの送信タイミングにはシステムクロック信号(T0)を用いたが、このタイミングはアドレス信号、制御コマンド信号、データ信号およびソースクロック信号のすべてが同じタイミングでデータバスCに送信できればT0に限らず何を使用してもよい。ソースクロック信号に用いる信号はメモリアレイのセットアップ・ホールド時間を満たすものであればT24に限らず何を使用してもよい。バースト転送が可能であるためにメモリコントローラはCK3のタイミングに引き続きCK4、CK5、CK6のタイミングでデータ信号(0b、0c、0dの3つ、および1b、1c、1dの3つ)を送信する。
【0039】
以上のように、2倍のデータレートをもつデータバスBのデータ信号に対し、ソースクロック信号を2本とエッジトリガタイプフリップフロップを2面用意することで、この2面のエッジトリガタイプフリップフロップがデータレート変換回路として機能し、データバスCへ送信する際にはデータレートはデータバスBの1/2倍となり、データバスCのデータレートと等しくなる。
【0040】
図7のブロック図のメモリアレイ側からメモリコントローラ側へのデータ転送の動作タイミングチャートを図9に示す。メモリアレイからメモリコントローラへのデータ転送とはメモリアレイに対する読み出し動作である。図9ではアドレス信号および制御コマンド信号はすでに送信されていて、メモリアレイからデータが出力されているタイミングから示す。メモリアレイはバースト転送が可能なため、4サイクル間データ信号を出力している(C0a、C0b、C0c、C0dの4つ、およびC1a、C1b、C1c、C1d)。図9は、データバスC0からのデータの転送に対し、データバスC1のデータ転送が1サイクル遅れたタイミングチャートである。一般に同期型のメモリデバイスには、読み出し動作時にアクセス時間と出力ホールド時間が存在する。アクセス時間とはトリガクロック信号の入力からデータ信号が出力するまでの時間であり、出力ホールド時間とはトリガクロック信号の入力から前サイクルに出力していたデータ信号を出力しないようにするまでの時間である。そのため出力データ信号のウィンドウの幅は、
(メモリアレイ出力データウィンドウ幅)=(1サイクル)+(出力ホールド時間)−(アクセス時間)
となる。本実施例のメモリアレイはアクセス時間が1/2サイクル、出力ホールド時間が1/2サイクルであるので出力データ信号のウィンドウの幅は1サイクル存在する。
【0041】
メモリサブコントローラではデータバスC0のインターフェイス部においてCK0のサイクルで、メモリアレイから受信した、もしくはメモリサブコントローラがメモリアレイに送出してメモリアレイを通過してメモリサブコントローラ自身で受信したソースクロック信号(605)の立ち上がりエッジを用いてデータ信号(604)をラッチする。ラッチしたデータ信号は313(C0-Din)である。一方、データバスC1のインターフェイス部においてCK1のサイクルでメモリアレイからのデータ信号(704)を受信し、受信したソースクロック信号(705)の立ち上がりエッジを用いてラッチする。ラッチしたデータ信号は315(C1-Din)である。データバスBではデータレートが2倍になっているので、データレート変換回路が必要であるが、それは2:1のセレクタ(304)を使用し、そのセレクト信号(305)にはシステムクロックを用いる。その2:1セレクタの2つの入力にデータバスC0とデータバスC1からのデータ信号をそれぞれ入力すれば良いのであるが、セレクト信号と2つの入力データの位相を合わせる必要があり、セレクト信号(すなわちシステムクロック信号T0)の立ち上がりエッジを用いて、データバスC0およびC1からの受信データ信号(313と314)をラッチする必要がある。システムクロック信号(T0)でラッチしたデータ信号はそれぞれ312(C0-Drt)と314(C1-Drt)である。セレクト信号が"H"のとき、すなわちクロックサイクルの前半部分ではデータバスC0からのデータ信号をデータバスBへ送信し、セレクト信号が"L"のとき、すなわちクロックサイクルの後半部分ではデータバスC1からのデータ信号をデータバスBへ送信する。データバスBへ送信するデータ信号と同期してソースクロック信号(504と505)を送信する。
【0042】
以上のように、データバスCからデータバスBの途中に2:1セレクタを挿入し、セレクト信号と位相を合わせた2つの入力データをセレクト信号により切り替えることで、データバスBにおいてデータレートをデータバスCの2倍にすることができる。
【0043】
メモリサブコントローラにデータバスBが1本、データバスCが2本接続している場合、データバスBのデータ幅はそのままでデータレートを2倍にすることで、データバスBのバンド幅とデータバスCのバンド幅の総和は等しくなる。
【0044】
図1ではデータバスBのデータ幅はそのままでデータレートを2倍にして、データバスBのバンド幅とデータバスCのバンド幅の総和を等しくする方法を示した。次に、データバスBのデータ幅を1/2にしてデータレートを4倍にして、データバスBのバンド幅とデータバスCのバンド幅の総和を等しくする方法を示す。
【0045】
図10は図1のメモリサブコントローラ(103)のブロック図である。図7との相違点は、データバスB側でデータ信号のデータレートが2倍から4倍になったのでデータ転送に用いるソースクロック信号を2本から4本(506〜509)にしたこと、データバスC0およびC1からデータバスBへデータ信号を転送する際にデータレートとデータ幅を変換するために2:1セレクタから4:1セレクタ(316)にしたことである。
【0046】
図10のように、メモリサブコントローラに接続しているデータバスCの本数が2本の場合、メモリコントローラからのアドレス信号と制御コマンド信号はデータレートを4倍にしても同時に送信できるのはデータバスC0とC1の2本しかないのでデータレートは2倍のままで転送する。データ信号に関するソース同期転送用のソースクロック信号はT18、T38、T58およびT78の4本であり、それぞれシステムクロックT0より1/8相、3/8相、5/8相、7/8相遅れた信号である
図11に図10のブロック図のメモリコントローラからメモリアレイへのデータ転送の動作タイミングチャートを示す。図8と同様に、メモリコントローラはCK0のタイミングでデータバスC0とC1に対して同じタイミングで書き込み動作を行っている。データバスB上のデータ信号はデータバスC上のデータ信号に対し、データ幅が半分で4倍のデータレートであるため、1/4クロックサイクルピッチでデータ転送を行う。メモリコントローラはCK0のタイミングでメモリサブコントローラに対し、クロックサイクルの1/4部分でデータバスC0の上位バイトデータ信号、クロックサイクルの2/4部分でデータバスC0の下位バイトデータ信号、クロックサイクルの3/4部分でデータバスC1の上位バイトデータ信号、クロックサイクルの4/4部分でデータバスC1の下位バイトデータ信号を送信する。またデータ信号と同期してデータバスC0のデータ処理用のソースクロック信号(506と507)、データバスC1のデータ処理用のソースクロック信号(508と509)を送信する。アドレス信号および制御コマンド信号の転送方式は図8と同様である。
【0047】
メモリサブコントローラでは、受信したソースクロック信号(506、507、508、509)の立ち上がりエッジを用いてデータ信号503をラッチする。ソースクロック信号506でラッチしたデータバスC0の上位バイトデータ信号は318(C0-DUbuff)であり、ソースクロック信号507でラッチしたデータバスC0の下位バイトデータ信号は319(C0-DLbuff)であり、ソースクロック信号508でラッチしたデータバスC1の上位バイトデータ信号は320(C1-DUbuff)であり、ソースクロック信号509でラッチしたデータバスC1の下位バイトデータ信号は321(C1-DLbuff)である。メモリサブコントローラ内では、データバスB上を転送するためにメモリコントローラが上位/下位バイトに分割したデータ信号を一つにまとめ、システムクロック(T0)でラッチし、転送するすべての信号の位相を合わせてから、データバスC0およびC1へ送信する。データバスC0およびC1の動作は図8と同様である。
【0048】
以上のように、1/2のデータ幅と4倍のデータレートをもつデータバスBのデータ信号に対し、ソースクロック信号を4本とエッジトリガタイプフリップフロップを4面用意することで、この4面のエッジトリガタイプフリップフロップがデータレート変換回路およびバス幅変換回路として機能し、データバスCへ送信する際にはデータレートはデータバスBの1/4倍、データ幅は2倍となり、データバスCのデータレートとデータ幅に等しくなる。
【0049】
図10のブロック図のメモリアレイ側からメモリコントローラ側へのデータ転送の動作タイミングチャートを図12に示す。メモリアレイ側の動作タイミングは上記方法と同じである。4倍のデータレートを実現するために4:1のセレクタ(316)を使用する。4:1のセレクタ(316)のセレクト信号(317)にはシステムクロックT0およびシステムクロックから1/4相遅れたT14を使用する。4:1セレクタの4つの入力には、システムクロック(T0)でラッチしてセレクト信号と位相を合わせたデータバスC0およびC1のデータ信号(313と315)を、上位バイトと下位バイトに分割して入力する。2本のセレクト信号(T0とT14)の値により4通りの状態が存在し、TOが"H"かつT14が"L"のとき、すなわちクロックサイクルの1/4部分でデータバスC0の上位バイトデータをデータバスBへ送信し、T0が"H"かつT14が"H"のとき、つまりクロックサイクルの2/4部分でデータバスC0の下位バイトデータをデータバスBへ送信し、T0が"L"かつT142が"H"のとき、すなわちクロックサイクルの3/4部分でデータバスC1の上位バイトデータをデータバスBへ送信し、T0が"L"かつT14が"L"のとき、すなわちクロックサイクルの4/4部分でデータバスC1の下位バイトデータをデータバスBへ送信する。データバスBへ送信するデータ信号と同期してソースクロック信号(510〜513)を送信する。
【0050】
以上のように、データバスCからデータバスBの途中に4:1セレクタを挿入し、セレクト信号と位相を合わせデータ幅を1/2にした4つの入力データをセレクト信号により切り替えることで、データバスBにおいてデータレートをデータバスCの4倍に、かつデータ幅をデータバスCの1/2にすることができる。
【0051】
以上の説明では、データバスBのデータ幅を1/2にする際の分割方法に上位/下位バイトを使用したが、その他にも偶数/奇数バイトで分割する等方法は多数ある。また、その分割した分割単位の転送順番も任意である。
【0052】
メモリサブコントローラにデータバスBが1本、データバスCが2本接続している場合、データバスBのデータ幅を半分にしてデータレートを4倍にすることで、データバスBのバンド幅とデータバスCのバンド幅の総和は等しくなる。
【0053】
本発明の他の実施例を図13に示す。図1との相違点は、データバスBのデータ幅を1/2、データレートを4倍にしていて、1つのメモリサブコントローラに接続しているデータバスBのバンド幅を該メモリサブコントローラに接続しているデータバスCのバンド幅の総和に等しくしている点である。構成要素・動作タイミングは本発明の「データ幅を1/2にしてデータレートを4倍にする方法」で述べている。データバスBのデータ幅が半分になるために、メモリコントローラおよびメモリサブコントローラで必要なピン数が削減され、図1のLSIパッケージよりも小さいLSIパッケージが使用可能となり、コストを削減できる。
【0054】
本発明の他の実施例を図14に示す。図1との相違点は、データバスBのデータ幅を1/2、データレートが4倍にしていて、1つのメモリサブコントローラに接続しているデータバスBのバンド幅を該メモリサブコントローラに接続しているデータバスCのバンド幅の総和に等しくしている点である。図13との相違点は、メモリコントローラのピン数削減は行わずにメモリコントローラに接続するデータバスCの本数を2倍にしていることである。構成要素・動作タイミングは本発明の「データ幅を1/2にしてデータレートを4倍にする方法」で述べている。データバスBのデータ幅が半分になるために、メモリコントローラに接続できるデータバスBの本数が倍増し、データバスBでデータバスCの総和のバンド幅を確保しながらメモリの容量を倍にすることが可能となる。
【0055】
本発明の他の実施例を図15に示す。図1との相違点はデータバスBのデータ幅を1/2にして、データレートを2倍にしていることである。前述の実施例はいずれもメモリサブコントローラにおいてメモリアレイに接続したデータバスCの本数分のバンド幅をデータバスBで確保するものであった。しかし、データバスBのデータ幅を半分にし、データレートを倍にして、データバスAとデータバスBのバンド幅の釣り合いを取ったシステム構成にすることも可能である。この場合、データバスBのバンド幅は変化していないが、データバスBのデータ幅が半分になるので、メモリコントローラおよびメモリサブコントローラで必要なピン数が削減可能である。つまりメモリコントローラおよびメモリサブコントローラのLSIパッケージにかかるコストを削減できる。メモリサブコントローラのブロック図、タイミングチャート等はデータバスの幅が異なるだけで図7のブロック図、図8および図9のタイミングチャートと同一である。
【0056】
本発明の他の実施例を図16〜図20を用いて説明する。図16はメモリサブコントローラのブロック図である。302〜303、810〜812および820〜822はメモリサブコントローラ(103)を構成する要素および信号線である。800〜803はメモリコントローラとのインターフェイス信号であり、この信号線を用いてメモリアレイに対する制御信号を受信しデータ信号を送受信する。804〜807はデータバスCのインターフェイス信号であり、この信号線を用いてメモリアレイに対する制御信号を送信しデータ信号を送受信する。
【0057】
図16のメモリサブコントローラは、入力バッファ(302)、出力バッファ(303)、N-depthバッファ(810)、リタイミング回路(811)、同期化信号発生回路(812)から構成される。
【0058】
メモリコントローラとのインターフェイスは、メモリコントローラ−メモリサブコントローラ間で送受信するデータ信号(802)と受信データに対するソースクロック信号(801)、送信データに対するソースクロック信号(803)、メモリコントローラからの同期化信号(800)から構成される。メモリコントローラから送信されるアドレス信号および制御信号はデータ信号(802)の一部として考える。メモリアレイとのインターフェイスは、メモリサブコントローラ−メモリアレイ間で送受信するデータ信号(806)と送信データに対するソースクロック信号(805)、受信データに対するソースクロック信号(807)、メモリアレイへの同期化信号(804)から構成される。メモリアレイへ送信するアドレス信号および制御信号はデータ信号の一部として考える。
【0059】
メモリコントローラとメモリサブコントローラ間が2cycleソース同期転送である場合の図16に示した2-depthバッファ(N=2)のブロック図、リタイミング回路のブロック図、メモリコントローラからメモリアレイへのデータ転送の動作タイミングチャートをそれぞれ図17、図18、図19に示す。図16に示すようにソース同期転送のマスター側には同期信号発生回路を搭載する。図16〜図20ではメモリコントローラとメモリサブコントローラ間のデータ転送ではメモリコントローラをマスターとし、メモリサブコントローラとメモリアレイ間のデータ転送ではメモリサブコントローラをマスターとしている。
【0060】
図17の2-depthバッファは2個のエッジトリガタイプフリップフロップ(907)と1個のリセット条件付きエッジトリガタイプフリップフロップ(908)と数個のAND・NOTゲートから構成される。
【0061】
図18のリタイミング回路は1個のエッジトリガタイプフリップフロップ(907)と3個のリセット条件付きエッジトリガタイプフリップフロップ(908)と複数のディレイゲート(911)および、各ディレイゲート通過信号を選択するM:1のセレクタ(912)と数個のAND・NOTゲートから構成される。同期化信号(910)が必ず2cycle転送で行われるようにディレイゲート(911)とセレクト信号(909)を用いて調節できるようにする。
【0062】
次に、図19を用いてメモリコントローラからメモリサブコントローラへの2cycleソース同期転送時の2-depthバッファとリタイミング回路の動作を説明する。まず、送信側(メモリコントローラ)からCK0のサイクルで同期化信号がアサートされる。図16ではこの信号は同期化信号発生回路(812)が出力しているが、メモリコントローラのリセット信号及びリセット信号をクロック信号でラッチしたものを使用してもよい。同期化信号はメモリコントローラ内部と外部に転送され、内部では同期化信号をもとにして同期化信号がアサートされた2cycle後にメモリサブコントローラへのソースクロック信号(801,902)を出力する。ソースクロック信号は送信するデータウィンドウの中央にクロックエッジがくるように、システムクロックT0の逆相であるT24を用いる。直接外部へ出力された同期化信号はメモリサブコントローラに入力する(800,910)。この時の転送サイクルが必ず2cycleになるように受信側(メモリサブコントローラ)で調節する。メモリサブコントローラでは入力した同期化信号のアサートがトリガとなりメモリコントローラへのソースクロック信号(803,916)が出力され、同時にリタイミング時のセレクト信号(913)が動作する。CK3のサイクルにはメモリコントローラが出力したソースクロック信号がメモリサブコントローラへ到着し、ソースクロック信号(902)がトリガとなり2-depthバッファのセレクト信号(903)および2-depthバッファへのトリガクロック信号(903,904)が動作する。受信データ(901)を2-depthバッファに交互に取り込むために、ソースクロック信号(902)をセレクト信号(903)でマスクする。
【0063】
メモリコントローラがCK11のタイミングで4つの連続したデータ信号を送信した場合、メモリコントローラが出力したデータ信号は前述の同期化信号とほぼ同じタイミングでメモリサブコントローラに入力する(901)。ここでは伝播遅延時間が1cycle以上の場合を示し、1cycle以下の場合は後述する。メモリサブコントローラ内部ではすでに動作している2-depthバッファのセレクト信号がマスクとなり、ソースクロック信号をセレクト信号でマスクしたトリガクロック信号(903,904)を用いて、入力データ(901)を2-depthバッファへ交互に取り込む。2-depthバッファに取り込まれたデータ(905,906)は図19のタイミングチャートに示すように、セレクト信号(913)が"H"のときデータ信号(906)が選択され、セレクト信号(913)が"L"のときデータ信号(905)が選択される。セレクト信号で選択されたデータ信号(914)は次のメモリアレイ側のソース同期転送の出力タイミングに同期させるためにシステムクロックT0でラッチする。ラッチしたデータ信号(915)はそのソースクロック信号とともにメモリアレイへ送出される。
【0064】
以上はメモリコントローラからメモリアレイへのデータ転送であるが、その逆のメモリアレイからメモリコントローラへのデータ転送も同様である。また、図17でソースクロック信号(902)と2-depthバッファセレクト信号(903)のANDをとっているが、907のフリップフロップをクロック条件付きエッジトリガフリップフロップを使用し、ソースクロック信号(902)をフリップフロップのクロック端子へ直接、2-depthバッファセレクト信号(903)をフリップフロップのクロック条件端子へ直接またはNOTゲートを介して接続し、実現することも可能である。
【0065】
メモリコントローラとメモリサブコントローラ間の信号の伝播遅延時間が1cycle以内であるタイミングチャートを図20に示す。基本的な動作は図19の伝播遅延時間が1cycle以上の場合と差異はない。ただし、同期化信号は必ず2cycle転送になるようにディレイゲート(911)を用いて調節する。図19との違いは、CK2のタイミングでメモリコントローラが送信したソースクロック信号はそのクロックサイクル内でメモリサブコントローラに到達することである。また、CK11のタイミングでメモリコントローラが送信したデータ信号はソースクロック信号と同じタイミングでメモリサブコントローラに到達することである。2-depthバッファのトリガクロック信号(903,904)はソースクロック信号(902)をマスクしただけのものであるから、データ信号(901)とソースクロック信号(902)の相対的な時間関係は変化せずに図19同様に2-depthバッファへ交互に取り込まれる。2-depthバッファのトリガクロック信号(903,904)はソースクロック信号(902)に対し周期が2倍であるため、2-depthバッファのウィンドウ幅は2cycle分存在し、伝播遅延時間が1cycle以内である場合でも次のサイクルまでデータ信号を保持できる。2-depthバッファに取り込まれたデータ信号(905,906)は、図19の伝播遅延時間が1cycle以上である場合と同じタイミングのセレクト信号(913)を用いるので、データ転送サイクルは2cycleとかわりない。
【0066】
上記実施例では2cycleのソース同期転送について説明したが、3cycle以上のソース同期転送についても同様に実現可能である。また、図1〜図15で説明した実施例についても本実施例を採用し、マルチサイクルのソース同期転送を実現することも可能である。
【0067】
上記実施例では、エッジトリガタイプフリップフロップのトリガクロック信号に、クロック信号の立ち上がりエッジを用いているが、立ち下がりエッジまたは立ち上がりと立ち下がりの両エッジを用いても構成可能である。
【0068】
また、ソース同期転送用にT14、T24、T34、T18、T38、T58、T78というタイミングのクロック信号を使用しているが、このクロック信号タイミングに関しても送信するデータのウィンドウを捕らえられるものであれば他のタイミングを用いてもよい。
【0069】
また、上記実施例ではメモリアクセス手順にSDRAMに対する手順と同様なものを示したが、これは同期式RAMに適用した例であり、メモリアレイをSDRAMおよびSDRAMを用いたメモリモジュールに限定するものではない。
【0070】
また、上記実施例では、メモリサブコントローラに接続されているデータバスCの本数は2本であるが、これは一つの例であり、メモリコントローラに接続されているデータバスCの本数は1本または2本以上であってもよい。
【0071】
上記すべての実施例において、プロセッサとメモリアレイに関して述べていて、I/Oバスに関しては触れていない。しかし、データバスに関してはメモリコントローラを挟んで、メモリアレイ側とそれ以外の2つに分類できるため、I/Oバスはプロセッサ側に含めて考える。
【0072】
【発明の効果】
以上述べたように、複数のプロセッサとデータバスAを介して接続しているメモリコントローラとメモリアレイからなる計算機システムにおいて、メモリコントローラとメモリアレイ間に1つまたは2つ以上の複数のメモリサブコントローラを設け、1つのメモリサブコントローラとメモリコントローラ間をデータバスBで接続し、メモリサブコントローラとメモリアレイを1つまたは2つ以上の複数のデータバスCで接続し、データバスBおよびデータバスCはソース同期転送を行うようにし、さらにメモリサブコントローラとメモリコントローラのデータバスインターフェイス部にはデータレート変換回路およびデータ幅変換回路のいずれか一方もしくは両方を備え、データバスBのデータ幅を大きくさせないでデータレートを大きくして、データバスBのバンド幅がデータバスCのバンド幅の総和に等しくなるようにデータバスBのデータ幅およびデータレートを決定することにより、最大スループットを低下させることなくメモリを大容量化し、かつコスト増を招くことなくバンド幅を向上させることが可能である。
【図面の簡単な説明】
【図1】本発明の実施例を説明する図
【図2】従来のメモリサブシステムを説明する図
【図3】従来のメモリサブシステムを説明する図
【図4】従来のメモリサブシステムを説明する図
【図5】従来のメモリサブシステムでメモリ容量を増やす方法を説明する図
【図6】従来のメモリサブシステムでメモリ容量を増やす方法を説明する図
【図7】本発明でデータ幅を変えず、データレートを2倍にした場合の図1のメモリサブコントローラのブロック図
【図8】図7のメモリサブコントローラのタイミングチャート
【図9】図7のメモリサブコントローラのタイミングチャート
【図10】本発明でデータ幅を1/2、データレートを4倍にした場合の図1のメモリサブコントローラのブロック図
【図11】図10のメモリサブコントローラのタイミングチャート
【図12】図10のメモリサブコントローラのタイミングチャート
【図13】本発明でデータ幅を1/2、データレートを4倍にして、メモリコントローラのピン数を削減した図
【図14】本発明でデータ幅を1/2、データレートを4倍にして、メモリコントローラに接続するバスの本数を倍増した図
【図15】本発明でデータ幅を1/2、データレートを2倍にして、メモリコントローラのピン数を削減した図
【図16】最小伝播遅延時間を保証したマルチサイクルソース同期転送を実現するメモリサブコントローラのブロック図
【図17】図16で示したN-depthバッファのブロック図
【図18】図16で示したリタイミング回路のブロック図
【図19】 2cycleソース同期転送を実現するメモリサブコントローラのタイミングチャート
【図20】 2cycleソース同期転送を実現するメモリサブコントローラのタイミングチャート
【符号の説明】
101、201・・プロセッサ
102、202・・メモリコントローラ
103・・メモリサブコントローラ
104、204・・メモリアレイ
105、205・・データバスA
106、206・・データバスB
107、207・・データバスC
Claims (2)
- メモリコントローラとメモリアレイからなるメモリサブシステムにおいて、前記メモリコントローラと前記メモリアレイ間に前記メモリコントローラと前記メモリアレイを接続するメモリサブコントローラを複数設け、各メモリサブコントローラと前記メモリコントローラの間を第1のデータバスで接続し、前記各メモリサブコントローラと前記メモリアレイ間を2本以上の複数のバスから成る第2のデータバスで接続し、前記第1のデータバスおよび前記第2のデータバスはソース同期転送でデータ転送を行うようにし、さらに、前記各メモリサブコントローラと前記メモリコントローラのバスインターフェイス部にはデータレート変換手段およびデータ幅変換手段のいずれか一方もしくは両方を備え、
前記第1のデータバスのデータ幅がT、データレートがSであり、かつ前記第2のデータバスの各バスのデータ幅がM、データレートがL、バスの本数がNである場合に、
T×S≦M×L×N かつ L < S
を満たすようにデータ幅TとデータレートSの値を前記メモリコントローラと前記メモリサブコントローラに使用されるLSIパッケージのピン数に対応して決定し、前記第1のデータバスと前記第2のデータバスのバンド幅が等しく、または前記第1のデータバスより前記第2のデータバスのバンド幅が大きくなるように構成したことを特徴とするメモリサブシステム。 - 1つまたは2つ以上の複数のプロセッサとメモリコントローラとメモリアレイからなる計算機システムにおいて、前記メモリコントローラと前記メモリアレイ間に前記メモリコントローラと前記メモリアレイを接続するメモリサブコントローラを複数設け、各メモリサブコントローラと前記メモリコントローラの間を第1のデータバスで接続し、前記各メモリサブコントローラとメモリアレイ間を2本以上の複数のバスから成る第2のデータバスで接続し、前記第1のデータバス及び前記第2のデータバスはソース同期転送でデータ転送を行うようにし、さらに、前記各メモリサブコントローラと前記メモリコントローラのバスインターフェイス部にはデータレート変換手段およびデータ幅変換手段のいずれか一方もしくは両方を備え、
前記第1のデータバスのデータ幅がT、データレートがSであり、かつ前記第2のデータバスのデータ幅がM、データレートがL、バスの本数がNである場合に、
T×S≦M×L×N かつ L < S
を満たすようにデータ幅TとデータレートSの値を前記メモリコントローラと前記メモリサブコントローラに使用されるLSIパッケージのピン数に対応して決定し、前記第1のデータバスと前記第2のデータバスのバンド幅が等しく、または前記第1のデータバスより前記第2のデータバスのバンド幅が大きくなるように構成したことを特徴とする計算機システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22010698A JP3644265B2 (ja) | 1998-08-04 | 1998-08-04 | メモリサブシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22010698A JP3644265B2 (ja) | 1998-08-04 | 1998-08-04 | メモリサブシステム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004167936A Division JP4305286B2 (ja) | 2004-06-07 | 2004-06-07 | 計算機システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000057051A JP2000057051A (ja) | 2000-02-25 |
JP3644265B2 true JP3644265B2 (ja) | 2005-04-27 |
Family
ID=16746014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22010698A Expired - Fee Related JP3644265B2 (ja) | 1998-08-04 | 1998-08-04 | メモリサブシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3644265B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002007201A (ja) | 2000-06-21 | 2002-01-11 | Nec Corp | メモリシステム、メモリインターフェース及びメモリチップ |
US8185711B2 (en) | 2006-05-16 | 2012-05-22 | Samsung Electronics Co., Ltd. | Memory module, a memory system including a memory controller and a memory module and methods thereof |
KR100801709B1 (ko) | 2006-05-16 | 2008-02-11 | 삼성전자주식회사 | 메모리 모듈 및 이를 구비한 메모리 시스템 |
JP2008225775A (ja) * | 2007-03-12 | 2008-09-25 | Sony Corp | メモリ制御装置 |
JP2011138567A (ja) | 2009-12-25 | 2011-07-14 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-08-04 JP JP22010698A patent/JP3644265B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000057051A (ja) | 2000-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7808844B2 (en) | Methods and apparatus for improved memory access | |
JP4812976B2 (ja) | レジスタ、メモリモジュール及びメモリシステム | |
US7024518B2 (en) | Dual-port buffer-to-memory interface | |
KR100396944B1 (ko) | 반도체 기억 장치 및 그를 이용한 메모리 시스템 | |
US6806733B1 (en) | Multiple data rate interface architecture | |
US7245147B1 (en) | Interface for a programmable logic device | |
US20140173322A1 (en) | Packet data id generation for serially interconnected devices | |
US7504855B1 (en) | Multiple data rate memory interface architecture | |
US20050180249A1 (en) | Memory array and method with simultaneous read/write capability | |
US20050278490A1 (en) | Memory access control apparatus and method of controlling memory access | |
US7668022B2 (en) | Integrated circuit for clock generation for memory devices | |
KR20020072369A (ko) | 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템 | |
EP0905610B1 (en) | Dual port buffer | |
KR100416208B1 (ko) | 코어 주파수의 기분수를 포함하는 주파수에서의 소스 동기전송을 위한 방법 및 장치 | |
JPH0524590B2 (ja) | ||
JP3644265B2 (ja) | メモリサブシステム | |
KR100719146B1 (ko) | 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 | |
JP4828037B2 (ja) | 半導体メモリ装置及びデータ伝送方法 | |
JP4305286B2 (ja) | 計算機システム | |
US7328361B2 (en) | Digital bus synchronizer for generating read reset signal | |
KR0164805B1 (ko) | 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로 | |
JP4952177B2 (ja) | 記憶装置 | |
JPH10340222A (ja) | メモリ装置の入力回路及び出力回路 | |
US7269681B1 (en) | Arrangement for receiving and transmitting PCI-X data according to selected data modes |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040810 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041012 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050111 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050124 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |