KR100719146B1 - 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 - Google Patents

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 Download PDF

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Abstract

본 발명은 저속 테스트 장비를 이용하여 고속 테스트가 가능한 멀티 포트 메모리 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드와, 병렬 입/출력 데이터통신을 제공하는 다수의 제2 패드와, 상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 제1 포트와, 상기 제1 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 제1 포트와 상기 뱅크 간에 병렬 입/출력 데이터통신을 제공하는 다수의 제1 데이터 버스와, 상기 뱅크의 테스트 모드시 상기 제2 패드를 매개로 외부장치와 병렬 입/출력 데이터통신을 수행하고, 상기 제1 포트와 직렬 입/출력 데이터통신을 수행하는 제2 포트와, 상기 제2 포트와 상기 제1 포트 간에 직렬 입/출력 데이터통신을 제공하는 다수의 제2 데이터 버스를 구비하는 멀티 포트 메모리 소자를 제공한다.
멀티 미디어, 멀티 포트 메모리 소자, 뱅크, 뱅크 제어부, 포트, 글로벌 데이터 버스, 직렬 전송, 병렬 전송, 테스트 모드, 직접 접근

Description

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자{MULTI PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE}
도 1은 종래기술에 따른 멀티 포트 메모리 소자의 구성을 도시한 구성도.
도 2는 도 1에 도시된 포트의 내부 구성을 도시한 구성도.
도 3은 본 발명의 실시예1에 따른 멀티 포트 메모리 소자의 구성을 도시한 구성도.
도 4는 도 3에 도시된 테스트 포트(TPORT)의 내부 구성을 도시한 구성도.
도 5는 도 3에 도시된 포트(PORT0)의 내부 구성을 도시한 구성도.
도 6은 도 3에 도시된 포트(PORT1)의 내부 구성을 도시한 구성도.
도 7은 도 3에 도시된 선택부(42)의 내부 구성을 도시한 구성도.
도 8은 도 3에 도시된 선택부(31)의 내부 구성을 도시한 구성도.
도 9는 도 3에 도시된 선택부(32)의 내부 구성을 도시한 구성도.
도 10은 본 발명의 실시예2에 따른 멀티 포트 메모리 소자의 구성을 도시한 구성도.
도 11은 도 10에 도시된 포트(PORT0)의 내부 구성을 도시한 구성도.
도 12는 도 10에 도시된 포트(PORT1)의 내부 구성을 도시한 구성도.
* 도면의 주요 부분에 대한 부호의 설명
PORT0, PORT1 : 포트
BANK0~BANK3 : 뱅크
GIO : 글로벌 데이터 버스
TGIO : 테스트용 글로벌 데이터 버스
21, 51, 61, 433 : 드라이버
22, 52, 62, 432 : 직렬화기
23, 53, 63, 431 : 입력 래치부
24, 54, 64, 434 : 클럭 생성부
25, 55, 65, 437 : 샘플러
26, 56, 66, 436 : 병렬화기
27, 57, 67, 435 : 데이터 출력부
31, 32, 42 : 선택부
41 : 테스트 모드 결정부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 장치와 다수의 병 행(multiple concurrent) 처리를 위해 직렬 입/출력 인터페이스(interface)를 갖는 멀티 포트 메모리 소자(multi-port memory device)의 테스트(test) 인터페이스에 관한 것이다.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트-하나의 포트에 다수의 입/출력 핀 세트(pin set)가 존재함-를 구비한다. 즉, 외부 칩셋(chipset)과의 데이터(data) 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 데이터를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부 소자와 데이터를 병렬적으로 교환한다.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으로 서로 연결하여 송/수신 데이터가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 데이터신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말하며, 후술될 신호선은 설명의 편의를 위해 통칭에서 버스라 명명하기로 한다.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 데이터를 전송할 수 있어 데이터 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 데이터를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아지게 된다. 또한, 멀티 미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티 미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점이 있다.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 병렬 입/출력 인터페이스를 갖는 메모리 소자를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입출력 환경이 직렬 입/출력 인터페이스로 의 전환이 요구되고 있다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 데이터 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 개발이 절실히 요구되는 상황이다.
현재, 제안된 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자에는 직렬 입/출력신호를 처리하는 처리부와, 범용 DRAM 소자와 같이 병렬 저속 동작을 수행하는 DRAM 코아(core)부가 동일 웨이퍼(wafer) 상 즉, 한 칩(chip) 내에 구현되었다.
도 1은 제안된 종래기술에 따른 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 일례가 도시되었다. 여기서는, 설명의 편의를 위해 2개의 포트(PORT0, PORT1)와 4개의 뱅크(BANK0~BANK3)로 구성된 멀티 포트 메모리 소자를 일례로 도시하였다.
도 1을 참조하면, 제안된 종래기술에 따른 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자는 직렬 입출력 패드(TX+, TX-, RX+, RX-)와, 포트(PORT0, PORT1)와, 뱅크(BANK0~BANK3)와, 글로벌 데이터 버스(global data bus)(GIO)로 이루어진다.
이러한 구성을 갖는 멀티 포트 메모리 소자는 포트(PORT0, PORT1)로부터 입력되는 입력신호들(이하, '입력유효데이터신호'라 함)이 모든 뱅크(BANK0~BANK3)로 입력되고, 뱅크(BANK0~BANK3)로부터 출력되는 출력신호들(이하, '출력유효데이터신호'라 함) 또한 모든 포트(PORT0, PORT1)로 선택적으로 전달될 수 있도록 구성되어져야만 한다.
이를 위해, 포트(PORT0, PORT1)와 뱅크(BANK0~BANK3)는 글로벌 데이터 버스(GIO)를 통해 서로 연결된다. 글로벌 데이터 버스(GIO)는 포트(PORT0, PORT1)로부터 전송된 입력유효데이터신호를 뱅크(BANK0~BANK3)로 전달하기 위한 입력용 버스(PRX0<0:3>, PRX1<0:3>)와, 뱅크(BANK0~BANK3)로부터 전송된 출력유효데이터신호를 포트(PORT0, PORT1)로 전달하기 위한 출력용 버스(PTX0<0:3>, PTX1<0:3>)로 이루어진다.
이와 같이, 글로벌 데이터 버스(GIO)는 입력용 버스(PRX0<0:3>, PRX1<0:3>) 와 출력용 버스(PTX0<0:3>, PTX1<0:3>)로 분리된다. 입력용 버스(PRX0<0:3>, PRX1<0:3>)는 각 포트(PORT0, PORT1)로부터 전송된 병렬화된 입력유효데이터신호를 모든 뱅크(BANK0~BANK3)로 전달한다. 출력용 버스(PTX0<0:3>, PTX1<0:3>)는 모든 뱅크(BANK0~BANK3)로부터 전송된 병렬화된 입력유효데이터신호를 모든 포트(PORT0, PORT1)로 전달한다.
한편, 각 포트(PORT0, PORT1)로부터 출력되는 입력유효데이터신호에는 뱅크(BANK0~BANK3)를 선택하기 위한 뱅크선택신호에 대한 데이터도 포함되어 있는 바, 각 뱅크(BANK0~BANK3)로는 어떤 포트로부터 어느 뱅크로의 접근이 이루어지고 있는지 그 데이터를 알리는 신호들이 입력된다. 이에 따라, 포트의 데이터를 선택적으로 뱅크 내부로 전달하고, 뱅크의 데이터를 각 포트에 지정된 글로벌 데이터 버스(GIO)로 전달하게 된다.
포트(PORT0, PORT1)는 직렬 고속 수신 패드(RX+, RX-)로 입력되는 신호를 저속 데이터통신 방식인 병렬화된 입력유효데이터신호로 전환하여 입력용 버스(PRX0<0:3>, PRX1<0:3>)를 통해 뱅크(BANK0~BANK3)의 DRAM 코아(core) 영역으로 전달하고, 뱅크(BANK0~BANK3)의 DRAM 코아로부터 출력되는 병렬화된 출력유효데이터신호를 고속 데이터통신 방식인 직렬화된 신호로 전환하여 출력하는 서데스(SERDES) 회로를 구비한다. 여기서, 서데스 회로는 직렬화기(serializer)와 병렬화기(deserializer)를 포함한다.
도 2는 도 1에 도시된 포트(PORT0, PORT1)의 내부 구성을 도시한 구성도이다.
먼저, 도 2에 도시된 바와 같이, 포트(PORT0, PORT1)는 외부장치와 직렬 입출력 패드(TX+, TX-, RX+, RX-)를 매개로 직렬 입/출력 인터페이스 방식으로 데이터 통신을 수행한다. 이때, 수신 패드(RX+, RX-)를 통해 입력되는 신호는 직렬의 고속 입력신호이고, 송신 패드(TX+, TX-)를 통해 출력되는 신호 또한 직렬의 고속 출력신호이다. 일반적으로, 고속 입출력 신호들은 원활한 신호 인식을 위하여 차동(differential) 신호로 구성되어 있고, 이러한 차동 입출력 신호들을 각각 입출력하는 직렬 입출력 패드(TX+, TX-, RX+, RX-)를 각각 '+', '-'로 표시하여 구분하였다.
한편, 포트(PORT0, PORT1)는 드라이버(driver)(21), 직렬화기(22), 입력 래치부(input latch)(23), 클럭 생성부(24), 샘플러(sampler)(25), 병렬화기(26) 및 데이터 출력부(27)를 구비한다.
드라이버(21)는 직렬화기(22)로부터 직렬화되어 출력된 출력유효데이터신호를 송신 패드(TX+, TX-)를 매개로 외부 장치로 출력한다.
직렬화기(22)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 입력 래치부(23)를 통해 입력되는 병렬화된 출력유효데이터신호를 직렬화하여 드라이버(21)로 출력한다.
입력 래치부(23)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 출력용 버스(PTXi<0:3>)(여기서, i는 0 또는 1로서, 포트에 대응됨)를 통해 출력되는 출력유효데이터신호를 래치(latch)하여 직렬화기(22)로 전달한다.
샘플러(25)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 외부 장 치로부터 수신패드(RX+, RX-)를 통해 입력되는 외부신호를 샘플링(sampling)하여 병렬화기(26)로 전달한다.
병렬화기(26)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 샘플러(25)를 통해 입력된 외부신호를 병렬화하여 입력유효데이터신호를 데이터 출력부(27)로 전달한다.
데이터 출력부(27)는 병렬화기(26)로부터 입력되는 입력유효데이터신호를 입력받아 입력용 버스(PRXi<0:3>)(여기서, i는 0 또는 1로서, 포트에 대응됨)로 실어 보낸다.
클럭 생성부(24)는 외부 장치로부터 입력되는 기준 클럭(reference clock)(RCLK)을 입력받아 내부 클럭을 생성한다. 이때, 내부 클럭은 기준 클럭(RCLK)과 동일한 주기 및 위상을 갖거나, 주기 및/또는 위상이 변경된 클럭일 수 있다. 또한, 클럭 생성부(24)는 기준 클럭(RCLK)을 이용하여 한 개의 내부 클럭을 생성하거나 서로 다른 주기와 위상을 갖는 적어도 두 개의 내부 클럭을 생성할 수도 있다.
이러한 구성을 갖는 포트(PORT0, PORT1)의 동작 특성을 구체적으로 설명하면 다음과 같다.
먼저, 수신 패드(RX+, RX-)를 통해 외부 장치로부터 직렬 프레임(frame) 형태로 고속으로 입력되는 외부신호가 입력용 버스(PRXi<0:3>)에 실어 보내지는 과정을 설명한다.
우선, 외부신호는 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기된 샘플 러(25)를 통해 샘플링된다. 샘플러(25)는 샘플링된 외부신호를 병렬화기(26)로 전달한다. 병렬화기(26)는 샘플러(25)와 마찬가지로 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기되어 샘플러(25)를 통해 입력되는 외부신호를 병렬화하여 병렬화된 입력유효데이터신호를 데이터 출력부(27)로 출력한다. 데이터 출력부(27)는 병렬화기(26)로부터 출력된 병렬화된 입력유효데이터신호를 입력용 버스(PRXi<0:3>)로 실어 보낸다.
한편, 출력용 버스(PTXi<0:3>)를 통해 출력되는 병렬화된 출력유효데이터신호를 직렬화된 신호로 변환하여 송신 패드(TX+, TX-)를 통해 외부 장치로 출력하는 과정을 설명한다.
우선, 병렬화된 출력유효데이터신호는 출력용 버스(PTXi<0:3>)를 통해 입력 래치부(23)로 전달된다. 입력 래치부(23)는 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 출력용 버스(PTXi<0:3>)로부터 전달된 출력유효데이터신호를 래치하여 직렬화기(22)로 전달한다. 직렬화기(22)는 입력 래치부(23)와 마찬가지로 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 입력 래치부(23)로부터 전달된 출력유효데이터신호를 직렬화하여 드라이버(21)로 전달한다. 드라이버(21)는 직렬화기(22)를 통해 직렬화된 신호를 입력받아 송신 패드(TX+, TX-)를 매개로 외부 장치로 출력한다.
전술한 바와 같이, 제안된 멀티 포트 메모리 소자는 직렬 입/출력 인터페이스 방식으로 외부 장치와 데이터통신을 수행하도록 구성되어 있다. 이에 따라, 높은 데이터 처리속도를 확보하기 위해서는 높은 데이터 전송률을 가져야 하므로 기 존의 범용 DRAM 소자보다 고속의 데이터 전송이 요구된다. 이 경우, 현재의 범용 DRAM 소자를 검증하는 테스트(test) 장비로는 직렬의 고속 데이터신호들을 전달하거나, 인식하는데 한계가 있어 메모리 소자의 동작 검증이 원할 하지 않기 때문에 고속 테스트 장비의 도입이 필요하다. 하지만, 고속 테스트 장비의 도입은 상당한 투자가 필요하므로 전체적으로 제품 단가를 상승시키는 원인이 되어 제품 경쟁력이 저하되는 문제가 발생된다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로, 병렬 입/출력 인터페이스 방식을 이용하여 테스트를 수행하는 저속 테스트 장비를 이용하여 고속 테스트가 가능한 멀티 포트 메모리 소자를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드와, 병렬 입/출력 데이터통신을 제공하는 다수의 제2 패드와, 상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 제1 포트와, 상기 제1 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 제1 포트와 상기 뱅크 간에 병렬 입/출력 데이터통신을 제공하는 다수의 제1 데이터 버스와, 상기 뱅크의 테스트 모드시 상기 제2 패드를 매개 로 외부장치와 병렬 입/출력 데이터통신을 수행하고, 상기 제1 포트와 직렬 입/출력 데이터통신을 수행하는 제2 포트와, 상기 제2 포트와 상기 제1 포트 간에 직렬 입/출력 데이터통신을 제공하는 다수의 제2 데이터 버스를 구비하는 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드와, 상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 제1 포트와, 상기 제1 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 제1 포트와 다수의 상기 뱅크 간에 병렬 입/출력 데이터통신을 제공하는 다수의 제1 데이터 버스와, 상기 뱅크의 테스트 모드시 상기 제1 패드를 매개로 외부장치와 병렬 입/출력 데이터통신을 수행하고, 상기 제1 포트와 직렬 입/출력 데이터통신을 수행하는 제2 포트와, 상기 제2 포트와 상기 제1 포트 간에 직렬 입/출력 데이터통신을 제공하는 다수의 제2 데이터 버스를 구비하는 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 외부장치와 직렬 데이터통신을 지원하는 다수의 제1 포트와, 상기 제1 포트와 병렬 데이터통신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 제1 포트 간에 데이터통신을 제공하는 다수의 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 상기 뱅크의 코어 영역을 테스트하기 위한 테스트 모드시 외부패드를 통해 병렬로 입력되는 테스트 신호를 입력받아 직렬화하여 상기 제1 포트로 전달하고, 상기 테스트 신호에 응답하여 상기 제1 포트로부터 직렬로 전달되는 테스트 데이터를 입력 받아 병렬화하여 상기 외부패드로 출력하는 제2 포트를 구비하는 멀티 포트 메모리 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 3은 본 발명의 실시예1에 따른 멀티 포트 메모리 소자의 구성을 설명하기 위하여 도시한 구성도이다. 여기서는, 설명의 편의를 위해 2개의 포트(PORT0, PORT1)와 4개의 뱅크(BANK0~BANK3)로 구성된 멀티 포트 메모리 소자를 일례로 도시하였다.
도 3을 참조하면, 본 발명의 실시예1에 따른 멀티 포트 메모리 소자는 다수의 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)와, 다수의 병렬 입/출력 패드(IN0~IN3, T<0:1>, OUT0~OUT3)와, 테스트용 포트(Test PORT)(TPORT)(이하, '테스트 포트'라 함)와, 선택부(31, 32)와, 다수의 포트(PORT0, PORT1)와, 다수의 글로벌 데이터 버스(GIO)와, 다수의 뱅크(BANK0~BANK3)를 구비한다.
직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)는 포트(PORT0, PORT1)와 외부장치 간에 고속 직렬 입/출력 인터페이스 방식으로 데이터 통신을 지원한다. 이를 위해, 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)는 각 포트(PORT0, PORT1)로부터 직렬화되어 출력되는 고속 출력유효데이터신호를 입력받아 외부장치로 출력하기 위한 포트용 송신패드(TX0+, TX0-, TX1+, TX1-)와, 외부장치로부터 고속 직렬 프레임 형태로 입력되는 외부신호를 포트(PORT0, PORT1)로 전달하기 위한 포트용 수신패드(RX0+, RX0-, RX1+, RX1-)로 이루어진다.
병렬 입/출력 패드(IN0~IN3, T<0:1>, OUT0~OUT3)는 외부장치 즉, 테스트 장비로부터 병렬로 입력되는 테스트 신호를 테스트 포트(TPORT)로 전달하는 테스트 신호용 패드(IN0~IN3)(이하, '제1 테스트 포트용 수신패드'라 함)와, 테스트 장비로부터 병렬로 입력되는 테스트 모드 제어신호를 테스트 포트(TPORT)로 전달하는 테스트 모드 제어신호용 패드(T<0:1>)(이하, '제2 테스트 포트용 수신패드'라 함)와, 테스트 포트(TPORT)로부터 병렬화되어 출력되는 테스트 데이터신호를 테스트 장비로 출력하는 테스트 데이터신호용 패드(OUT0~OUT3)(이하, '테스트 포트용 송신패드'라 함)로 이루어진다. 여기서, 제1 테스트 포트용 수신패드(IN0~IN3)와 테스트 포트용 송신패드(OUT0~OUT3)의 개수는 정상 동작시 데이터처리 단위에 따라 적절히 변경될 수 있으며, 여기서는 설명의 편의를 위해 4-비트(bit) 단위로 처리되는 것으로 설명되어 있다.
테스트 포트(TPORT)는 제2 테스트 포트용 수신패드(T<0:1>)로부터 병렬로 입력되는 테스트 모드 제어신호에 응답하여 테스트 모드(test mode) 진입 여부를 결정한다. 또한, 테스트 포트(TPORT)는 제1 테스트 포트용 수신패드(IN0~IN3)로부터 병렬로 입력되는 테스트 신호에 응답하여 테스트 모드시 포트(PORT0, PORT1) 중 어느 하나의 포트를 이용하여 뱅크(BANK0~BANK3)와 데이터통신을 수행할 건지를 결정한다. 또한, 테스트 포트(TPORT)는 테스트 모드시 각 포트(PORT0, PORT1)를 매개로 출력되는 테스트 데이터신호를 입력받아 테스트 포트용 송신패드(OUT0~OUT3)로 전달한다.
테스트 포트(TPORT)의 구성의 일례가 도 4에 도시되었다. 도 4에 도시된 바와 같이, 테스트 포트(TPORT)는 테스트 모드 결정부(41)와, 선택부(42)와, 서데스(43)로 이루어진다.
테스트 모드 결정부(41)는 제2 테스트 포트용 수신패드(T<0:1>)로부터 병렬(또는, 직렬)로 입력되는 테스트 모드 제어신호에 응답하여 테스트 모드 진입을 결정한다. 이를 위해, 테스트 모드 결정부(41)는 테스트 모드 제어신호를 디코딩(decoding)하여 테스트 모드 인에이블 신호(Test Mode ENable signal, TMEN)를 생성한다. 또한, 테스트 모드 결정부(41)는 테스트 모드 제어신호를 이용하여 테스트 모드시 포트(PORT0, PORT1) 중 어느 하나의 포트를 선택하기 위한 포트선택신호(TMEN_P0, TMEN_P1)를 생성한다. 한편, 테스트 모드 인에이블 신호(TMEN)는 포트선택신호(TMEN_P0, TMEN_P1)를 이용하여 얻을 수도 있다.
서데스(43)는 테스트 모드 결정부(41)로부터 출력되는 테스트 모드 인에이블 신호(TMEN)에 응답하여 동작하고, 제1 테스트 포트용 수신패드(IN0~IN3)로부터 각각 1-비트씩 병렬로 입력되는 테스트 신호를 입력받아 직렬화하여 직렬화된 테스트 신호(TM_RX+, TM_RX-)를 테스트용 글로벌 데이터 버스(TGIO)를 매개로 각 포 트(PORT0, PORT1)로 전달하고, 각 포트(PORT0, PORT1)로부터 테스트용 글로벌 데이터 버스(TGIO)를 매개로 직렬로 출력되는 테스트 데이터신호(TX0+, TX0-, TX1+, TX1-)를 입력받아 병렬화하여 테스트 포트용 송신패드(OUT0~OUT3)로 전달한다. 이를 위해, 서데스(43)는 입력 래치부(431)와, 직렬화기(432)와, 드라이버(433)와, 클럭 생성부(434)와, 테스트 데이터 출력부(435)와, 병렬화기(436)와, 샘플러(437)를 구비한다.
먼저, 클럭 생성부(434)는 외부 장치로부터 입력되는 기준 클럭(reference clock)(RCLK)을 입력받아 다양한 주기 및 특정한 위상 차를 갖는 다수의 내부 클럭을 생성하기 위하여 PLL(Phase Loop Lock)과 같은 회로로 이루어지거나, 처음부터 주기가 다르거나, 일정한 위상 차를 갖는 다수의 기준 클럭(RCLK)를 입력받아 보정하여 내부 클럭을 생성하기 위하여 DLL(Delay Loop Lock)과 같은 회로로 이루어질 수 있다.
입력 래치부(431)는 클럭 생성부(434)로부터 생성되는 내부 클럭에 동기되어 제1 테스트 패드용 수신패드(IN0~IN3)로부터 입력되는 테스트 신호를 래치하여 직렬화기(432)로 전달한다.
직렬화기(432)는 클럭 생성부(434)로부터 생성되는 내부 클럭에 동기되어 입력 래치부(431)를 통해 입력되는 병렬화된 테스트 신호를 직렬화하여 드라이버(433)로 출력한다.
드라이버(433)는 직렬화기(432)로부터 직렬화되어 출력된 테스트 신호(TM_RX+, TX_RX-)를 테스트용 글로벌 데이터 버스(TGIO_in)로 실어 보낸다.
샘플러(437)는 클럭 생성부(434)로부터 생성된 내부 클럭에 동기되어 선택부(42)로부터 선택된 테스트 데이터신호(TM_TX+, TM_TX-)를 샘플링하여 병렬화기(436)로 전달한다.
병렬화기(436)는 클럭 생성부(434)로부터 생성된 내부 클럭에 동기되어 샘플러(437)를 통해 입력된 테스트 데이터신호(TM_TX+, TM_TX-)를 병렬화하여 테스트 데이터 출력부(435)로 전달한다.
테스트 데이터 출력부(435)는 병렬화기(436)로부터 입력되는 병렬화된 테스트 데이터를 입력받아 테스트 패드용 송신패드(OUT0~OUT3)를 매개로 테스트 장비로 출력한다.
한편, 선택부(42)는 테스트 모드 결정부(41)로부터 출력되는 포트 선택신호(TMEN_P0, TMEN_P1)에 응답하여 테스트용 글로벌 데이터 버스(TGIO)를 매개로 각 포트(PORT0, PORT1)로부터 출력되는 직렬화된 테스트 데이터신호(TX0+, TX0-, TX1+, TX1-) 중 어느 하나의 신호-즉, 각 포트로부터 출력되는 테스트 데이터신호 중 어느 하나의 포트로부터 출력되는 신호-를 선택하여 테스트 포트(TPORT)의 샘플러(437)로 출력한다.
선택부(42)의 구성의 일례가 도 7에 도시되었다. 도 7에 도시된 바와 같이 선택부(42)는 다수의 반전부(INVerter)(INV1~INV4)와, 다수의 전송 게이트(Transfer Gate)-PMOS 트랜지스터와 NMOS 트랜지스터로 이루어짐-(TG1~TG4)로 이루어진다.
이러한 구성을 갖는 선택부(42)의 동작 특성은 다음과 같다.
먼저, 포트(PORT0)를 선택하는 경우 포트 선택신호(TMEN_P0)가 논리 하이(HIGH, '1') 상태로 활성화(activation)되어 전송 게이트(TG1, TG3)는 턴-온(turn-ON)된다. 이에 따라, 테스트용 글로벌 데이터 버스(TGIO_out)를 매개로 입력되는 테스트 데이터신호(TX0+, TX0-)는 전송 게이트(TG1, TG3)를 통해 전송된다. 결국, 테스트 포트(TPORT)의 샘플러(437)로 입력되는 테스트 데이터신호(TM_TX+, TM_TX-)는 포트(PORT0)로부터 출력되는 테스트 데이터신호(TX0+, TX0-)가 된다. 이와 반대로, 포트(PORT1)를 선택하는 경우 포트 선택신호(TMEN_P1)가 논리 하이 상태로 활성화되어 전송 게이트(TG2, TG4)는 턴-온된다. 이에 따라, 테스트용 글로벌 데이터 버스(TGIO_out)를 매개로 입력되는 테스트 데이터신호(TX1+, TX1-)는 전송 게이트(TG2, TG4)를 통해 전송된다. 결국, 테스트 포트(TPORT)의 샘플러(437)로 입력되는 테스트 데이터신호(TM_TX+, TM_TX-)는 포트(PORT1)로부터 출력되는 테스트 데이터신호(TX1+, TX1-)가 된다.
한편, 도 5에 도시된 바와 같이 선택부(31)는 테스트 모드 결정부(41)로부터 출력되는 포트 선택신호(TMEN_P0)에 응답하여 테스트 포트(TPORT)로부터 테스트용 글로벌 데이터 버스(TGIO_in)를 매개로 출력되는 테스트 신호(TM_RX+, TM_RX-)와, 수신패드(RX0+, RX0-)를 매개로 입력되는 외부신호-정상 동작 모드시 직렬로 입력되는 신호- 중 어느 하나를 선택하여 포트(PORT0)로 출력한다. 예컨대, 정상 동작 모드시에는 수신패드(RX0+, RX0-)를 매개로 입력되는 외부신호를 포트(PORT0)로 전달하고, 테스트 모드시에는 테스트 포트(TPORT)로부터 테스트용 글로벌 데이터 버스(TGIO_in)를 매개로 출력되는 테스트 신호(TM_RX+, TM_RX-)를 포트(PORT0)로 전 달한다.
선택부(31)의 구성의 일례가 도 8에 도시되었다. 도 8에 도시된 바와 같이 선택부(31)는 두 개의 반전부(INV5, INV6)와, 다수의 전송 게이트(TG5~TG8)로 이루어진다.
이러한 구성을 갖는 선택부(31)의 동작 특성은 다음과 같다.
먼저, 테스트 모드시 포트선택신호(TMEN_P0)가 논리 하이 상태로 활성화되어 전송 게이트(TG6, TG8)는 턴-온되고, 전송 게이트(TG5, TG7)는 턴-오프(turn-OFF)된다. 이에 따라, 수신패드(RX0+, RX0-)로 입력되는 외부신호는 차단되고, 테스트용 글로벌 데이터 버스(TGIO_in)를 매개로 입력되는 직렬화된 테스트 신호(TM_RX+, TM_RX-)는 전송된다. 결국, 포트(PORT0)의 샘플러(55)로 입력되는 입력신호(RXP0, PXNO)는 테스트용 글로벌 데이터 버스(TGIO_in)를 매개로 입력되는 테스트 신호(TM_RX+, TM_RX-)가 된다. 이와 반대로, 정상 동작 모드시 포트선택신호(TMEN_P0)가 논리 로우 상태로 비활성화되면 전송 게이트(TG5, TG7)는 턴-온되고, 전송 게이트(TG6, TG8)는 턴-오프된다. 이에 따라, 수신패드(RX0+, RX0-)로 입력되는 외부신호는 전송되고, 테스트용 글로벌 데이터 버스(TGIO)를 매개로 입력되는 직렬화된 테스트 신호(TM_RX+, TM_RX-)는 차단된다. 결국, 포트(PORT0)의 샘플러(55)로 입력되는 입력신호(RXP0, PXNO)는 수신패드(RX0+, RX0-)를 매개로 입력되는 외부신호가 된다.
한편, 도 6에 도시된 바와 같이, 선택부(32)는 테스트 모드 결정부(41)로부터 출력되는 포트 선택신호(TMEN_P1)에 응답하여 테스트 포트(TPORT)로부터 테스트 용 글로벌 데이터 버스(TGIO)를 매개로 출력되는 테스트 신호(TM_RX+, TM_RX-)와, 수신패드(RX1+, RX1-)를 매개로 입력되는 외부신호-정상 동작 모드시 직렬로 입력되는 신호- 중 어느 하나를 선택하여 포트(PORT1)로 출력한다. 예컨대, 정상 동작 모드시에는 수신패드(RX1+, RX1-)를 매개로 입력되는 외부신호를 포트(PORT1)로 전달하고, 테스트 모드시에는 테스트 포트(TPORT)로부터 테스트용 글로벌 데이터 버스(TGIO)를 매개로 출력되는 테스트 신호(TM_RX+, TM_RX-)를 포트(PORT1)로 전달한다.
선택부(32)의 구성의 일례가 도 9에 도시되었다. 도 9에 도시된 바와 같이 선택부(32)는 두 개의 반전부(INV7, INV8)와, 다수의 전송 게이트(TG9~TG12)로 이루어진다.
이러한 구성을 갖는 선택부(32)의 동작 특성은 다음과 같다.
먼저, 테스트 모드시 포트선택신호(TMEN_P1)가 논리 하이 상태로 활성화되어 전송 게이트(TG10, TG12)는 턴-온되고, 전송 게이트(TG9, TG11)는 턴-오프된다. 이에 따라, 수신패드(RX1+, RX1-)로 입력되는 외부신호는 차단되고, 테스트용 글로벌 데이터 버스(TGIO_in)를 매개로 입력되는 직렬화된 테스트 신호(TM_RX+, TM_RX-)는 전송된다. 결국, 포트(PORT1)의 샘플러(65)로 입력되는 입력신호(RXP1, RXN1)는 테스트용 글로벌 데이터 버스(TGIO)를 매개로 입력되는 테스트 신호(TM_RX+, TM_RX-)가 된다. 이와 반대로, 정상 동작 모드시 포트선택신호(TMEN_P1)가 논리 로우 상태로 비활성화되면 전송 게이트(TG9, TG11)는 턴-온되고, 전송 게이트(TG10, TG12)는 턴-오프된다. 이에 따라, 외부장치로부터 수신패드(RX1+, RX1-)를 매개로 입력되는 외부신호는 전송되고, 테스트용 글로벌 데이터 버스(TGIO_in)를 매개로 입력되는 직렬화된 테스트 신호(TM_RX+, TM_RX-)는 차단된다. 결국, 포트(PORT1)의 샘플러(65)로 입력되는 입력신호(RXP1, RXN1)는 수신패드(RX1+, RX1-)를 매개로 입력되는 외부신호가 된다.
포트(PORT0, PORT1)는 도 5 및 도 6에 도시된 바와 같이 도 2에 도시된 포트와 동일한 구성을 갖는 서데스로 이루어질 수 있다. 구체적으로, 포트(PORT0)는 도 5에 도시된 바와 같이, 드라이버(51), 직렬화기(52), 입력 래치부(53), 클럭 생성부(54), 샘플러(55), 병렬화기(56), 데이터 출력부(57)로 이루어진다. 포트(PORT1)는 도 6에 도시된 바와 같이, 드라이버(61), 직렬화기(62), 입력 래치부(63), 클럭 생성부(64), 샘플러(65), 병렬화기(66), 데이터 출력부(67)로 이루어진다. 이러한 포트(PORT0, PORT1)의 동작 특성은 도 2에 도시된 포트와 동일함에 따라 그에 대한 설명은 생략하기로 한다.
한편, 전술한 클럭 생성부(54, 64, 434)는 서로 독립적인 구성으로 각 포트(PORT0, PORT1)와 테스트 포트(TPORT) 내부에 각각 구성되거나, 칩(chip) 내부에 한 개만이 구비되어 포트(PORT0, PORT1)와 테스트 포트(TPORT)가 공통으로 공유할 수도 있다.
이하, 본 발명의 실시예1에 따른 멀티 포트 메모리 소자의 동작 특성을 구체적으로 설명하기로 한다. 여기서는, 직렬 입/출력신호의 단위를 4-비트로 하여 설명한다.
도 3 내지 도 6을 참조하면, 제2 테스트 포트용 수신패드(T<0:1>)를 매개로 테스트 모드 제어신호가 입력되면, 테스트 포트(TPORT)의 테스트 모드 결정부(41)는 테스트 모드 제어신호를 논리 조합하여 칩의 동작 모드를 결정한다. 이때, 칩의 동작 모드는 테스트 모드 및 정상 동작 모드 중 어느 하나의 동작 모드가 될 수 있다.
먼저, 정상 동작 모드시 멀티 포트 메모리 소자의 동작 특성을 설명하면 다음과 같다.
테스트 모드 결정부(41)에 의해 칩이 정상 동작 모드로 진입하는 경우 테스트 포트(TPORT)의 서데스(43)는 비동작된다. 이에 따라, 제1 테스트용 수신패드(IN0~IN3)로 입력되는 테스트 신호는 테스트용 글로벌 데이터 버스(TGIO_in)로 전달되지 못하게 된다. 반면, 포트(PORT0, PORT1)는 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)를 매개로 외부장치와 직렬 데이터통신을 수행한다.
직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-) 중 수신패드(RX0+, RX0-, RX1+, RX1-)를 매개로 외부장치로부터 입력되는 외부신호는 선택부(31, 32)를 통해 각 포트(PORT0, PORT1)로 전달된다. 포트(PORT0, PORT1)의 샘플러(55, 65)는 선택부(31, 32)를 통해 입력되는 입력신호(RXP0, RXN0, RXP1, RXN1)를 병렬화하여 데이터 출력부(57)를 통해 각 포트마다 할당된 글로벌 데이터 버스(GIO)-4-비트 데이터인 경우 각 포트마다 각각 4개의 버스가 할당됨-로 실어 보낸다.
글로벌 데이터 버스(GIO_in)로 실어 보내진 병렬화된 저속 신호는 각 뱅크로 전달되고, 이렇게 전달된 병렬화된 저속 신호는 각 뱅크를 제어하는 뱅크 제어부(미도시)를 통해 DRAM 코아 영역의 메모리 셀 어레이로 전달된다. 이때, 모든 포트(PORT0~PORT1)는 글로벌 데이터 버스(GIO_in)를 통해 모든 뱅크(BANK0~BANK3)로의 접근이 허용됨에 따라 특정한 포트로부터 입력되는 신호가 어느 뱅크에 유효한 신호인지를 알아야 한다. 이를 위해, 수신패드(RX0+, RX0-, RX1+, RX1-)를 매개로 입력되는 외부신호는 4-비트가 아닌 추가 비트-뱅크데이터에 해당하는 비트-가 더 필요하다.
포트(PORT0, PORT1)는 뱅크데이터 비트를 포함한 외부신호가 입력되면, 뱅크데이터 비트를 디코딩(decoding)-서데스가 아닌 별도의 회로부(미도시)를 구성하여 뱅크 데이터가 2-비트인 경우 4개의 뱅크선택신호를 출력-하여 글로벌 데이터 버스(GIO_in)를 매개로 뱅크 제어부로 전송한다. 뱅크 제어부는 이 뱅크선택신호를 이용하여 현재 글로벌 데이터 버스(GIO_in)로 입력되는 신호가 담당 뱅크의 유효화 신호인지를 판단한다. 담당 뱅크의 유효화 신호인 경우 담당 뱅크로 입력신호를 전송하게 된다.
한편, 뱅크 제어부를 통해 뱅크로 전달된 입력신호에 응답하여 DRAM 코아 영역의 메모리 셀로부터 읽혀진 병렬 셀 데이터는 글로벌 데이터 버스(GIO_out)를 매개로 포트(PORT0, PORT1)로 전달되고, 포트선택신호에 의해 선택된 포트는 병렬 셀 데이터를 직렬화하여 송신패드(TX0+, TX0-, TX1+, TX1-)를 매개로 외부장치로 송신하게 된다.
다음으로, 테스트 모드시 멀티 포트 메모리 소자의 동작 특성을 설명하면 다 음과 같다.
테스트 모드 결정부(41)는 테스트 모드 제어신호에 응답하여 테스트 모드 플래그(flag) 신호인 포트선택신호(TMEN_P0, TMEN_P1) 중 어느 하나를 논리 하이 상태로 활성화시키는 한편, 테스트 모드 인에이블 신호(TMEN)를 논리 하이 상태로 활성화시켜 출력한다. 이에 따라, 테스트 모드시 글로벌 데이터 버스(GIO_in)를 매개로 해당 뱅크와 병렬 데이터통신을 수행할 포트가 결정되고, 테스트 포트(TPORT)는 동작된다.
이하, 일례로 포트선택신호(TMEN_P0, TMEN_P1) 중 포트(PORT0) 선택신호인 'TMEN_P0'가 논리 하이로 활성화되는 경우 멀티 포트 메모리 소자의 테스트 동작을 설명한다.
테스트 포트(TPORT)의 서데스(43)는 테스트 모드 인에이블 신호(TMEN)에 동작된다. 입력 래치부(431)는 클럭 생성부(434)로부터 생성된 내부 클럭에 동기되어 제1 테스트용 수신패드(IN0~IN3)로부터 병렬로 입력되는 테스트 신호를 래치하여 직렬화기(432)로 전달한다. 직렬화기(432)는 내부 클럭에 동기되어 병렬로 입력되는 테스트 신호를 직렬화하여 직렬화된 테스트 신호를 차동 출력 드라이버(433)로 전달한다. 차동 출력 드라이버(433)는 직렬화된 테스트 신호를 직렬 고속 테스트 신호(TM_RX+, TM_RX-)로 변환하여 테스트용 글로벌 데이터 버스(TGIO_in)로 실어 보낸다.
테스트용 글로벌 데이터 버스(TGIO_in)로 실려 보내진 직렬 고속 테스트 신호(TM_RX+, TM_RX-)는 선택부(31)로 입력된다. 선택부(31)는 논리 하이 상태로 활 성화되는 포트선택신호(TMEN_P0)에 응답하여 테스트용 글로벌 데이터 버스(TGIO_in)를 매개로 입력되는 직렬 고속 테스트 신호(TM_RX+, TM_RX-)를 선택하여 포트(PORT0)로 전달한다.
포트(PORT0)의 샘플러(55)는 클럭 생성부(54)의 내부 클럭에 동기되어 선택부(31)로부터 입력되는 신호(RXP0, RXN0)를 샘플링하여 병렬화기(56)로 전달한다. 병렬화기(56)는 내부 클럭에 동기되어 샘플러(55)를 통해 샘플링되는 직렬 고속 신호를 병렬화하여 병렬화된 저속 신호를 데이터 출력부(57)를 통해 글로벌 데이터 버스(GIO_in)로 실어 보낸다.
글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트용 병렬화된 저속 신호는 각 뱅크로 전달되고, 이렇게 전달된 병렬화된 저속 신호는 각 뱅크를 제어하는 뱅크 제어부를 통해 DRAM 코아 영역의 메모리 셀 어레이로 전달되어 DRAM 코어를 제어한다.
한편, 뱅크 제어부를 통해 뱅크로 전달된 테스트용 신호에 응답하여 DRAM 코아 영역의 메모리 셀로부터 읽혀진 병렬 셀 데이터는 글로벌 데이터 버스(GIO_out)를 매개로 포트(PORT0)로 전달되고, 포트(PORT0)는 병렬화된 셀 데이터를 입력받아 직렬화하여 직렬화된 셀 데이터를 테스트 포트(TPORT)의 선택부(42)로 전달한다. 이때, 선택부(42)는 포트선택신호(TMEN_P0)가 논리 하이 상태로 활성화되어 있는 바, 포트(PORT0)로부터 입력되는 셀 데이터는 서데스(43)의 샘플러(437)에 의해 샘플링되어 병렬화기(436)로 전달된다. 병렬화기(436)는 내부 클럭에 동기되어 직렬화된 셀 데이터를 병렬화하여 병렬화된 셀 데이터를 테스트 데이터 출력부(435)로 전달한다. 테스트 데이터 출력부(435)는 병렬화된 셀 데이터를 테스트용 송신패드(OUT0~OUT3)를 매개로 외부장치로 송신하게 된다.
상기에서는 포트(PORT0)를 이용한 테스트 동작만을 설명하였으나, 이는 설명의 편의를 위한 것으로서, 포트(PORT1)를 이용한 테스트 동작 또한 전술한 방법과 동일한 방법으로 수행할 수 있다. 단지, 각 선택부(31, 32, 42)의 동작만 달라지게 된다.
실시예2
도 10은 본 발명의 실시예2에 따른 멀티 포트 메모리 소자의 구성을 설명하기 위하여 도시한 구성도이다. 여기서, 본 발명의 실시예2에 따른 메모리 소자는 실시예1의 구성에서 병렬 입/출력 패드 수를 감소시킬 수 있는 구성을 제안하고 있다.
도 10에 도시된 바와 같이, 본 발명의 실시예2에 따른 멀티 포트 메모리 소자는 실시예1에 따른 멀티 포트 메모리 소자와 뱅크(BANK0~BANK3), 테스트 포트(TPORT), 글로벌 데이터 버스(GIO_in, GIO_out), 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-) 및 선택부(31, 32)의 구성은 모두 동일하다. 다만, 병렬 입/출력 패드는 테스트 모드 제어신호를 각각 병렬로 입력받기 위해 2개의 패드만 사용하고, 병렬 입/출력 패드의 감소에 따라 포트(PORT0, PORT1)의 구성이 변경되었다.
구체적으로 설명하면 다음과 같다.
도 10을 참조하면, 본 발명의 실시예2에 따른 멀티 포트 메모리 소자는 테스 트 모드시 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)를 실시예1에서 설명한 병렬 입/출력 패드의 송수신 패드(IN0~IN3, OUT0~OUT3)로 사용한다. 즉, 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-) 중에서 송신패드(TX0+, TX0-, TX1+, TX1-)는 테스트용 송신패드(OUT0~OUT3)로 사용하고, 수신패드(RX0+, RX0-, RX1+, RX1-)는 테스트용 수신패드(IN0~IN3)로 사용한다.
DRAM 테스트 모드시에는 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)를 통해 신호들이 전달될 필요가 없는 바, 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)를 병렬 입/출력 패드로 전환하여 사용할 수 있다.
이와 같이, 본 발명의 실시예2에 따른 멀티 포트 메모리 소자에서는 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)를 테스트 모드시 병렬 입/출력 패드로 전환하여 사용하는 경우 실시예1의 포트(PORT0, PORT1)의 내부 구성의 변경은 불가피하다. 실시예2에 따른 포트(PORT0, PORT1)의 내부 구성이 도 11 및 도 12에 도시되었다.
먼저, 도 11을 참조하면, 포트(PORT0)는 도 5에 도시된 실시예1에 따른 포트의 구성에서 테스트용 차동 출력 드라이버(58)가 더 구비된다. 즉, 도 11에 도시된 바와 같이, 드라이버(51), 직렬화기(52), 입력 래치부(53), 클럭 생성부(54), 샘플러(55), 병렬화기(56) 및 데이터 출력부(57)는 도 5에 도시된 포트와 동일한 구성이다. 여기에 테스트 모드시 직렬화기(52)를 통해 직렬화되어 출력되는 셀 데이터 를 테스트 포트(TPORT)로 출력하기 위한 테스트용 차동 출력 드라이버(58)를 더 구비한다.
한편, 도 10 및 도 11에서 'TXP0', 'TXN0'는 테스트 모드시 뱅크로부터 출력되는 셀 데이터로서 도 3 내지 도 5에서 'TX0+', 'TX0-'와 동일 신호로 정상 동작 모드시 출력 드라이버(51)로부터 출력되는 신호와 구분하기 위하여 표시를 달리한 것이다.
테스트용 차동 출력 드라이버(58)는 테스트 모드 결정부(41)(도 4참조)의 테스트 모드 인에이블 신호(TMEN)에 응답하여 동작한다. 즉, 테스트 모드시 논리 하이 상태로 활성화되는 테스트 모드 인에이블 신호(TMEN)에 의해 동작한다. 반면, 정상 동작용 차동 출력 드라이버(58)는 테스트 모드 인에이블 신호(TMEN)의 위상이 반전된 테스트 모드 인에이블 바신호(TMENb)에 응답하여 동작한다. 즉, 테스트 모드시에는 논리 로우(LOW, '0') 상태를 갖는 테스트 모드 인에이블 바신호(TMENb)에 의해 고 저항(high impedance) 상태가 되어 직렬화기(52)로부터 출력되는 신호를 송신패드(TX0+, TX0-)로 전송하지 않는다.
또한, 도 12를 참조하면, 포트(PORT1)는 도 6에 도시된 실시예1에 따른 포트의 구성에서 테스트용 차동 출력 드라이버(68)가 더 구비된다. 즉, 도 12에 도시된 바와 같이, 드라이버(61), 직렬화기(62), 입력 래치부(63), 클럭 생성부(64), 샘플러(65), 병렬화기(66) 및 데이터 출력부(67)는 도 6에 도시된 포트와 동일한 구성이다. 여기에 테스트 모드시 직렬화기(62)를 통해 직렬화되어 출력되는 셀 데이터를 테스트 포트(TPORT)로 출력하기 위한 테스트용 차동 출력 드라이버(68)를 더 구 비한다.
한편, 도 10 및 도 12에서 'TXP1', 'TXN1'는 테스트 모드시 뱅크로부터 출력되는 셀 데이터로서 도 3 내지 도 6에서 'TX1+', 'TX1-'와 동일 신호로 정상 동작 모드시 출력 드라이버(61)로부터 출력되는 신호와 구분하기 위하여 표시를 달리한 것이다.
테스트용 차동 출력 드라이버(68)는 테스트 모드 결정부(41)(도 4참조)의 테스트 모드 인에이블 신호(TMEN)에 응답하여 동작한다. 즉, 테스트 모드시 논리 하이 상태로 활성화되는 테스트 모드 인에이블 신호(TMEN)에 의해 동작한다. 반면, 정상 동작용 차동 출력 드라이버(68)는 테스트 모드 인에이블 신호(TMEN)의 위상이 반전된 테스트 모드 인에이블 바신호(TMENb)에 응답하여 동작한다. 즉, 테스트 모드시에는 논리 로우 상태를 갖는 테스트 모드 인에이블 바신호(TMENb)에 의해 고 저항 상태가 되어 직렬화기(62)로부터 출력되는 신호를 송신패드(TX1+, TX1-)로 전송하지 않는다.
한편, 실시예2에서는 실시예1과 달리 테스트 포트(TPORT)의 테스트 데이터 출력부(435)(도 4참조)를 구성하는 출력 드라이버는 테스트 모드가 아닌 정상 동작 모드시에는 고 저항 상태가 되어 송신패드(TX0+, TX0-, TX1+, TX1-)로 어떠한 신호도 전송하지 말아야 한다. 이를 위해, 테스트 데이터 출력부(435)의 출력 드라이버가 테스트 모드 인에이블 바신호(TMENb)를 입력받아 동작되도록 회로를 변경해야 한다.
한편, 도 3 및 도 10에 도시된 글로벌 데이터 버스에는 안정적인 신호 전달 을 위해 래치(latch)(LAT1, LAT2)가 설치될 수도 있다.
이상에서는 본 발명의 기술적 사상을 명확히 하기 위하여 본 발명의 실시예1 및 2에서 직/병렬 신호처리의 단위-패킷(packet) 또는 프레임 단위-를 4-비트로 하여 설명하였고, 이에 따라 신호를 병렬로 처리하기 위한 포트와 뱅크 간의 글로벌 데이터 버스를 포트별로 각각 4개의 버스씩 할당하여 도시하였다. 또한, 본 발명의 실시예1에서는 병렬 입/출력을 위한 패드의 수도 4개씩 구비하였다. 그러나, 이 것은 설명의 편의를 위한 것으로서 실제로는 이보다 더 많은 병렬 배선들과, 직/병렬처리 단위에 따라 외부 병렬 입/출력을 위한 패드의 수도 적절히 변경될 수 있을 것이다. 또한, 뱅크를 구성하는 DRAM 코아의 구성 및 배분에 대한 구체적인 설명은 없었으나, 이는 본 발명의 기술적 사상과는 별개로 다양하게 구성될 수 있기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 고속의 직렬 입/출력 인터페이스 방식으로 외부장 치와 데이터통신을 수행하는 멀티 포트 메모리 소자에 있어서 실제 테스트 모드에서 고속 동작을 지원하는 테스트 장비의 추가 부담없이 DRAM 코아를 테스트함으로써 기존의 범용 DRAM 소자의 테스트 환경을 그대로 이용하여 제품의 원가 상승을 억제할 수 있다.
둘째, 본 발명에 의하면, 웨이퍼 테스트와 같은 아주 저속의 테스트 동작에서도 내부적으로 고속 동작을 진행할 수 있게 하여 안정적인 고속 메모리 소자의 테스트가 가능하다. 참고로, 현재 기술적 한계 상 웨이퍼 상태에서 DRAM 코아를 테스트하는 테스트 장비는 고속 입/출력 인터페이스 방식으로 테스트를 수행하는 것이 불가능하다.
세째, 본 발명(실시예2)에 의하면, 병렬 입/출력 패드의 증가를 최소화하면서 고속으로 메모리 소자에 대한 테스트 동작을 수행할 수 있다.

Claims (77)

  1. 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드;
    병렬 입/출력 데이터통신을 제공하는 다수의 제2 패드;
    상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 제1 포트;
    상기 제1 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크;
    상기 제1 포트와 상기 뱅크 간에 병렬 입/출력 데이터통신을 제공하는 다수의 제1 데이터 버스;
    상기 뱅크의 테스트 모드시 상기 제2 패드를 매개로 외부장치와 병렬 입/출력 데이터통신을 수행하고, 상기 제1 포트와 직렬 입/출력 데이터통신을 수행하는 제2 포트; 및
    상기 제2 포트와 상기 제1 포트 간에 직렬 입/출력 데이터통신을 제공하는 다수의 제2 데이터 버스
    를 구비하는 멀티 포트 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제2 포트는 상기 테스트 모드시 동작하여 상기 제2 패드를 매개로 병렬로 입력되는 테스트 신호를 직렬화하여 상기 제2 데이터 버스로 전달하는 멀티 포 트 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제2 포트는 상기 테스트 신호에 대응하여 상기 제2 데이터 버스를 매개로 상기 제1 포트로부터 직렬로 입력되는 테스트 데이터를 병렬화하여 상기 제2 패드로 출력하는 멀티 포트 메모리 소자.
  4. 제 3 항에 있어서,
    상기 테스트 데이터는 상기 제1 포트를 통해 입력되는 상기 테스트 신호에 응답하여 상기 뱅크 중 해당 뱅크의 코아로부터 출력되는 셀 데이터인 멀티 포트 메모리 소자.
  5. 제 3 항에 있어서,
    상기 제2 패드는,
    상기 테스트 신호를 병렬로 입력받는 다수의 제1 수신패드;
    상기 테스트 모드로의 진입을 결정하는 테스트 모드 제어신호를 입력받는 다수의 제2 수신패드; 및
    상기 제2 포트로부터 병렬화되어 출력되는 상기 테스트 데이터를 송신하는 다수의 제1 송신패드
    를 구비하는 멀티 포트 메모리 소자;
  6. 제 5 항에 있어서,
    상기 제1 수신패드와 상기 제1 송신패드는 서로 동일한 개수의 패드로 이루어진 멀티 포트 메모리 소자.
  7. 제 5 항에 있어서,
    상기 제1 데이터 버스는,
    상기 제1 포트로부터 상기 뱅크로 상기 테스트 신호를 전달하기 위한 입력 데이터 버스; 및
    상기 뱅크로부터 상기 제1 포트로 상기 테스트 데이터를 전달하기 위한 출력 데이터 버스
    를 구비하는 멀티 포트 메모리 소자.
  8. 제 7 항에 있어서,
    상기 입력 데이터 버스와 상기 출력 데이터 버스는 서로 동일한 개수의 버스로 이루어진 멀티 포트 메모리 소자.
  9. 제 7 항에 있어서,
    상기 입력 데이터 버스 및 상기 출력 데이터 버스의 버스 개수는 각각 상기 제1 수신패드 및 상기 제1 송신패드의 패드의 개수와 동일한 개수를 갖는 멀티 포트 메모리 소자.
  10. 제 5 항에 있어서,
    상기 제2 포트는,
    상기 테스트 모드 제어신호에 응답하여 테스트 모드 인에이블 신호를 생성하는 테스트 모드 결정부; 및
    상기 테스트 모드 인에이블 신호에 응답하여 동작하고, 상기 테스트 신호를 직렬화하여 상기 제2 데이터 버스로 전달하고, 상기 제2 데이터 버스로부터 직렬로 전달되는 상기 테스트 데이터를 병렬화하여 상기 제1 송신패드로 출력하는 서데스(SERDES)
    를 구비하는 멀티 포트 메모리 소자.
  11. 제 10 항에 있어서,
    상기 테스트 모드 결정부는 상기 테스트 모드 제어신호를 이용하여 상기 제1 포트 중 어느 하나를 선택하기 위한 포트선택신호를 생성하는 멀티 포트 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제2 데이터 버스는,
    상기 서데스로부터 출력되는 직렬화된 테스트 신호를 상기 제1 포트로 전달하는 입력 데이터 버스; 및
    상기 제1 포트로부터 출력되는 상기 테스트 데이터를 상기 서데스로 전달하는 출력 데이터 버스
    를 구비하는 멀티 포트 메모리 소자.
  13. 제 12 항에 있어서,
    상기 포트선택신호에 응답하여 상기 출력 데이터 버스를 매개로 전달되는 상기 테스트 데이터 중 어느 하나를 선택하여 상기 서데스로 전달하는 제1 선택부를 더 구비하는 멀티 포트 메모리 소자.
  14. 제 13 항에 있어서,
    상기 서데스는,
    상기 제1 수신패드로부터 병렬로 입력되는 상기 테스트 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 테스트 신호를 직렬화하여 출력하는 직렬화기;
    상기 직렬화기를 통해 직렬화된 테스트 신호를 상기 제2 데이터 버스로 전달하는 드라이버;
    상기 제1 선택부로부터 출력되는 상기 테스트 데이터를 샘플링하는 샘플러;
    상기 샘플러를 통해 샘플링된 테스트 데이터를 병렬화하여 출력하는 병렬화기; 및
    상기 병렬화기를 통해 병렬화된 테스트 데이터를 상기 제1 송신패드로 출력하는 출력부
    를 구비하는 멀티 포트 메모리 소자.
  15. 제 14 항에 있어서,
    상기 서데스를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모 리 소자.
  16. 제 15 항에 있어서,
    상기 클럭 생성부는 외부장치로부터 기준클럭을 입력받아 상기 내부 클럭을 생성하는 멀티 포트 메모리 소자.
  17. 제 15 항에 있어서,
    상기 래치부는 상기 내부 클럭에 동기되어 상기 제1 수신패드를 매개로 입력되는 테스트 신호를 래치하는 멀티 포트 메모리 소자.
  18. 제 15 항에 있어서,
    상기 직렬화기는 상기 내부 클럭에 동기되어 상기 래치부로부터 래치된 테스트 신호를 직렬화하여 상기 드라이버로 출력하는 멀티 포트 메모리 소자.
  19. 제 15 항에 있어서,
    상기 샘플러는 상기 내부 클럭에 동기되어 상기 제1 선택부를 통해 선택되어 직렬로 출력되는 테스트 데이터를 샘플링하는 멀티 포트 메모리 소자.
  20. 제 15 항에 있어서,
    상기 병렬화기는 상기 내부 클럭에 동기되어 상기 샘플러로부터 직렬로 출력되는 테스트 데이터를 병렬화하여 출력하는 멀티 포트 메모리 소자.
  21. 제 13 항에 있어서,
    상기 제1 패드는,
    정상 동작 모드시 직렬로 입력되는 외부신호를 입력받는 다수의 제3 수신패드; 및
    상기 정상 동작 모드시 상기 제1 포트로부터 직렬로 출력되는 출력신호를 송신하는 다수의 제2 송신패드
    를 구비하는 멀티 포트 메모리 소자.
  22. 제 21 항에 있어서,
    상기 포트선택신호에 응답하여 상기 제3 수신패드로부터 입력되는 외부신호와 상기 서데스로부터 입력되는 테스트 신호 중 어느 하나의 신호를 선택하여 상기 제1 포트 중 해당 포트로 전달하는 제2 선택부를 더 구비하는 멀티 포트 메모리 소자.
  23. 제 21 항에 있어서,
    상기 제1 포트는 상기 제2 선택부로부터 선택되어 직렬로 입력되는 신호를 병렬화하여 상기 제1 데이터 버스로 출력하고, 상기 제1 데이터 버스를 통해 병렬로 출력되는 신호를 직렬화하여 상기 제1 패드로 출력하는 멀티 포트 메모리 소자.
  24. 제 21 항에 있어서,
    상기 제1 포트는,
    상기 제2 선택부로부터 선택되어 직렬로 입력되는 신호를 샘플링하는 샘플러;
    상기 샘플러로를 통해 샘플링된 신호를 병렬화하는 병렬화기;
    상기 병렬화기를 통해 병렬화된 신호를 상기 제1 데이터 버스에 병렬로 실어 보내는 출력부;
    상기 제1 데이터 버스를 매개로 병렬로 전달되는 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 신호를 직렬화하는 직렬화기; 및
    상기 직렬화기를 통해 직렬화된 신호를 상기 제1 패드로 출력하는 드라이버
    를 구비하는 멀티 포트 메모리 소자.
  25. 제 24 항에 있어서,
    상기 제1 포트를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모리 소자.
  26. 제 25 항에 있어서,
    상기 클럭 생성부는 외부장치로부터 기준클럭을 입력받아 상기 내부 클럭을 생성하는 멀티 포트 메모리 소자.
  27. 제 25 항에 있어서,
    상기 래치부는 상기 내부 클럭에 동기되어 상기 제1 데이터 버스를 매개로 신호를 래치하는 멀티 포트 메모리 소자.
  28. 제 25 항에 있어서,
    상기 직렬화기는 상기 내부 클럭에 동기되어 상기 래치부로부터 래치된 신호를 직렬화하여 상기 드라이버로 출력하는 멀티 포트 메모리 소자.
  29. 제 25 항에 있어서,
    상기 샘플러는 상기 내부 클럭에 동기되어 상기 제2 선택부를 통해 선택되어 직렬로 출력되는 신호를 샘플링하는 멀티 포트 메모리 소자.
  30. 제 25 항에 있어서,
    상기 병렬화기는 상기 내부 클럭에 동기되어 상기 샘플러로부터 직렬로 출력되는 신호를 병렬화하여 출력하는 멀티 포트 메모리 소자.
  31. 제 13 항에 있어서,
    상기 제1 선택부는,
    상기 포트선택신호의 위상을 반전시켜 출력하는 반전부; 및
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 제2 데이터 버스를 통해 출력되는 테스트 데이터를 상기 샘플러로 전달하는 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  32. 제 22 항에 있어서,
    상기 제2 선택부는,
    상기 포트선택신호의 위상을 반전시켜 출력하는 반전부;
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 제3 수신패드로부터 입력되는 외부신호를 상기 제1 포트 중 해당 포트로 전달하는 제1 전송 게이트; 및
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 서데스로부터 입력되는 테스트 신호를 상기 제1 포트 중 해당 포트로 전달하는 제2 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  33. 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드;
    상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 제1 포트;
    상기 제1 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크;
    상기 제1 포트와 다수의 상기 뱅크 간에 병렬 입/출력 데이터통신을 제공하는 다수의 제1 데이터 버스;
    상기 뱅크의 테스트 모드시 상기 제1 패드를 매개로 외부장치와 병렬 입/출 력 데이터통신을 수행하고, 상기 제1 포트와 직렬 입/출력 데이터통신을 수행하는 제2 포트; 및
    상기 제2 포트와 상기 제1 포트 간에 직렬 입/출력 데이터통신을 제공하는 다수의 제2 데이터 버스
    를 구비하는 멀티 포트 메모리 소자.
  34. 제 33 항에 있어서,
    상기 제2 포트는 상기 테스트 모드시 동작하여 상기 제1 패드를 매개로 병렬로 입력되는 테스트 신호를 직렬화하여 상기 제2 데이터 버스로 전달하는 멀티 포트 메모리 소자.
  35. 제 34 항에 있어서,
    상기 제2 포트는 상기 테스트 신호에 대응하여 상기 제2 데이터 버스를 매개로 상기 제1 포트로부터 직렬로 입력되는 테스트 데이터를 병렬화하여 상기 제1 패드로 출력하는 멀티 포트 메모리 소자.
  36. 제 35 항에 있어서,
    상기 테스트 데이터는 상기 제1 포트를 통해 입력되는 상기 테스트 신호에 응답하여 상기 뱅크 중 해당 뱅크의 코아로부터 출력되는 셀 데이터인 멀티 포트 메모리 소자.
  37. 제 33 항에 있어서,
    상기 제1 패드는,
    외부장치로부터 입력되는 신호를 직렬 또는 병렬로 입력받아 상기 제1 포트 또는 상기 제2 포트로 전달하는 다수의 수신패드; 및
    상기 제1 포트 또는 상기 제2 포트로부터 직렬화 또는 병렬화되어 출력되는 신호를 외부장치로 송신하는 다수의 송신패드
    를 구비하는 멀티 포트 메모리 소자;
  38. 제 37 항에 있어서,
    상기 수신패드와 상기 송신패드는 서로 동일한 개수의 패드로 이루어진 멀티 포트 메모리 소자.
  39. 제 37 항에 있어서,
    상기 제1 데이터 버스는,
    상기 제1 포트로부터 입력되는 신호를 상기 뱅크로 전달하기 위한 입력 데이터 버스; 및
    상기 뱅크로부터 상기 제1 포트로 출력되는 신호를 전달하기 위한 출력 데이터 버스
    를 구비하는 멀티 포트 메모리 소자.
  40. 제 39 항에 있어서,
    상기 입력 데이터 버스와 상기 출력 데이터 버스는 서로 동일한 개수의 버스로 이루어진 멀티 포트 메모리 소자.
  41. 제 40 항에 있어서,
    상기 입력 데이터 버스 및 상기 출력 데이터 버스의 버스 개수는 각각 상기 수신패드 및 상기 송신패드의 패드의 개수와 동일한 개수를 갖는 멀티 포트 메모리 소자.
  42. 제 37 항에 있어서,
    상기 제2 포트는 상기 테스트 모드시 인에이블되는 테스트 모드 인에이블 신호에 응답하여 동작하고, 상기 수신패드를 통해 입력되는 테스트 신호를 직렬화하여 상기 제2 데이터 버스로 전달하고, 상기 테스트 신호에 대응하여 상기 제2 데이터 버스로부터 직렬로 전달되는 테스트 데이터를 병렬화하여 상기 송신패드로 출력하는 서데스(SERDES)를 구비한 멀티 포트 메모리 소자.
  43. 제 42 항에 있어서,
    외부장치로부터 병렬로 입력되는 테스트 모드 제어신호를 입력받는 다수의 제2 패드를 더 구비하는 멀티 포트 메모리 소자.
  44. 제 43 항에 있어서,
    상기 제2 포트는 상기 제2 패드로 입력되는 상기 테스트 모드 제어신호를 이용하여 상기 테스트 모드 인에이블 신호를 생성하고, 상기 제1 포트 중 어느 하나를 선택하기 위한 포트선택신호를 생성하는 테스트 모드 결정부를 더 구비하는 멀티 포트 메모리 소자.
  45. 제 44 항에 있어서,
    상기 제2 데이터 버스는,
    상기 서데스로부터 출력되는 직렬화된 테스트 신호를 상기 제1 포트로 전달하는 입력 데이터 버스; 및
    상기 제1 포트로부터 출력되는 상기 테스트 데이터를 상기 서데스로 전달하는 출력 데이터 버스
    를 구비하는 멀티 포트 메모리 소자.
  46. 제 45 항에 있어서,
    상기 포트선택신호에 응답하여 상기 출력 데이터 버스를 매개로 전달되는 상기 테스트 데이터 중 어느 하나를 선택하여 상기 서데스로 전달하는 제1 선택부를 더 구비하는 멀티 포트 메모리 소자.
  47. 제 46 항에 있어서,
    상기 서데스는,
    상기 수신패드로부터 병렬로 입력되는 상기 테스트 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 테스트 신호를 직렬화하여 출력하는 직렬화기;
    상기 직렬화기를 통해 직렬화된 테스트 신호를 상기 제2 데이터 버스로 전달하는 드라이버;
    상기 제1 선택부로부터 출력되는 상기 테스트 데이터를 샘플링하는 샘플러;
    상기 샘플러를 통해 샘플링된 테스트 데이터를 병렬화하여 출력하는 병렬화기; 및
    상기 병렬화기를 통해 병렬화된 테스트 데이터를 상기 송신패드로 출력하는 출력부
    를 구비하는 멀티 포트 메모리 소자.
  48. 제 47 항에 있어서,
    상기 서데스를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모리 소자.
  49. 제 48 항에 있어서,
    상기 클럭 생성부는 외부장치로부터 기준클럭을 입력받아 상기 내부 클럭을 생성하는 멀티 포트 메모리 소자.
  50. 제 47 항에 있어서,
    상기 래치부는 상기 내부 클럭에 동기되어 상기 수신패드를 매개로 입력되는 테스트 신호를 래치하는 멀티 포트 메모리 소자.
  51. 제 47 항에 있어서,
    상기 직렬화기는 상기 내부 클럭에 동기되어 상기 래치부로부터 래치된 테스트 신호를 직렬화하여 상기 드라이버로 출력하는 멀티 포트 메모리 소자.
  52. 제 47 항에 있어서,
    상기 샘플러는 상기 내부 클럭에 동기되어 상기 제1 선택부를 통해 선택되어 직렬로 출력되는 테스트 데이터를 샘플링하는 멀티 포트 메모리 소자.
  53. 제 47 항에 있어서,
    상기 병렬화기는 상기 내부 클럭에 동기되어 상기 샘플러로부터 직렬로 출력되는 테스트 데이터를 병렬화하여 출력하는 멀티 포트 메모리 소자.
  54. 제 46 항에 있어서,
    상기 포트선택신호에 응답하여 상기 수신패드로부터 입력되는 외부신호와 상기 서데스로부터 입력되는 테스트 신호 중 어느 하나의 신호를 선택하여 상기 제1 포트 중 상기 포트선택신호에 의해 선택된 포트로 전달하는 제2 선택부를 더 구비하는 멀티 포트 메모리 소자.
  55. 제 54 항에 있어서,
    상기 제1 포트는 상기 제2 선택부로부터 선택되어 직렬로 입력되는 신호를 병렬화하여 상기 제1 데이터 버스로 출력하고, 상기 제1 데이터 버스를 통해 병렬로 출력되는 신호를 직렬화하여 상기 제1 패드 또는 상기 제2 포트로 출력하는 멀티 포트 메모리 소자.
  56. 제 54 항에 있어서,
    상기 제1 포트는,
    상기 제2 선택부로부터 선택되어 직렬로 입력되는 신호를 샘플링하는 샘플러;
    상기 샘플러로를 통해 샘플링된 신호를 병렬화하는 병렬화기;
    상기 병렬화기를 통해 병렬화된 신호를 상기 제1 데이터 버스에 병렬로 실어 보내는 출력부;
    상기 제1 데이터 버스를 매개로 병렬로 전달되는 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 신호를 직렬화하는 직렬화기; 및
    상기 직렬화기를 통해 직렬화된 신호를 상기 제1 패드로 출력하는 드라이버
    를 구비하는 멀티 포트 메모리 소자.
  57. 제 56 항에 있어서,
    상기 포트를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모리 소자.
  58. 제 57 항에 있어서,
    상기 클럭 생성부는 외부장치로부터 기준클럭을 입력받아 상기 내부 클럭을 생성하는 멀티 포트 메모리 소자.
  59. 제 57 항에 있어서,
    상기 래치부는 상기 내부 클럭에 동기되어 상기 제1 데이터 버스를 매개로 매개로 신호를 래치하는 멀티 포트 메모리 소자.
  60. 제 57 항에 있어서,
    상기 직렬화기는 상기 내부 클럭에 동기되어 상기 래치부로부터 래치된 신호를 직렬화하여 상기 드라이버로 출력하는 멀티 포트 메모리 소자.
  61. 제 57 항에 있어서,
    상기 샘플러는 상기 내부 클럭에 동기되어 상기 제2 선택부를 통해 선택되어 직렬로 출력되는 신호를 샘플링하는 멀티 포트 메모리 소자.
  62. 제 57 항에 있어서,
    상기 병렬화기는 상기 내부 클럭에 동기되어 상기 샘플러로부터 직렬로 출력되는 신호를 병렬화하여 출력하는 멀티 포트 메모리 소자.
  63. 제 46 항에 있어서,
    상기 제1 선택부는,
    상기 포트선택신호의 위상을 반전시켜 출력하는 반전부; 및
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 제2 데이터 버스를 통해 출력되는 테스트 데이터를 상기 서데스로 전달하는 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  64. 제 54 항에 있어서,
    상기 제2 선택부는,
    상기 포트선택신호의 위상을 반전시켜 출력하는 반전부;
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 다수의 제3 수신패드로부터 입력되는 외부신호를 상기 제1 포트 중 해당 포트로 전달하는 제1 전송 게이트; 및
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 서데스로부터 입력되는 테스트 신호를 상기 제1 포트 중 해당 포트로 전달하는 제2 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  65. 외부장치와 직렬 데이터통신을 지원하는 다수의 제1 포트와, 상기 제1 포트와 병렬 데이터통신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 제1 포트 간에 데이터통신을 제공하는 다수의 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서,
    상기 뱅크의 코어 영역을 테스트하기 위한 테스트 모드시 외부패드를 통해 병렬로 입력되는 테스트 신호를 입력받아 직렬화하여 상기 제1 포트로 전달하고, 상기 테스트 신호에 응답하여 상기 제1 포트로부터 직렬로 전달되는 테스트 데이터를 입력받아 병렬화하여 상기 외부패드로 출력하는 제2 포트를 구비하는 멀티 포트 메모리 소자.
  66. 제 65 항에 있어서,
    상기 제2 포트는,
    상기 외부패드로부터 입력되는 테스트 모드 제어신호에 응답하여 테스트 모드 인에이블 신호를 생성하는 테스트 모드 결정부; 및
    상기 테스트 모드 인에이블 신호에 응답하여 동작하고, 상기 테스트 신호를 직렬화하여 상기 제1 포트로 전달하고, 상기 제1 포트로부터 직렬로 전달되는 상기 테스트 데이터를 병렬화하여 상기 외부패드로 출력하는 서데스(SERDES)
    를 구비하는 멀티 포트 메모리 소자.
  67. 제 66 항에 있어서,
    상기 테스트 모드 결정부는 상기 테스트 모드 제어신호를 이용하여 상기 제1 포트 중 어느 하나를 선택하기 위한 포트선택신호를 생성하는 멀티 포트 메모리 소 자.
  68. 제 67 항에 있어서,
    상기 포트선택신호에 응답하여 상기 제1 포트로부터 출력되는 상기 테스트 데이터 중 어느 하나를 선택하여 상기 서데스로 전달하는 제1 선택부를 더 구비하는 멀티 포트 메모리 소자.
  69. 제 66 항에 있어서,
    상기 서데스는,
    상기 외부패드로부터 병렬로 입력되는 상기 테스트 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 테스트 신호를 직렬화하여 출력하는 직렬화기;
    상기 직렬화기를 통해 직렬화된 테스트 신호를 상기 제1 포트로 전달하는 드라이버;
    상기 제1 선택부로부터 출력되는 상기 테스트 데이터를 샘플링하는 샘플러;
    상기 샘플러를 통해 샘플링된 테스트 데이터를 병렬화하여 출력하는 병렬화기; 및
    상기 병렬화기를 통해 병렬화된 테스트 데이터를 상기 외부패드로 출력하는 출력부
    를 구비하는 멀티 포트 메모리 소자.
  70. 제 68 항에 있어서,
    상기 서데스를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모리 소자.
  71. 제 68 항에 있어서,
    상기 포트선택신호에 응답하여 상기 외부패드로부터 입력되는 외부신호와 상기 서데스로부터 입력되는 테스트 신호 중 어느 하나의 신호를 선택하여 상기 제1 포트 중 해당 포트로 전달하는 제2 선택부를 더 구비하는 멀티 포트 메모리 소자.
  72. 제 71 항에 있어서,
    상기 제1 포트는 상기 제2 선택부로부터 선택되어 직렬로 입력되는 신호를 병렬화하여 상기 제2 포트로 출력하고, 상기 글로벌 데이터 버스를 매개로 병렬로 출력되는 신호를 직렬화하여 상기 외부패드로 출력하는 멀티 포트 메모리 소자.
  73. 제 71 항에 있어서,
    상기 제1 포트는
    상기 제2 선택부로부터 선택되어 직렬로 입력되는 신호를 샘플링하는 샘플러;
    상기 샘플러를 통해 샘플링된 신호를 병렬화하는 병렬화기;
    상기 병렬화기를 통해 병렬화된 신호를 상기 글로벌 데이터 버스에 병렬로 실어 보내는 출력부;
    상기 글로벌 데이터 버스를 매개로 병렬로 전달되는 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 신호를 직렬화하는 직렬화기; 및
    상기 직렬화기를 통해 직렬화된 신호를 상기 외부패드로 출력하는 드라이버
    를 구비하는 멀티 포트 메모리 소자.
  74. 제 73 항에 있어서,
    상기 제1 포트를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모리 소자.
  75. 제 74 항에 있어서,
    상기 클럭 생성부는 외부장치로부터 기준클럭을 입력받아 상기 내부 클럭을 생성하는 멀티 포트 메모리 소자.
  76. 제 68 항에 있어서,
    상기 제1 선택부는,
    상기 포트선택신호의 위상을 반전시켜 출력하는 반전부; 및
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 제1 포트로부터 출력되는 테스트 데이터를 상기 제2 포트로 전달하는 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  77. 제 71 항에 있어서,
    상기 제2 선택부는,
    상기 포트선택신호의 위상을 반전시켜 출력하는 반전부;
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 외부패드로부터 입력되는 외부신호를 상기 제1 포트 중 해당 포트로 전달하는 제1 전송 게이트; 및
    상기 포트선택신호와 상기 반전부의 출력신호에 응답하여 상기 제1 포트로부터 입력되는 테스트 신호를 상기 제1 포트 중 해당 포트로 전달하는 제2 전송 게이트
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