JP5232019B2 - 複数のプロセッサコア用の装置、システム、及び方法 - Google Patents

Description

本発明の実施形態は、半導体デバイスに係り、より具体的には、システムレベルインターコネクト構造との半導体デバイスのインターフェイスに係る。

今日の半導体デバイスでは、小型パッケージでの処理能力が増加の一途を辿り、また、より高い周波数で動作するようになってきている。処理速度の高速化及び小型化は、電力及び温度に関連する問題を含む様々な問題をもたらしうる。今日では、シングルパッケージ内に複数のコア、更には、シングルダイ上に複数のコアを有するプロセッサが多く製造されている。このようなプロセッサは、低温でハイレベルな処理タスクを行うことができるので放熱量が少ない。更に、複数のコアを使用することで、より多くの処理量を低周波数で行うことができる。

しかし、複数のコアを、プロセッサソケットといったシングルパッケージに集積することは様々な問題をもたらしうる。そのような問題の１つは、複数のコアによる電気的性能への影響である。具体的には、それぞれデジタルロジック回路及びアナログ入出力（Ｉ／Ｏ）インターフェイス回路を含む複数のコアは、プロセッサソケットをシステムに結合させるインターコネクト媒体に相当な電気的負荷をかける。例えば、多くのコンピュータシステムは、しばしば、フロントサイドバス（ＦＳＢ）と呼ばれ、プロセッサを、メモリコントローラハブ（ＭＣＨ）、システムメモリ、及び他のシステムコンポーネントといった他のシステムコンポーネントに結合するよう使用されるマルチドロップバスであるシステムバスを含む。負の電気的性能問題を回避する目的で、ＦＳＢは低周波数で動作するよう制御され、それにより、性能に影響を与えうる。このようにバス周波数が低いと、バンド幅要件はコア数に比例して増加するので、デュアルコア又は他の複数コアデバイスの性能に著しい影響を与えてしまいうる。

一部のデュアルコアプロセッサ設計は、複数のプロセッサを有するシステムにおける複数のプロセッサソケット間のルーティングと同様に、１つのパッケージ内で複数のコアを互いに結合する。しかし、このような設計は、ＦＳＢの電気的性能を低下させる。具体的には、パッケージトレース長が大幅に長くなり、キャパシタンスも増加し、これは、Ｉ／Ｏ周波数を著しく制限してしまう。他のコア結合方法も相当な設計努力を必要とし、複雑さを増し、また、基本のコア設計に影響を与えてしまいうる。

本発明の一実施形態によるプロセッサを示すブロック図である。

本発明の一実施形態によるプロセッサを示す概略図である。

本発明の実施形態を使用しうる例示的なプロセッサに基づいたシステムを示すブロック図である。

様々な実施形態において、複数のコアは、コア設計及びＩ／Ｏ周波数の両方への影響が最小限で、１つのパッケージにおいて結合されうる。具体的には、システムバスに単一の負荷を与えることで、複数のコアの周波数影響は最小限にされうる。本願に記載する実施形態では、単一の負荷は、（即ち、プロセッサソケットの）シングルダイ上の複数のコアの複数のバス信号をデジタル的に組み合わせ、その組み合わせを、共通アナログインターフェイスを介してシステムバスに送出することで実現しうる。この組み合わせを得る目的で、複数のコアと、共通アナログインターフェイスとの間に結合されるデジタルインターフェイスロジックは、事実上、ワイヤードＯＲ回路として動作しうる。

一部のシステムでは、ガンニング・トランシーバ・ロジック（ＧＴＬ＋）シグナリング技術を使用するシステムバスを使用して、システムコンポーネントを互いに結合しうる。そのようなシステムバスは、ワイヤードＯＲバスとして論理的に動作しうる。ワイヤードＯＲロジックを、複数のコアを、プロセッサソケットの共通アナログインターフェイスとインターフェイスさせるデジタル回路内に移動させることにより、電気的性能は向上され、実施が容易になる。つまり、システムバスによって単一の電気的負荷しか認識されないので、コア入力及び出力を組み合わせるための基本的なコア設計の変更は最小限である又は全くない。従って、コアのパイプライン、速度経路、又は、論理演算への影響は最小限である。

図１を参照するに、本発明の一実施形態によるプロセッサのブロック図を示す。より具体的には、図１に示すように、プロセッサソケット１０は、第１のコア２０ａ（即ち、コア０）及び第２のコア２０ｂ（即ち、コア１）を含むデュアルコアプロセッサでありうる。本願では、プロセッサソケット１０のコアは、総称してコア２０と呼ぶ。図１の実施形態には２つのコアしか図示しないが、本発明の範囲は、それに限定されるわけではなく、他の実施形態では、追加のコアが所与のプロセッサ内に存在しうることが理解されるべきである。

各コア２０は、パイプラインリソース、実行ユニット、キャッシュメモリ、レジスタファイル、及び他のそのような構造といった所与のコアのための全てのロジック及びリソースを含みうる。更に、各コア２０は、それぞれデジタルＩ／Ｏ２５ａ及びデジタルＩ／Ｏ２５ｂ（総称してデジタルＩ／Ｏ２５）であるその独自の専用デジタルＩ／Ｏインターフェイスを含みうる。以下に詳細に説明するように、デジタルＩ／Ｏ２５は、様々なロジック回路を含み、関連コアとプロセッサのアナログＩ／Ｏインターフェイスとの間に信号のインターフェイスを供給する。様々な実施形態では、デジタルＩ／Ｏ２５は、その関連コア用の全てのバス制御ロジックを（その関連コアが唯一存在するコアであるかのように）含みうる。換言すると、各デジタルＩ／Ｏ２５は、その関連コア２０用のバスコントローラである。従って、図１に示すように、各コア２０は、全てのコアロジック、及び、デジタルインターフェイス回路を含む。更に、第１のコア２０ａ及び第２のコア２０ｂは、同一又は少なくとも実質的に同一でありうることは理解されるべきである。従って、シングルコア設計を使用且つ複製して、同一の回路及び機能を有する２つ以上のコアを有するパッケージを作成することができる。他の実施形態では、第１のコア２０ａ及び第２のコア２０ｂは、異種コア設計といったように異なるタイプのコアでありうる。このように、様々なコアのロジックは、各対応デジタルＩ／Ｏ２５が実質的に同様である限り、大幅に異なってもよい。このような異種コアは共に、例えば、ＦＳＢプロトコルといった互換性のあるバスプロトコルを実施しうる。

しかし、各コア２０には、専用のアナログインターフェイス回路がない。その代わり、共通のアナログＩ／Ｏインターフェイス（アナログＩ／Ｏ）３０が存在し、それを使用して、両方のコア２０ａ及び２０ｂからの信号を、プロセッサソケット１０が結合されるインターコネクトに、また、インターコネクトから結合しうる。複数のコアと、例えば、プロセッサが結合されるバスであるインターコネクトとの間の共通アナログインターフェイスは、シグナリングレイテンシを向上させ、また、フロントサイドバスといった共有バスを使用してマルチコアプロセッサをシステム内に統合する際の設計を容易にしうる。図１のハイレベル図には図示しないが、ある追加の（即ち、共通の）デジタルインターフェイス回路を、デジタルＩ／Ｏ２５とアナログＩ／Ｏ３０との間に設け、所与のコアとアナログＩ／Ｏ３０との間で信号をルーティングしうることは理解されるべきである。

図１における特定の実施形態を用いて説明しているが、本発明の範囲はこれに限定されないことは理解されるべきである。つまり、様々な実施形態において、複数のコア用の様々な形式の専用プロセッサ回路が存在し、また、単一のアナログ回路セットが、その複数のコア用のバス又は他のインターコネクトに対するインターフェイスを提供しうる。このようにして、インターコネクトにより認識される電気的負荷は最小限にされる、即ち、単一コアの電気的負荷に対応する。その結果、インターコネクトは、プロセッサソケット内にシングルコアプロセッサのみが存在する場合と同じ周波数で動作することができる。更に、複数のコアを結合可能にするために複数のコア内に追加の論理回路を必要としないので、設計の複雑さも減少される。更に、単一のアナログインターフェイスのセットしか実装されないので、ダイ回路全体も縮小される。

図２を参照するに、本発明の一実施形態によるプロセッサの概略図を示す。より具体的には、図２に示すように、プロセッサ１００は、コア２０ａ及び２０ｂを含むデュアルコアプロセッサでありうる。なお、図１及び図２において同じ参照番号を使用することで同じコンポーネントが存在していることを示す。図２の上部における参照番号に示すように、プロセッサ１００は、コア部２０、デジタルＩ／Ｏ部（ここでは、デジタル部とも呼ぶ）２５、及びアナログＩ／Ｏ部（ここでは、アナログ部とも呼ぶ）３０に分割されうる。コア部２０は、個々のコアを形成するために使用されるロジック及び回路の専用部分でありうる。更に、デジタルＩ／Ｏ部２５は、各コア２０ａ及び２０ｂにおける専用回路の一部と、コア２０ａ及び２０ｂとアナログＩ／Ｏ部３０との間に結合される追加のインターフェイスロジックの一部とを含みうる。図２に更に示すように、アナログ部３０は、複数のコア２０ａ及び２０ｂと、オフチップバス又は他のインターコネクトとの結合を与える単一の共通アナログインターフェイスでありうる。

図２に示すように、コア２０ａは、コアロジックとルーティングチャネル１２０とのインターフェイスに使用するためのデジタル部２５の一部でありうる様々なデジタル回路を含む。様々なデジタル回路が、複数の駆動クロック信号線路に加えて、データ送信、データ受信、及びストローブ信号に対応する複数の信号線路のそれぞれに対して存在しうる。具体的には、図２に示すように、コア２０ａは、データ送信用の各共通クロックデータ線路のための、共通クロック信号（ＣＣＣｌｏｃｋ）によりクロックされるフリップフロップ１１０ａと、データ受信用の各共通クロックデータ線路のための、同様にクロックされる対応フリップフロップ１１２ａを含みうる。本発明の範囲はこの点に限定されないが、一部の実施形態では、１６の共通クロック信号線路が、送信方向及び受信方向のそれぞれに存在しうる。図２に示すように、発信共通クロックデータ線路は、ＣＣＴｘＤａｔａ＃として並べ、入来共通クロックデータ線路は、ＣＣＲｘＤａｔａ＃を呼びうる。なお、信号名に続く＃記号は、アクティブロー・ロジック信号を示すよう用い、これは、信号はローレベルに駆動される場合にアクティブ状態であることを示す。しかし、このようなアクティブロー・ロジックレベルは例示目的に過ぎず、本発明の範囲は、この点に限定されない。

コア２０ａは更に、関連するソース同期送信データ線路（即ち、ＳＳＴｘＤａｔａ＃）上で送信されるべきソース同期データを供給するよう結合されるフリップフロップ１１４ａを含みうる。同様に入来ソース同期データは、ＦＩＦＯ（先入れ先出し）１１６ａといった記憶デバイスを介してソース同期受信データ線路（即ち、ＳＳＲｘＤａｔａ＃）に沿って受信されうる。なお、このようなソース同期経路は、１バスクロックあたりにデータを複数回（例えば、４回）送信することにより性能を向上させうる。更に、コア２０ａは、ソース同期送信ストローブ線路（即ち、ＳＳＴｘＳｔｂ＃）にデータを供給するよう結合されるフリップフロップ１１８ａを含みうる。なお、フリップフロップ１１４ａ及びフリップフロップ１１８ａは、ソース同期クロック（即ち、ＳＳＣｌｏｃｋ）によって反対の関係にクロックされうる。次に、ソース同期クロック及び駆動コア信号（ＤｒｉｖｅＣｏｒｅ）はロジックゲート１１９ａに結合され、ロジックゲート１１９ａは、駆動クロック信号、即ち、ソース同期駆動クロック信号（即ち、ＳＳＤｒｖＣｌｋ）を供給するよう結合されうる。なお、上述した回路と同様の回路が、コア２０ｂ内に存在する（同じ参照番号と記号表示「ｂ」を付して示す）。

これらの上述した信号線路のそれぞれは、ルーティングチャネル１２０に結合され、このルーティングチャネル１２０は、デジタル部２５内の追加のデジタルロジックへ／からの信号を供給しうる。ルーティングチャネル１２０には、増幅器、リピータ等が含まれうる。デジタル部２５内のこのような追加のロジックは、信号線路を介するデータの送信／受信のためにアクティブであるコア２０ａ及び２０ｂのうちのコアを選択しうる。従って、ルーティングチャネル１２０は、デジタル部２５における選択された信号線路からコア２０ａ及び２０ｂへ／コア２０ａ及び２０ｂからデジタル部２５における選択された信号線路への信号をルーティングする回路を含みうる。送信方向では、両方のコアからの共通クロック送信信号（即ち、ｃ０ＣＣＴｘＤａｔａ＃又はｃ１ＣＣＴｘＤａｔａ＃）は、テスト容易化設計（ＤＦＴ）／制御レジスタ関連信号（図２に図示せず）により制御されるマルチプレクサ１４０に結合されうる。このようなＤＦＴ信号によって、デュアルコアプロセッサが、テスト又はデバッグ目的のシングルコアに変換されることを可能にしうる。しかし、デフォルト設定且つ通常の動作では、マルチプレクサ１４０は、ロジックゲート１４２の出力を選択しうる。ロジックゲート１４２は、アクティブロー・シグナリング実施形態ではＯＲゲートとして動作しうるので、ＧＴＬシグナリングに基づいたバスといったワイヤードＯＲバスの論理的な等価物としてエミュレート又は動作しうる。次に、選択されたデータ線路は、アナログ部３０、より具体的には、アナログバッファ１４３に供給されうる。このアナログバッファは、デジタル信号を、例えば、バスである、プロセッサ１００が結合されるインターコネクトに沿っての送信に適したレベルにバッファリングする。従って、望ましいデータがバスの共通のクロックデータ線路（例えば、ｘｘＣＣＤａｔａ＃）に沿って送信されうる。ｘｘＣＣＤａｔａ＃線路を介して受信される入来共通クロックデータ信号は、入力バッファ１４１を介して結合され、共通クロック受信データ線路（即ち、ＣＣＲｘＤａｔａ＃）に沿ってルーティングチャネル１２０に供給されうる。データは、ルーティングチャネル１２０から、選択されたコアに基づいて、フリップフロップ１１２ａ又はフリップフロップ１１２ｂのどちらかに供給されうる。或いは、入来信号は、全てのコアに供給されてもよく、その場合、コア自身が、その信号を処理するか否かを判断する。

図２を更に参照するに、コア２０ａ及び２０ｂのいずれかから送信されるべきソース同期データは、ルーティングチャネル１２０を介してルーティングされ、所与のコアの線路（即ち、ｃ０ＳＳＴｘＤａｔａ＃又はｃ１ＳＳＴｘＤａｔａ＃）を介してマルチプレクサ１４４に供給されうる。更に、これらの線路は、ロジックゲート１４２について上述したように動作するロジックゲート１４６に結合されうる。マルチプレクサ１４４からの選択されたデータは、ラッチ１４８に供給される。ラッチ１４８は、ソース同期ドライバクロックによってクロックされると、デジタル部２５からのデータを、アナログ部３０のバッファ１４９に供給する。このようにして、所与のソース同期データ線路（即ち、ｘｘＳＳＤａｔａ＃）上を信号が送信されうる。

バスからプロセッサ１００への入来ソース同期データに関して、このデータは、バッファ１６１を介して選択されたラッチ１６３に結合且つ供給される。ラッチ１６３の動作は、入来ソース同期ストローブ信号（即ち、ＳＳＲｘＳｔｂ＃）によって制御されうる。データは、ラッチを通過後、マルチプレクサ１６５に供給され、また、ソース同期受信データ（即ち、ＳＳＲｘＤａｔａ＃）としてルーティングチャネル１２０に供給される。図２に示すように、マルチプレクサ１６５は、可変遅延インバータ１７３、デスキュー選択器１７５、及び別の可変遅延インバータ１８０を介して供給される入来ソース同期ストローブ信号に基づいて制御されうる。データの送信対象となるコアに基づいて、ルーティングチャネル１２０はソース同期受信データを、ＦＩＦＯ１１６ａ又はＦＩＦＯ１１６ｂに供給する。或いは、前述の共通クロック信号と同様に、ソース同期受信データは、両方のＦＩＦＯ１１６ａ及びＦＩＦＯ１１６ｂに供給されてもよい。図２に示すように、これらのＦＩＦＯは、入来ソース同期受信ストローブ信号によって制御され、この信号も、ルーティングチャネル１２０を介してルーティングされる。

図２を更に参照するに、ソース同期送信ストローブ信号は、コア２０ａ及び２０ｂにおいて生成され、ルーティングチャネル１２０を介して、マルチプレクサ１５０及び関連ロジックゲート１５２に供給されうる。具体的には、各コアは、ソース同期送信ストローブ線路（即ち、ｃ０ＳＳＴｘＳｔｂ＃及びｃ１ＳＳＴｘＳｔｂ＃）を介してマルチプレクサ１５０に供給されるソース同期ストローブ信号を生成しうる。選択されたストローブ信号は、マルチプレクサ１５０から供給され、ラッチ１５４は、ルーティングチャネル１２０を介する、及び、ＯＲゲート１５６及び可変遅延インバータ１５８を介する所与のコアからの入来ソース同期駆動クロック信号（即ち、ｃ０ＳＳＤｒｖＣｌｋ＃及びｃ１ＳＳＤｒｖＣｌｋ＃）から得られるソース同期駆動クロック信号によってクロックされる。選択されたソース同期ストローブ信号は、ラッチ１５４を通され、ソース同期ストローブ信号としてバス（即ち、ｘｘＳＳＳｔｂ＃）に沿って送信されるようバッファ１５５に供給される。次に、ソース同期ストローブ線路に沿っての入来ストローブ信号は、バッファ１７１に供給され、次に、その信号は、可変遅延インバータ１７３を介して供給され、ソース同期受信ストローブ線路（即ち、ＳＳＲｘＳｔ＃）に沿ってルーティングチャネル１２０に供給される。次に、ソース同期ストローブ信号は、ルーティングチャネル１２０を介して、ＦＩＦＯ１１６ａ及びＦＩＦＯ１１６ｂのうちの選択されたＦＩＦＯを制御するよう供給される。図２の実施形態におけるこの特定の実施と共に説明するが、本発明の範囲はこの点に限定されず、デュアルコアプロセッサといった１つのプロセッサの複数コアのための共通アナログインターフェイスを供給する他の実施も実現可能であることを理解すべきである。

図３は、本発明の実施形態を用いうる例示的なプロセッサに基づいたシステムのブロック図である。本願に使用するように、用語「システム」は、任意のタイプのプロセッサに基づいたシステムであってよく、例えば、メインフレームコンピュータ、デスクトップコンピュータ、サーバコンピュータ、ラップトップコンピュータ、ポータブルデバイス、アプライアンス、セットトップボックス等である。システム３００は、汎用プロセッサであっても特殊用途向けプロセッサであってもよいプロセッサ３１０を含む。本発明の一実施形態では、プロセッサ３１０は、例えば、デュアルコアプロセッサといったマルチコアプロセッサでありうる。更に、プロセッサ３１０は、マルチコアプロセッサにシングルコア設計を組み込むことの容易さに加えて、電気的負荷を減少することのできる共通アナログインターフェイスを含みうる。

一実施形態では、プロセッサ３１０は、フロントサイドバス３１５を介してメモリハブ３３０に結合され、メモリハブは、一実施形態ではダイナミックランダムアクセスメモリ（ＤＲＡＭ）でありうるシステムメモリ３２０に、メモリバス３２５を介して結合されうる。図３の実施形態には図示しないが、様々な実施形態において、追加のマルチコア又は他のそのようなプロセッサをフロントサイドバス３１５に結合しうることは理解されるべきである。メモリハブ３３０は、アドバンスド・グラフィクス・ポート（ＡＧＰ）バス３３３を介して、ディスプレイ３３７に結合されうるビデオコントローラ３３５に結合されうる。ＡＧＰバス３３３は、カリフォルニア州サンタクララにあるインテル（登録商標）社により１９９８年５月４日に公開されたアクセレレーテッド・グラフィクス・ポート・インターフェイス仕様（第２．０版）に準拠しうる。

メモリハブ３３０は更に、第１のバス３４２及び第２のバス３４４に結合される入出力（Ｉ／Ｏ）ハブ３４０に（ハブリンク３３８を介して）結合されうる。第１のバス３４２は、１つ以上のＩ／Ｏデバイスへのアクセスを制御するＩ／Ｏコントローラ３４６に結合されうる。図３に示すように、これらのデバイスには、一実施形態では、キーボード３５２及びマウス３５４といった入力デバイスを含みうる。Ｉ／Ｏハブ３４０は更に、例えば、ハードディスクドライブ３５６にも結合されうる。他の記憶媒体もシステム３００に含みうることは理解されるべきである。

第２のバス３４４は更に、例えば、フラッシュメモリといった不揮発性メモリ３６０及びワイヤレスインターフェイス３６２を含む様々なコンポーネントに結合されうる。ワイヤレスインターフェイス３６２は、特定の実施形態において使用してリモートデバイスと通信しうる。図３に示すように、ワイヤレスインターフェイス３６２は、ダイポールアンテナ又は他のアンテナ３６３を（図３に図示しない他のコンポーネントと共に）含みうる。当然ながら、追加のデバイスも第１のバス３４２及び第２のバス３４４に結合しうる。ここでの説明では、システム３００の特定のコンポーネントについて参照するが、説明及び図示した実施形態には多数の修正及び変更が可能であることは想到されよう。

実施形態は、コードでインプリメントされてもよく、また、命令を実行するようシステムをプログラムするために使用される当該命令がその上に格納された記憶媒体上に記憶されうる。記憶媒体は、以下に限定されないが、フロッピー（登録商標）ディスク、光学ディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、書換え可能コンパクトディスク（ＣＤ−ＲＷ）、及び磁気−光ディスクを含む任意のタイプのディスク、読み出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセス（ＳＲＡＭ）といったランダムアクセスメモリ（ＲＡＭ）、消去可能プログラム可能読出し専用メモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気消去可能プログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）といった半導体デバイス、磁気又は光カード、又は、電子命令を格納するのに適した任意の他のタイプの媒体を含みうる。

本発明は、有限数の実施形態について説明したが、当業者は、それらの実施形態からの多数の修正及び変更を理解するであろう。そのような修正及び変更が本発明の精神及び範囲内であるとして特許請求の範囲内であることを意図する。

Claims (14)

1. 複数の命令を実行し、第１のデジタルインターフェイス回路を備える第１のプロセッサコアと、
   複数の命令を実行し、第２のデジタルインターフェイス回路を備える第２のプロセッサコアと、
   前記第１のデジタルインターフェイス回路を介して前記第１のプロセッサコアに、且つ、前記第２のデジタルインターフェイス回路を介して前記第２のプロセッサコアに結合されるアナログインターフェイス手段と、
   前記第１のプロセッサコア及び前記第２のプロセッサコアと、前記アナログインターフェイス手段との間に結合される共通デジタルインターフェイスと、
   を備え、
   前記共通デジタルインターフェイスは、インターコネクトでの通信用に前記第１のプロセッサコア又は前記第２のプロセッサコアからのトラフィックを選択するマルチプレクサを有し、
   前記マルチプレクサは、
   テスト又はデバッグ目的でデュアルコアをシングルコアに変換するために、前記第１のプロセッサコアからデータを受信する第１の入力と、
   テスト又はデバッグ目的でデュアルコアをシングルコアに変換するために、前記第２のプロセッサコアからデータを受信する第２の入力と、
   デフォルト設定において、前記第１のプロセッサコア及び前記第２のプロセッサコアからのデータを受信し、ワイヤードＯＲバスをエミュレートするように結合されたロジックゲートからの出力を受信する第３の入力とを含み、
   前記アナログインターフェイス手段は、前記第１のプロセッサコア及び前記第２のプロセッサコアを有するパッケージと、装置に結合される前記インターコネクトとの間で前記トラフィックを通信させ、
   前記アナログインターフェイス手段は、前記マルチプレクサと接続して前記インターコネクトへのデータをバッファする第１バッファ回路と、前記第１バッファ回路と接続し、前記インターコネクトからのデータをバッファする第２バッファ回路とを有する、
   装置。
2. 前記第１のプロセッサコア及び前記第２のプロセッサコアは、異種コアを含み、
   前記第１のデジタルインターフェイス回路及び前記第２のデジタルインターフェイス回路は同じである、請求項１に記載の装置。
3. 前記アナログインターフェイス手段は、前記インターコネクトに、単一の電気的負荷を与える、請求項１または２に記載の装置。
4. 前記共通デジタルインターフェイスは、前記トラフィックを、共通クロック経路又はソース同期経路に沿ってルーティングするルータを含む、請求項１から３のいずれか１項に記載の装置。
5. 前記共通デジタルインターフェイスは更に、ストローブ経路を含み、
   前記ストローブ経路及び前記ソース同期経路は、共通駆動クロック信号により制御される、請求項４に記載の装置。
6. 前記ソース同期経路は、
   前記第１のプロセッサコア用の入来データを受信する第１のラッチと、
   前記第２のプロセッサコア用の入来データを受信する第２のラッチと、
   前記第１のラッチ及び前記第２のラッチに結合されるマルチプレクサと、
   を含み、
   前記第１のラッチ及び前記第２のラッチは、入来ストローブ信号によって制御可能であり、
   前記マルチプレクサは、デスキュー選択器により制御可能であり、
   前記デスキュー選択器は、前記入来ストローブ信号により制御可能である、請求項４に記載の装置。
7. 第１のデジタルインターフェイスを有する第１のコアと、第２のデジタルインターフェイスを有する第２のコアと、前記第１のコア及び前記第２のコアに結合される共通アナログインターフェイスと、前記第１のコア及び前記第２のコアと、前記共通アナログインターフェイスとの間に結合される共通デジタルインターフェイスとを備えるマルチコアプロセッサと、
   ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
   前記マルチコアプロセッサを前記ＤＲＡＭに結合させる共有インターコネクトと、
   を含み、
   前記共通デジタルインターフェイスは、前記第１のコアのデータ及び前記第２のコアのデータを、前記共有インターコネクト上での送信のために受信するマルチプレクサを有し、
   前記マルチプレクサは、
   テスト又はデバッグ目的でデュアルコアをシングルコアに変換するために、前記第１のコアからデータを受信する第１の入力と、
   テスト又はデバッグ目的でデュアルコアをシングルコアに変換するために、前記第２のコアからデータを受信する第２の入力と、
   デフォルト設定において、前記第１のコア及び前記第２のコアからのデータを受信し、ワイヤードＯＲバスをエミュレートするように結合されたロジックゲートからの出力を受信する第３の入力とを含み、
   前記共通アナログインターフェイスは、前記マルチプレクサと接続して前記共有インターコネクトへのデータをバッファする第１バッファ回路と、前記第１バッファ回路と接続し、前記共有インターコネクトからのデータをバッファする第２バッファ回路とを含む、
   システム。
8. 前記マルチコアプロセッサは、前記第１のコア及び前記第２のコアと、前記第１のデジタルインターフェイス及び前記第２のデジタルインターフェイスと、前記共通アナログインターフェイスとを備える単一のシリコン基板を含む、請求項７に記載のシステム。
9. 前記共通アナログインターフェイスは、前記共有インターコネクトに、前記第１のコア及び前記第２のコアからの単一の電気的負荷を与える、請求項７または８に記載のシステム。
10. テスト又はデバッグ目的でデュアルコアをシングルコアに変換するために、第１のコアのデータを、共通マルチプレクサに供給する段階と、
    テスト又はデバッグ目的でデュアルコアをシングルコアに変換するために、第２のコアのデータを、前記共通マルチプレクサに供給する段階と、
    デフォルト設定において、前記第１のコア及び前記第２のコアのデータをロジックゲートに供給し、前記ロジックゲートの出力を前記共通マルチプレクサに供給する段階と、
    前記共通マルチプレクサからの出力のために前記第１のコアの前記データ、前記第２のコアの前記データ、又は、前記ロジックゲートの前記出力を選択する段階と、
    前記選択されたデータを、前記第１のコア及び前記第２のコア用の共通アナログインターフェイスを介して共有バスにルーティングする段階と、
    を含み、
    前記共通アナログインターフェイスは、前記共通マルチプレクサと接続して前記共有バスへのデータをバッファする第１バッファ回路と、前記第１バッファ回路と接続し、前記共有バスからのデータをバッファする第２バッファ回路とを含む、
    方法。
11. 前記第１のコアの前記データを前記共通マルチプレクサに、前記第１のコアの第１のバスコントローラを介して供給する段階と、
    前記第２のコアの前記データを前記共通マルチプレクサに、前記第２のコアの第２のバスコントローラを介して供給する段階と、
    を更に含む請求項１０に記載の方法。
12. 前記データを選択する段階は、
    前記共通マルチプレクサから前記第１のコアの前記データ又は前記第２のコアの前記データを出力するためにワイヤードＯＲ演算を行う段階を含む、請求項１０又は１１に記載の方法。
13. 前記第１のコアの前記データ及び前記第２のコアの前記データを、前記共通マルチプレクサに結合されるロジックゲートにおいて組み合わせる段階を更に含む、請求項１２に記載の方法。
14. 第３のコアのデータを前記共通マルチプレクサに供給する段階と、
    前記共通マルチプレクサからの出力のために前記第１のコア、前記第２のコア、又は前記第３のコアの前記データを選択する段階と、
    を更に含む請求項１０から１３のいずれか１項に記載の方法。

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