KR102482896B1 - 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 장치는, 제 1 데이터를 저장하는 제 1 휘발성 메모리 셀 어레이를 포함하고 그리고 제 1 대역폭으로 제 1 데이터를 입력받거나 출력하는 제 1 휘발성 메모리 칩 및 제 2 데이터를 저장하는 제 2 휘발성 메모리 셀 어레이를 포함하고 그리고 제 1 대역폭과 다른 제 2 대역폭으로 제 2 데이터를 입력받거나 출력하는 제 2 휘발성 메모리 칩을 포함할 수 있다.

Description

이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치{MEMORY DEVICE INCLUDING HETEROGENEOUS VOLATILE MEMORY CHIPS AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 메모리 장치 및 이를 포함하는 전자 장치에 관한 것으로, 좀 더 자세하게는, 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치에 관한 것이다.
어플리케이션 프로세서(application processor; AP)는 시스템 온 칩(System on Chip; 이하 SoC라고 칭함)의 형태로 구현될 수 있다. SoC는 다양한 시스템들이 집적되는 하나의 칩을 나타낼 수 있다. SoC는 어플리케이션에 따른 프로그램을 실행하기 위한 프로세서를 포함할 수 있다. 프로세서에 의해 실행되는 프로그램, 처리 결과 등을 저장하기 위해, 프로세서와 통신하는 메모리 장치가 필요할 수 있다.
메모리 장치는, 예를 들어 DRAM(dynamic random access memory)일 수 있고, SoC의 메인 메모리(main memory)로서 동작할 수 있다. 용량, 대역폭, 및 전력 소모와 같은 메모리 장치의 특성들은 SoC가 지원하는 어플리케이션들과 관련이 있다. 최근, SoC가 다양한 어플리케이션들을 지원함에 따라, 이러한 어플리케이션들의 실행에 적합한 메모리 장치가 필요할 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 제 1 데이터를 저장하는 제 1 휘발성 메모리 셀 어레이를 포함하고, 그리고 제 1 대역폭으로 제 1 데이터를 입력받거나 출력하는 제 1 휘발성 메모리 칩, 및 제 2 데이터를 저장하는 제 2 휘발성 메모리 셀 어레이를 포함하고, 그리고 제 1 대역폭과 다른 제 2 대역폭으로 제 2 데이터를 입력받거나 출력하는 제 2 휘발성 메모리 칩을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 제 1 데이터를 저장하는 제 1 휘발성 메모리 셀 어레이 및 제 1 데이터의 입출력을 위한 제 1 관통 전극들을 포함하는 제 1 휘발성 메모리 다이, 제 2 데이터를 저장하는 제 2 휘발성 메모리 셀 어레이 및 제 2 데이터의 입출력을 위한 제 2 관통 전극들을 포함하는 제 2 휘발성 메모리 다이, 및 제 1 관통 전극들을 통해 제 1 데이터를 수신하고 제 1 대역폭으로 제 1 데이터를 출력하고, 그리고 제 2 관통 전극들을 통해 제 2 데이터를 수신하고 제 1 대역폭과 다른 제 2 대역폭으로 제 2 데이터를 출력하는 버퍼 다이를 포함할 수 있다.
본 발명의 실시 예에 따른 전자 장치는, 제 1 프로세서 및 제 2 프로세서를 포함하는 시스템 온 칩 및 제 1 채널을 통해 제 1 프로세서와 통신하는 제 1 휘발성 메모리 칩 및 제 2 채널을 통해 제 2 프로세서와 통신하는 제 2 휘발성 메모리 칩을 포함하는 메모리 장치를 포함할 수 있고, 제 1 채널의 제 1 대역폭과 제 2 채널의 제 2 대역폭은 서로 다를 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 하나의 패키지 내에서 구현될 수 있고, 저전력을 위한 메모리 칩 및 고대역폭을 위한 메모리 칩 모두를 SoC로 제공할 수 있다. 따라서, 메모리 장치의 제작 비용이 감소할 수 있고 SoC와 메모리 장치간의 데이터 입출력의 효율이 증가할 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1의 제 1 메모리 칩을 예시적으로 보여주는 블록도이다.
도 3은 도 1의 제 2 메모리 칩을 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 5는 도 4의 메모리 장치가 SoC의 읽기 명령을 수행하는 동작을 예시적으로 보여주는 타이밍도이다.
도 6은 도 4의 전자 장치의 동작 방법을 예시적으로 보여주는 순서도이다.
도 7은 본 발명의 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 전자 장치(10)는 시스템 온 칩(system on chip; 이하 SoC, 11), 메모리 장치(12), 및 기판(13)을 포함할 수 있다.
SoC(11)는 어플리케이션 프로세서(application processor; AP)로서 전자 장치(10)의 전반적인 동작을 제어할 수 있다. SoC(11)는 전자 장치(10)가 지원하는 어플리케이션에 따라 프로그램을 실행하고, 메모리 장치(12)로부터 프로그램 실행과 관련된 데이터를 수신하거나 또는 프로그램 실행의 결과를 메모리 장치(12)로 전송할 수 있다.
메모리 장치(12)는 제 1 메모리 칩(100), 제 2 메모리 칩(200), 및 기판(300)을 포함할 수 있다. 제 1 메모리 칩(100)은 데이터를 저장하는 메모리 셀 어레이를 포함할 수 있고, 제 1 대역폭으로 데이터를 입력받거나 출력할 수 있다. 유사하게, 제 2 메모리 칩(200)은 데이터를 저장하는 메모리 셀 어레이를 포함할 수 있고, 제 2 대역폭으로 데이터를 입력받거나 출력할 수 있다. 여기서, 제 2 대역폭과 제 1 대역폭은 서로 다를 수 있다.
도 1을 참조하면, 제 2 메모리 칩(200)은 기판(300) 상에 적층(stack)되고, 제 1 메모리 칩(100)은 제 2 메모리 칩(200) 상에 적층될 수 있다. 다만, 도 1에서 도시된 바와 달리, 제 1 메모리 칩(100)이 기판(300) 상에 적층되고 제 2 메모리 칩(200)은 제 1 메모리 칩(100) 상에 적층될 수도 있다. 즉, 제 1 및 제 2 메모리 칩들(100, 200)의 적층 순서는 도 1에서 도시된 바에 한정되지 않는다. 또한, 제 1 및 제 2 메모리 칩들(100, 200) 중 하나는 기판(300)의 밑면에 적층될 수도 있다. 또한, 기판(300) 상에 적층되는 메모리 칩들의 수도 도 1에서 도시된 바에 한정되지 않는다.
도 1을 참조하면, 제 1 및 제 2 메모리 칩들(100, 200) 각각은 와이어들을 통해 기판(300)과 전기적으로 연결될 수 있다. 와이어들 및 제 1 및 제 2 메모리 칩들(100, 200)은 몰딩 수지(molding resin)에 의해 보호될 수 있다. 기판(300)의 일면에는 와이어 본딩(bonding)을 위한 패드들이 배치될 수 있고, 기판(300)의 다른 면에는 솔더 볼(solder ball)들 또는 범프(bump)들이 배치될 수 있다. 예를 들어, 기판(300)은 인쇄 회로 기판(printed circuit board; PCB), 연성 회로 기판(flexible printed circuit board; FPCB), 세라믹 기판, 또는 인터포저(interposer)일 수 있다. 예를 들어, 제 1 및 제 2 메모리 칩들(100, 200) 각각은 플립칩 본딩(flip-chip bonding), 솔더 범프들(solder bump), 관통 전극(through silicon via; TSV)과 같은 전도성 비아(via) 및/또는 이들의 조합에 의하여 기판(300)과 전기적으로 연결될 수 있다.
실시 예에 있어서, 제 1 메모리 칩(100)과 제 2 메모리 칩(200) 각각은 리프레쉬(refresh)가 필요한 휘발성 메모리 칩, 즉, DRAM(dynamic random access memory) 칩일 수 있다. 예를 들어, DRAM 칩은 DDR SDRAM(double data rate synchronous dynamic random access memory) 칩, DDR2 SDRAM 칩, DDR3 SDRAM 칩, DDR4 SDRAM 칩, DDR5 SDRAM 칩 등과 같은 범용 DRAM 칩일 수 있거나, LPDDR(low power double data rate) SDRAM 칩, LPDDR2 SDRAM 칩, LPDDR3 SDRAM 칩, LPDDR4 SDRAM 칩, LPDDR4X SDRAM 칩, LPDDR5 SDRAM 칩 등과 같은 모바일 어플리케이션을 위한 DRAM 칩일 수 있거나, 또는 GDDR(graphics double data rate) SGRAM(synchronous graphics random access memory) 칩, GDDR2 SGRAM 칩, GDDR3 SGRAM 칩, GDDR4 SGRAM 칩, GDDR5 SGRAM 칩, GDDR6 SGRAM 칩, HBM(high bandwidth memory) 칩, HBM2 칩, HBM3 칩, WideIO SDRAM 칩 등과 같은 고대역폭을 제공하는 DRAM 칩일 수 있다.
본 발명의 실시 예에 따르면, 제 1 메모리 칩(100), 제 2 메모리 칩(200), 및 기판(300)은 모두 하나의 패키지 내에 포함될 수 있다. 하나의 패키지 내에 적층되는 제 1 메모리 칩(100)의 종류와 제 2 메모리 칩(200)의 종류는 서로 다를 수 있고, 제 1 메모리 칩(100)이 제공하는 대역폭과 제 2 메모리 칩(200)이 제공하는 대역폭은 서로 다를 수 있다.
예를 들어, 제 1 메모리 칩(100)은 모바일 어플리케이션을 위한 DRAM 칩일 수 있고, 그리고 제 2 메모리 칩(200)은 제 1 메모리 칩(100)보다 높은 대역폭을 제공하는 DRAM 칩일 수 있다. 제 2 메모리 칩(200)은 제 1 메모리 칩(100)에 비해 고대역폭을 제공할 수 있고, 제 1 메모리 칩(100)의 전력 소모는 제 2 메모리 칩(200)에 비해 작다. 즉, 용량, 대역폭, 및 전력 소모 등과 같은 제 1 및 제 2 메모리 칩들(100, 200)의 특성들은 서로 다를 수 있다.
제 1 메모리 칩(100)의 종류와 제 2 메모리 칩(200)의 종류는 전술한 예시에 한정되지 않는다. 제 1 메모리 칩(100)은 범용 DRAM 칩일 수 있고, 제 2 메모리 칩(200)은 제 1 메모리 칩(100)보다 고대역폭을 제공하는 DRAM 칩일 수 있다. 또한, 제 1 및 제 2 메모리 칩들(100, 200)은 모두 모바일 어플리케이션을 위한 DRAM 칩들일 수 있으나, 예를 들어, 제 1 메모리 칩(100)은 LPDDR4 칩일 수 있고, 그리고 제 2 메모리 칩(200)은 LPDDR4 칩보다 고대역폭을 제공하는 LPDDR5 칩, GDDR6 칩 등일 수 있다.
본 발명의 실시 예에 따른 메모리 장치(12)는 하나의 패키지로서 제작될 수 있고, 하나의 패키지는 동종(homogeneous) 메모리 칩들을 포함하는 대신에 이종(heterogeneous) 메모리 칩들을 포함할 수 있다. 이를 통해, 메모리 장치(12)는 하나의 패키지임에도 불구하고, 고대역폭을 요구하는 어플리케이션 및 저전력을 요구하는 어플리케이션 모두를 위해 사용될 수 있다.
실시 예에 있어서, 하나의 패키지(즉, 메모리 장치(12))는 PoP(package on package), BGAs(ball grid arrays), CSPs(chip scale packages), PLCC(plastic leaded chip carrier), PDIP(plastic dual in-line package), Die in Waffle Pack, Die in Wafer Form, COB(chip on board), CERDIP(ceramic dual in-line package), MQFP(metric quad flat pack), TQFP(thin quad flat pack), SOIC(small outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline package), SIP(system in package), MCP(multi chip package), WFP(wafer-level fabricated package), WSP(wafer-level processed stack package) 등을 포함할 수 있다. 또한, SoC(11)도 위와 같은 다양한 패키지들을 이용하여 구현될 수 있다.
기판(13)에는 SoC(11)와 메모리 장치(12)간의 전송 경로들, 즉 채널이 형성될 수 있다. 예를 들어, 채널은 SoC(11)가 메모리 장치(12)를 제어하기 위한 명령 및 어드레스의 경로들 및 SoC(11)와 메모리 장치(12)간의 데이터 입출력의 경로들을 포함할 수 있다. 예를 들어, 기판(13)은 인쇄 회로 기판, 연성 회로 기판, 세라믹 기판, 또는 인터포저일 수 있다.
도 2는 도 1의 제 1 메모리 칩을 예시적으로 보여주는 블록도이다. 도 2는 도 1을 참조하여 설명될 것이다. 도 2를 참조하면, 제 1 메모리 칩(100)은 클럭(clock; CK) 핀(111), 명령 및 어드레스(command and address; 이하 CA) 핀들(112), DQ 핀들(113), 클럭 버퍼(121), CA 버퍼(122), DQ 버퍼(123), 커맨드 디코더(130), 모드 레지스터(140), 리프레쉬 컨트롤러(150), 뱅크들(161), 뱅크 컨트롤러들(162), 데이터 버퍼들(163), 그리고 직렬화기 및 병렬화기(171, 172)를 포함할 수 있다.
클럭 핀(111)은 제 1 메모리 칩(100)의 외부(예를 들어, 호스트, 메모리 컨트롤러, 도 1의 SoC(11) 등)로부터 클럭 신호(CK)를 입력받거나 수신하는 단자(terminal)일 수 있다. 클럭 신호(CK)는 제 1 메모리 칩(100)으로만 입력되는 단방향(unidirectional) 신호일 수 있고, 클럭 핀(111)은 입력 단자일 수 있다. 설명의 편의를 위해, 클럭 핀(111)은 단지 하나만 도시되었으나, 제 1 메모리 칩(100)은 차동 클럭(differential clock) 신호들을 입력받을 수 있고, 제 1 메모리 칩(100)은 클럭 핀(111)을 통해 입력되는 클럭 신호(CK)와 반대의 위상을 갖는 클럭 신호(예를 들면, CKb)를 입력받는 클럭 핀을 더 포함할 수 있다.
CA 핀들(112)은 제 1 메모리 칩(100)의 외부로부터 CA 신호들(CA[1:I])을 각각 입력받거나 수신하는 단자들일 수 있다. CA 핀들(112)의 수 및 CA 신호들(CA[1:I])의 수는 I로 서로 동일할 수 있다. 여기서, I는 자연수이고 메모리 칩의 다양한 규약에 따라 사전에 결정될 수 있다. CA 신호들(CA[1:I])은 제 1 메모리 칩(100)을 제어하기 위한 명령 및 뱅크들(161) 내 메모리 셀들의 위치를 나타내는 어드레스를 포함할 수 있다. CA 신호들(CA[1:I])은 제 1 메모리 칩(100)으로만 입력되는 단방향 신호들일 수 있고, CA 핀들(112)은 입력 단자들일 수 있다.
DQ 핀들(113)은 제 1 메모리 칩(100)의 외부로부터 DQ 신호들(DQ[1:J])을 입력받거나 또는 DQ 신호들(DQ[1:J])을 제 1 메모리 칩(100)의 외부로 출력하는 단자들일 수 있다. DQ 핀들(113)의 수 및 DQ 신호들(DQ[1:J])의 수는 J로 서로 동일할 수 있다. 여기서, J는 자연수이고 메모리 칩의 다양한 규약에 따라 사전에 결정될 수 있다. DQ 신호들(DQ[1:J])은 쓰기 명령에 대한 쓰기 데이터 또는 읽기 명령에 대한 읽기 데이터를 포함할 수 있다. DQ 신호들(DQ[1:J])은 제 1 메모리 칩(100)으로 입력되거나 혹은 제 1 메모리 칩(100)으로부터 출력되는 양방향(bidirectional) 신호들일 수 있고, DQ 핀들(113)은 입출력 단자들일 수 있다.
실시 예에 있어서, DQ 핀들(113) 각각에서의 DQ 신호들(DQ[1:J])의 전송 속도(transmission rate)는 클럭 신호(CK)의 주파수의 두 배일 수 있다. 여기서, 전송 속도의 단위는 bps(bit per second)이고 주파수의 단위는 Hz이다.
DQ 핀들(113)의 수 및 DQ 신호들(DQ[1:J])의 수인 J에 따라, 제 1 메모리 칩(100)의 구성이 결정될 수 있다. 예를 들어, J가 16이면, 제 1 메모리 칩(100)은 x16 모드를 지원할 수 있다. 다만, 제 1 메모리 칩(100)은 x16 모드뿐만 아니라, x4, x8 모드들을 더 지원할 수도 있다. 전술한 J의 값들은 모두 예시적인 것에 불과하고, J는 16보다 큰 32, 64, 128, 256, 512, 1024, 2048 등일 수도 있다.
클럭 버퍼(121)는 클럭 신호(CK)를 수신하는 수신기(receiver; RX)로서 동작할 수 있다. 클럭 버퍼(121)는 클럭 신호(CK)를 수신하고 내부 클럭 신호(ICK)를 제 1 메모리 칩(100) 내부로 출력할 수 있다. 도 2에서, 내부 클럭 신호(ICK)는 직렬화기 및 병렬화기(171, 172)로만 출력되는 것으로 도시되었으나, 내부 클럭 신호(ICK)는 제 1 메모리 칩(100) 내부의 다양한 구성 요소들로도 출력될 수 있다. 제 1 메모리 칩(100)은 SDRAM으로서, 클럭 핀(111)을 통해 입력되는 클럭 신호(CK)에 기초하여 명령을 처리할 수 있다.
CA 버퍼들(122)은 CA 신호들(CA[1:I])을 수신하는 수신기들로서 동작할 수 있다. CA 버퍼들(122)의 수는 CA 핀들(112)의 수와 동일할 수 있다. CA 버퍼들(122)은 내부 클럭 신호(ICK)의 상승 엣지(rising edge) 또는 하강 엣지(falling edge)에서 CA 신호들(CA[1:I])을 샘플링(sampling)하거나 래치(latch)할 수 있다. CA 버퍼들(122)은 수신된 CA 신호들(CA[1:I]) 중 명령에 해당하는 신호들을 커맨드 디코더(130)로 전송할 수 있다. CA 버퍼들(122)은 수신된 CA 신호들(CA[1:I]) 중 연산 코드(OPCODE)에 해당하는 신호들 및 어드레스에 해당하는 신호들을 모드 레지스터(140) 및 뱅크 컨트롤러들(162)로 각각 전송할 수 있다. CA 신호들(CA[1:I])에 포함된 명령, 연산 코드(OPCODE), 및 어드레스의 위치들은 메모리 칩의 다양한 규약에 따라 사전에 결정될 수 있다.
DQ 버퍼들(123)은 DQ 신호들(DQ[1:J])을 수신하는 수신기들 및 DQ 신호들(DQ[1:J])을 전송하는 전송기(transmitter; TX)들을 포함할 수 있다. 수신기들의 수 및 전송기들의 수 각각은 DQ 핀들(113)의 수와 동일할 수 있다. DQ 버퍼들(123)의 수신기들은 수신된 DQ 신호들(DQ[1:J])을 병렬화기(172)로 전송할 수 있다. DQ 버퍼들(123)의 전송기들은 직렬화기(171)로부터 DQ 신호들(DQ[1:J])을 수신하고 수신된 DQ 신호들(DQ[1:J])을 DQ 핀들(113)을 통해 외부로 출력할 수 있다.
커맨드 디코더(130)는 CA 버퍼들(122)로부터 CA 신호들(CA[1:I])을 수신할 수 있다. 커맨드 디코더(130)는 CA 신호들(CA[1:I]) 중 커맨드에 해당하는 신호들을 디코드(decode)할 수 있다. 예를 들어, 커맨드 디코더(130)는 활성화 명령, 쓰기 명령, 읽기 명령, 프리차지(precharge) 명령, 리프레쉬(refresh) 명령, 모드 레지스터 설정(mode register set; 이하 MRS라 한다) 명령 등을 디코드하고 제 1 메모리 칩(100)의 구성 요소들을 제어할 수 있다.
커맨드 디코더(130)는 활성화 명령, 쓰기 명령, 읽기 명령, 프리차지 명령, 리프레쉬 명령 등에 응답하여, 뱅크 제어 신호(B_CTRL), 로우 제어 신호(R_CTRL), 컬럼 제어 신호(C_CTRL), 및 리프레쉬 제어 신호(REF)를 뱅크 컨트롤러들(162)로 전송할 수 있다. 커맨드 디코더(130)는 리프레쉬 제어 신호(REF)를 리프레쉬 컨트롤러(150)로도 전송할 수 있다. 커맨드 디코더(130)는 MRS 명령에 응답하여, MRS 신호를 모드 레지스터(140)로 전송할 수 있다. 커맨드 디코더(130)는 상술한 구성 요소들 이외의 제 1 메모리 칩(100) 내 다른 구성 요소들의 동작들도 제어할 수 있다.
모드 레지스터(140)는 제 1 메모리 칩(100)이 지원하는 다양한 동작 모드들을 위한 설정값들을 저장할 수 있다. 모드 레지스터(140)의 수는 적어도 하나 이상일 수 있다. 예를 들어, 도 1의 SoC(11)는 모드 레지스터(140)에 저장된 설정값들을 이용하여 제 1 메모리 칩(100)의 다양한 동작 모드들을 설정할 수 있다. 이를 위해, SoC(11)는 MRS 명령 및 연산 코드(OPCODE)를 제 1 메모리 칩(100)으로 전송할 수 있다.
예를 들어, 다양한 동작 모드들을 설정하는 것은 버스트 랭스(burst length) 설정, 리드 버스트 타입(read burst type) 설정, CAS(column address strobe) 대기 시간(latency) 설정, DLL(delay locked loop) 인에이블 또는 리셋 설정, WR(write recovery) 및 RTP(read to precharge) 설정, AL(additive latency) 설정, RTT_NOM, RTT_WR, RTT_PARK 설정, 출력 드라이버 임피던스 제어 설정, 쓰기 레벨링(write leveling) 설정, TDQS 인에이블 설정, 쓰기 CRC(cyclical redundancy checks) 설정, 리프레쉬 설정, CWL(CAS write latency) 설정, MPR(multi-purpose register) 설정, 온도 센서 설정, 기어다운(geardown) 모드 설정, 쓰기 및 읽기 프리엠블(preamble) 설정, 기준 전압(Vref) 설정, 파워 다운(power down) 설정, DBI(data bus inversion) 설정, 데이터 마스크 설정, ODT(on die termination) 설정, 패리티 설정, ZQ 캘리브레이션(calibration) 설정 등을 포함할 수 있다.
리프레쉬 컨트롤러(150)는 리프레쉬 제어 신호(REF)에 기초하여 뱅크 컨트롤러들(162)의 로우 디코더들을 제어할 수 있다. 리프레쉬 동작은 뱅크들(161)에 저장된 데이터의 유지(retention)를 위해 필요하다. 리프레쉬 동작은 뱅크들(161) 내 워드 라인들이 활성화함으로써 수행될 수 있다. 예를 들어, 주어진 시간(예를 들어, 32ms, 64ms 등) 동안에 뱅크들(161)의 모든 메모리 셀들이 적어도 한 번 이상 활성화되어야 한다.
리프레쉬 컨트롤러(150)는 리프레쉬를 위한 로우 어드레스(REF_RA)를 뱅크 컨트롤러들(162)의 로우 디코더들로 전송할 수 있다. 이 때, 리프레쉬를 위한 로우 어드레스(REF_RA)는 외부로부터 리프레쉬 명령이 입력될 때마다 업데이트될 수 있다. 또는, 제 1 메모리 칩(100)이 셀프 리프레쉬 모드로 진입한 경우, 리프레쉬를 위한 로우 어드레스(REF_RA)는 외부의 리프레쉬 명령 없이 내부적으로 일정한 주기마다 업데이트될 수 있다. 리프레쉬 컨트롤러(150)는 상술한 업데이트 동작들을 위해, 리프레쉬를 위한 로우 어드레스(REF_RA)를 생성하고 업데이트하는 카운터를 포함할 수 있다.
실시 예에 있어서, 제 1 메모리 칩(100)의 온도에 따라 리프레쉬 주기가 변경될 수 있다. 또한, 제 1 메모리 칩(100)의 리프레쉬는 뱅크 단위로도 수행될 수 있다(즉, per bank refresh). 제 1 메모리 칩(100)의 리프레쉬가 뱅크 단위로 수행되면, 어느 하나의 뱅크가 리프레쉬되는 동안 SoC(11)는 다른 뱅크들을 접근할 수 있다.
뱅크들(161)은 반복적으로 배치되는 메모리 셀들을 포함하는 메모리 셀 어레이들이다. 메모리 셀들은 뱅크 내 워드 라인들(미도시) 및 비트 라인들(미도시)의 교차점들에 배치될 수 있다. 여기서, 뱅크들(161)의 메모리 셀들은 데이터 유지를 위해 리프레쉬가 필요한 휘발성 메모리 셀들일 수 있다.
뱅크들(161)의 수는 메모리 칩의 다양한 규약에 따라 사전에 결정될 수 있다. 뱅크들(161)의 수가 클수록, 제 1 메모리 칩(100)의 전체 메모리 셀들이 보다 많은 뱅크들로 분할될 수 있고, SoC(11)가 접근할 수 있는 뱅크들의 수가 증가할 수 있다.
뱅크 컨트롤러들(162)은 뱅크 제어 신호(B_CTRL), 로우 제어 신호(R_CTRL), 컬럼 제어 신호(C_CTRL), 및 리프레쉬 제어 신호(REF)에 기초하여 뱅크들(161)을 제어할 수 있다. 실시 예에 있어서, 뱅크 컨트롤러들(162) 각각은 뱅크들(161) 각각을 제어할 수 있다. 다른 실시 예에 있어서, 하나의 뱅크 컨트롤러는 적어도 두 개 이상의 뱅크들을 제어할 수 있고, 적어도 두 개 이상의 뱅크들에 의해 공유될 수도 있다. 뱅크 컨트롤러들(162) 각각은 로우 디코더(row decoder, 162_1) 및 컬럼 디코더(column decoder, 162_2)를 포함할 수 있다.
로우 디코더(162_1)는 커맨드 디코더(130)로부터 로우 제어 신호(R_CTRL)를 그리고 CA 버퍼들(122)로부터 로우 어드레스(RA)를 수신하고, 워드 라인(WL)을 선택할 수 있다. 또한, 로우 디코더(162_1)는 커맨드 디코더(130)로부터 리프레쉬 제어 신호(REF) 및 리프레쉬 컨트롤러(150)로부터 리프레쉬를 위한 로우 어드레스(REF_RA)를 수신하고, 워드 라인(WL)을 선택할 수 있다. 예를 들어, 로우 디코더(162_1)는 뱅크 내 워드 라인들을 구동하기 위해, 워드 라인들이 일정한 간격으로 배치되는 방향을 따라 배치될 수 있다.
컬럼 디코더(162_2)는 커맨드 디코더(130)로부터 컬럼 제어 신호(C_CTRL)를 그리고 CA 버퍼들(122)로부터 컬럼 어드레스(CA)를 수신하고, 컬럼 선택 라인(CSL)을 선택할 수 있다. 컬럼 선택 라인(CSL)에는 적어도 하나의 비트 라인들(미도시)이 연결될 수 있으므로, 컬럼 디코더(162_2)에 의해 컬럼 선택 라인(CSL)에 연결된 비트 라인들이 선택될 수 있다. 예를 들어, 컬럼 디코더(162_2)는 뱅크 내 컬럼 선택 라인들을 구동하기 위해, 컬럼 선택 라인들이 일정한 간격으로 배치되는 방향을 따라 배치될 수 있다. 도 2에서 도시된 것과 달리, 뱅크들(161) 내에서 워드 라인들과 컬럼 선택 라인들은 서로 수직하게 교차할 수 있다.
데이터 버퍼들(163)은 쓰기 데이터를 글로벌 입출력 라인들(GIO)을 통해 뱅크들(161)로 전송하거나 뱅크들(161)로부터 글로벌 입출력 라인들(GIO)을 통해 읽기 데이터를 수신할 수 있다. 데이터 버퍼들(163)의 수는 뱅크들(161)의 수와 동일할 수 있고, 데이터 버퍼들(163) 각각은 뱅크들(161) 각각과 데이터를 교환할 수 있다. 여기서, 쓰기 데이터 및 읽기 데이터에 포함된 비트들의 수는 프리패치(prefetch) 비트들의 수, 버스트 랭스, DQ 핀들(113)의 수 등이 고려되어 따라 결정될 수 있다.
데이터 버퍼들(163) 중 적어도 하나는 읽기 명령 또는 쓰기 명령에 따라 커맨드 디코더(130)에 의해 선택될 수 있다. 읽기 명령 또는 쓰기 명령에 응답하여 선택되는 데이터 버퍼들의 수는, 예를 들어, 제 1 메모리 칩(100)의 프리패치 비트들의 수에 따라 결정될 수 있다.
쓰기 명령에 따라 선택된 데이터 버퍼는 병렬화기(172)로부터 쓰기 데이터를 수신할 수 있고, 선택된 데이터 버퍼는 쓰기 데이터를 선택된 메모리 셀들로 전송할 수 있다. 선택된 데이터 버퍼는 쓰기 데이터에 기초하여 글로벌 입출력 라인 및 선택된 메모리 셀들을 구동할 수 있다.
읽기 명령에 따라 선택된 데이터 버퍼는 읽기 명령에 따라 선택된 메모리 셀들로부터 출력된 읽기 데이터를 수신하고 저장할 수 있다. 이를 위해, 선택된 데이터 버퍼는 글로벌 입출력 라인의 전압을 감지하고 증폭할 수 있다. 선택된 데이터 버퍼는 읽기 데이터를 직렬화기(171)로 전송할 수 있다.
직렬화기(171)는 읽기 명령에 응답하여 읽기 데이터의 비트들을 직렬화할 수 있다. 병렬화기(172)는 쓰기 동작 시 쓰기 데이터의 비트들을 병렬화할 수 있다. 예를 들어, 직렬화기 및 병렬화기(171, 172) 각각의 수는 DQ 신호들(DQ[1:J])의 수와 동일할 수 있다.
실시 예에 있어서, 직렬화기 및 병렬화기(171, 172)는 내부 클럭 신호(ICK)를 기초로 하여 동작할 수 있다. 직렬화기(171)는 데이터 버퍼들(163)에서 출력된 읽기 데이터를 직렬화하여 내부 클럭 신호(ICK)의 주파수의 두 배의 전송 속도(즉, DDR(double data rate))를 갖는 DQ 신호들(DQ[1:J])을 생성할 수 있다. 병렬화기(172)는 내부 클럭 신호(ICK)의 주파수의 두 배의 전송 속도를 갖는 DQ 신호들(DQ[1:J])을 병렬화할 수 있다. 즉, 제 1 메모리 칩(100)은 클럭 신호(CK)의 주파수의 두 배의 전송 속도로 읽기 동작 및 쓰기 동작을 수행하는 DDR 모드를 지원할 수 있다.
실시 예에 있어서, 도 2에서 도시되진 않았지만, 제 1 메모리 칩(100)은 쓰기 데이터와 함께 데이터 스트로브 신호(DQS)를 더 입력받을 수 있다. 이 경우, 제 1 메모리 칩(100)은 데이터 스트로브 신호(DQS)를 수신하기 위한 핀 및 버퍼를 더 포함할 수 있다. 병렬화기(172)는 내부 클럭 신호(ICK)뿐만 아니라 데이터 스트로브 신호(DQS)에 기초하여 동작할 수 있다. 또한, 제 1 메모리 칩(100)은 직렬화기(171)에 의해 직렬화된 읽기 데이터에 정렬된 데이터 스트로브 신호(DQS)를 생성할 수 있고, 생성된 데이터 스트로브 신호(DQS)는 DQ 신호들(DQ[1:J])과 함께 제 1 메모리 칩(100) 외부로 출력될 수 있다.
도 3은 도 1의 제 2 메모리 칩을 예시적으로 보여주는 블록도이다. 도 3은 도 1 및 도 2를 참조하여 설명될 것이다. 도 3을 참조하면, 제 2 메모리 칩(200)은 클럭 핀(211), CA 핀들(212), DQ 핀들(213), 클럭 버퍼(221), CA 버퍼(222), DQ 버퍼들(223), 커맨드 디코더(230), 모드 레지스터(240), 리프레쉬 컨트롤러(250), 뱅크들(261), 뱅크 컨트롤러들(262), 데이터 버퍼들(263), 그리고 직렬화기 및 병렬화기(271, 272)를 포함할 수 있다. 상술한 구성 요소들은 도 2의 제 1 메모리 칩(100)의 구성 요소들과 유사하게 동작할 수 있다. 이하, 제 2 메모리 칩(200)과 제 1 메모리 칩(100)간의 차이점을 위주로 설명할 것이다.
제 2 메모리 칩(200)의 대역폭은 제 1 메모리 칩(100)의 대역폭보다 높을 수 있다. 예를 들어, 대역폭의 단위는 GBps(giga byte per second)일 수 있고, 대역폭은 DQ 핀당 전송 속도가 높을수록 증가할 수 있다.
제 2 메모리 칩(200)은 제 1 메모리 칩의 대역폭(100)보다 높은 대역폭을 제공하기 위해, 데이터 클럭 핀(214), 데이터 클럭 버퍼(224), 에러 감지 코드(error detection code; 이하 EDC) 핀(215), EDC 버퍼(225), 및 위상 검출기(280)를 더 포함할 수 있다.
데이터 클럭 핀(214)은 제 2 메모리 칩(200)의 외부로부터 데이터 클럭 신호(WCK)를 입력받는 단자일 수 있다. 데이터 클럭 신호(WCK)의 주파수는 클럭 신호(CK)의 주파수보다 높을 수 있다.
데이터 클럭 신호(WCK)는 제 2 메모리 칩(200)으로만 입력되는 단방향 신호일 수 있고, 데이터 클럭 핀(214)은 입력 단자일 수 있다. 클럭 신호(CK)와 유사하게, 제 2 메모리 칩(200)은 차동 데이터 클럭 신호들을 입력받을 수 있고, 이에 제 2 메모리 칩(200)은 데이터 클럭 핀(214)을 통해 입력되는 데이터 클럭 신호(WCK)와 반대의 위상을 갖는 클럭 신호(예를 들면, WCKb)를 입력받는 데이터 클럭 핀을 더 포함할 수 있다.
데이터 클럭 버퍼(224)는 데이터 클럭 신호(WCK)를 수신하는 수신기로서 동작할 수 있다. 데이터 클럭 버퍼(224)는 데이터 클럭 신호(WCK)를 수신하고 내부 데이터 클럭 신호(IWCK)를 제 2 메모리 칩(200) 내부로 출력할 수 있다. 좀 더 구체적으로, 데이터 클럭 버퍼(224)는 전송 속도를 높이기 위해, 내부 데이터 클럭 신호(IWCK)를 직렬화기 및 병렬화기(271, 272)로 전송할 수 있다.
도 2의 직렬화기 및 병렬화기(171, 172)와 달리, 직렬화기 및 병렬화기(271, 272)는 클럭 신호(CK) 대신에 내부 데이터 클럭 신호(IWCK)를 기초로 하여, 직렬화 동작 및 병렬화 동작을 각각 수행할 수 있다.
제 2 메모리 칩(200)은 DQ 핀들(213)에서, 데이터 클럭 신호(WCK)를 이용하여 제 1 메모리 칩(100)의 DQ 신호들(DQ[1:J])의 전송 속도보다 빠른 전송 속도를 갖는 DQ 신호들(DQ[1:N])을 생성할 수 있다. 예를 들어, DQ 핀들(213) 각각의 전송 속도는 데이터 클럭 신호(WCK)의 주파수의 두 배 이상일 수 있다. 제 2 메모리 칩(200)은 데이터 클럭 신호(WCK)의 주파수에 대해 DDR 모드, QDR(quad data rate) 모드 등을 지원할 수 있다.
데이터 클럭 버퍼(224)는 데이터 클럭 신호(WCK)와 클럭 신호(CK)간의 정렬(alignment)을 위해, 내부 데이터 클럭 신호(IWCK)를 위상 검출기(280)로 전송할 수 있다. 제 2 메모리 칩(200)이 읽기 명령 또는 쓰기 명령을 처리하기 전에, 데이터 클럭 신호(WCK)와 클럭 신호(CK)간의 트레이닝(WCK2CK 트레이닝)이 사전에 수행될 수 있다. WCK2CK 트레이닝을 통해, 도 1의 SoC(11)는 클럭 신호(CK)에 기초하는 제 2 메모리 칩(200)의 RL(read latency) 및 WL(write latency)을 정확하게 알 수 있다.
위상 검출기(280)는 내부 클럭 신호(ICK)의 상승 엣지 또는 하강 엣지에서 내부 데이터 클럭 신호(IWCK)를 샘플링(sampling)할 수 있다. 위상 검출기(280)에 의한 샘플링 횟수는 적어도 1회 이상일 수 있고, 위상 검출기(280)는 내부 데이터 클럭 신호(IWCK)를 반복적으로 샘플링하여, 내부 데이터 클럭 신호(IWCK)가 내부 클럭 신호(ICK)보다 빠른지(early) 또는 내부 데이터 클럭 신호(IWCK)가 내부 클럭 신호(ICK)보다 느린지(late)를 판별할 수 있다. 위상 검출기(280)는 판별 결과를 나타내는 EDC 신호를 EDC 버퍼(225) 및 EDC 핀(215)을 통해 제 2 메모리 칩(200)의 외부(예를 들어, SoC(11))로 출력할 수 있다. 여기서, EDC 버퍼(225)는 EDC 신호를 출력하기 위한 전송기를 포함할 수 있고, EDC 핀(215)은 EDC 신호를 출력하기 위한 출력 단자일 수 있다.
외부로 출력된 EDC 신호는 WCK2CK 트레이닝을 위해 사용될 수 있다. 예를 들어, SoC(11)는 EDC 신호에 기초하여 데이터 클럭 신호(WCK)의 위상을 조절하고 제 2 메모리 칩(200)의 PLL(phase locked loop, 미도시) 또는 DLL(delay locked loop, 미도시)을 리셋(reset)할 수 있다.
제 2 메모리 칩(200)은 데이터 클럭 신호(WCK)와 클럭 신호(CK)간의 자동 동기화(WCK2CK auto synchronization) 모드를 지원할 수 있다. 자동 동기화 모드에서는, 제 2 메모리 칩(200)의 PLL 또는 DLL의 지연이 조정되어 내부 데이터 클럭 신호(IWCK) 및 내부 클럭 신호(ICK)의 위상이 서로 동기화될 수 있다.
다른 실시 예에 있어서, 제 2 메모리 칩(200)은 데이터 클럭 신호(WCK)를 입력받지 않고 데이터 클럭 핀(214), 데이터 클럭 버퍼(224), 위상 검출기(280), EDC 버퍼(225), 및 EDC 핀(215)을 포함하지 않을 수도 있다. 대신에, 제 2 메모리 칩(200)은 높은 대역폭을 제공하기 위해, 제 1 메모리 칩(100)의 DQ 핀들(113)의 수보다 더 많은 DQ 핀들(213)을 포함할 수 있다. 예를 들어, N은 J보다 클 수 있다.
DQ 핀들(213)의 수가 증가할수록, SoC(11)와 제 2 메모리 칩(200) 사이에서 교환되는 데이터의 비트들의 수가 증가할 수 있다. 예를 들어, 제 1 메모리 칩(100)의 버스트 랭스(burst length; BL) 및 제 2 메모리 칩(200)의 버스트 랭스는 16으로 서로 동일한 것으로 가정한다. 읽기 명령 또는 쓰기 명령에 따라, 제 1 메모리 칩(100)의 DQ 신호들(DQ[1:J])에 포함된 비트들의 수는 J X 16이고, 제 2 메모리 칩(200)의 DQ 신호들(DQ[1:N])에 포함된 비트들의 수는 N X 16이다. 전술한대로, N은 J보다 크므로, 제 2 메모리 칩(200)은 제 1 메모리 칩(100)에 비해 높은 대역폭을 제공할 수 있다.
또 다른 실시 예에 있어서, 제 2 메모리 칩(200)은 높은 대역폭을 위해, 데이터 클럭 신호(WCK)를 이용하여 DQ 핀당 전송 속도를 높일 수 있고 그리고 제 1 메모리 칩(100)의 DQ 핀들(113)의 수보다 더 많은 수의 DQ 핀들(213)을 포함할 수도 있다.
전술한 설명에서는 제 2 메모리 칩(200)이 제 1 메모리 칩(100)의 대역폭보다 높은 대역폭을 제공하는 것이 주로 설명되었다. 다만, 높은 대역폭뿐만 아니라, 제 2 메모리 칩(200)은 제 1 메모리 칩(100)의 대기 시간보다 낮은 대기 시간을 제공할 수 있다. 여기서, 대기 시간은 tRCD(RAS to CAS delay), tRP(row precharge time), tRAS(row active time), tRC(row cycle time), tRRD(RAS to RAS delay), tRFC(refresh cycle time), tWR(write recovery time), tWTR(write to read delay), tCCD(CAS to CAS delay), CL(CAS latency), RL, WL 등일 수 있다.
CA 신호들(CA[1:M])의 수, CA 핀들(212)의 수, CA 버퍼들(222)의 수인 M은 CA 신호들(CA[1:I])의 수, CA 핀들(112)의 수, CA 버퍼들(122)의 수인 I보다 클 수 있다. 따라서, 제 2 메모리 칩(200)은 제 1 메모리 칩(100)에 비해 동일한 시간 동안 명령 및 어드레스의 비트들을 더 많이 수신할 수 있고 제 1 메모리 칩(100) 보다 빠르게 명령을 디코드할 수 있다.
제 2 메모리 칩(200)의 대역폭과 제 1 메모리 칩(100)의 대역폭은 서로 다를 수 있다. 제 2 메모리 칩(200)의 대기 시간과 제 1 메모리 칩(100)의 대역폭은 서로 다를 수 있다. 제 2 메모리 칩(200)의 용량과 제 1 메모리 칩(100)의 용량은 서로 다를 수 있다. 예를 들어, 제 2 메모리 칩(200)의 뱅크들(261)의 수 및 제 1 메모리 칩(100)의 뱅크들(161)의 수는 서로 다를 수 있고, 뱅크들(261) 각각의 용량 및 뱅크들(161) 각각의 용량도 서로 다를 수 있다.
제 2 메모리 칩(200)의 전력 소모와 제 1 메모리 칩(100)의 전력 소모는 서로 다를 수 있다. 예를 들어, 뱅크들(261)의 휘발성 메모리 셀들의 동작 속도는 뱅크들(161)의 휘발성 메모리 셀들의 동작 속도보다 높을 수 있다. 그리고, 뱅크들(161)의 휘발성 메모리 셀들을 구동하는데 필요한 전류량은 뱅크들(261)의 휘발성 메모리 셀들을 구동하는데 필요한 전류량보다 작을 수 있다.
도 4는 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 전자 장치(1000)는 SoC(1100) 및 메모리 장치(1200)를 포함할 수 있다. 여기서, 메모리 장치(1200)의 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240)은 각각 도 1 내지 도 3에서 전술한 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)일 수 있다.
도 4를 참조하면, SoC(1100)는 대역폭이 서로 다른 제 1 채널(CH1) 및 제 2 채널(CH2)을 통해 하나의 메모리 패키지(즉, 메모리 장치(1200))와 통신할 수 있다. SoC(1100)는 제 1 프로세서(1110), 제 2 프로세서(1120), 제 1 메모리 컨트롤러(1130), 및 제 2 메모리 컨트롤러(1140)를 포함할 수 있다.
예를 들어, 제 1 프로세서(1110)는 CPU(central processing unit), ISP(image signal processing unit), 및 DSP(digital signal processing unit) 중 적어도 하나일 수 있다. 제 2 프로세서(1120)는 제 1 프로세서(1110)가 지원하는 어플리케이션들과 다른 어플리케이션들(예를 들면, 가상 현실(VR), 증강 현실(AR), 혼합 현실(MR) 등)을 지원할 수 있다. 예를 들어, 제 2 프로세서(1120)가 지원하는 어플리케이션에 필요한 연산량은 제 1 프로세서(1110)가 지원하는 어플리케이션에 필요한 연산량보다 클 수 있다. 따라서, 제 2 프로세서(1120)는 제 1 프로세서(1110)의 메모리 칩보다 높은 대역폭을 제공하는 메모리 칩과 통신할 수 있다. 예를 들어, 제 2 프로세서(1120)는 GPU(graphics processing unit), VPU(vision processing unit), 및 NPU(neural processing unit) 중 적어도 하나일 수 있다.
제 1 메모리 컨트롤러(1130)는 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)과 통신을 수행하기 위한 인터페이스를 제공할 수 있다. 제 1 프로세서(1110)의 제어에 따라, 제 1 메모리 컨트롤러(1130)는 제 1 프로세서(1110)으로부터 제공된 데이터를 제 1 메모리 칩(1230)으로 전송하거나 제 1 메모리 칩(1230)으로부터 제공된 데이터를 제 1 프로세서(1110)로 전송할 수 있다.
예를 들어, 제 1 메모리 컨트롤러(1130)는 제 1 클럭 신호(CK1), 제 1 리셋 신호(RESET1), 제 1 클럭 인에이블 신호(CKE1), 제 1 CA 신호들(CA1[1:I])을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있다. 여기서, 제 1 리셋 신호(RESET1)은 제 1 메모리 칩(1230)을 리셋하기 위한 신호이고, 제 1 클럭 인에이블 신호(CKE1)는 파워 다운(power down) 모드 또는 셀프 리프레쉬 모드에서 제 1 메모리 칩(1230)의 버퍼들의 활성화 여부를 결정하기 위한 신호일 수 있다. 도 4에서, CMD1/ADD1는 제 1 CA 신호들(CA1[1:I])에 포함된 명령 및 어드레스를 나타낼 수 있다.
제 1 메모리 컨트롤러(1130)는 쓰기 데이터를 포함하는 제 1 DQ 신호들(DQ1[1:J])을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있다. 제 1 메모리 컨트롤러(1130)는 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로부터 읽기 데이터를 포함하는 제 1 DQ 신호들(DQ1[1:J])을 수신할 수 있다. 도 4에서, WORD1은 제 1 메모리 칩(1230)의 쓰기 데이터 또는 읽기 데이터를 나타낼 수 있다. 제 1 채널(CH1)은 제 1 메모리 칩(1230)의 클럭 핀, CA 핀들, DQ 핀들과 전기적으로 각각 연결되는 전송 경로들을 포함할 수 있고, 제 1 채널(CH1)은, 예를 들어, 전술한 도 1의 기판들(300, 13) 각각에 형성될 수 있다.
제 2 메모리 컨트롤러(1140)는 제 1 메모리 컨트롤러(1130)와 유사하게, 제 2 프로세서(1120)의 제어에 따라 제 2 메모리 칩(1240)을 제어할 수 있다. 예를 들어, 제 2 메모리 컨트롤러(1140)는 제 2 클럭 신호(CK2), 제 2 리셋 신호(RESET2), 제 2 클럭 인에이블 신호(CKE2), 제 2 CA 신호들(CA2[1:M])을 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 전송할 수 있다. 제 2 메모리 컨트롤러(1140)는 제 1 메모리 칩(1230)에 비해 높은 대역폭을 제공하는 제 2 메모리 칩(1240)을 구동하기 위해, 제 2 데이터 클럭 신호(WCK2)를 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 더 전송할 수 있다.
또한, 제 2 메모리 컨트롤러(1140)는 쓰기 데이터를 포함하는 제 2 DQ 신호들(DQ2[1:N])을 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 전송할 수 있다. 제 2 메모리 컨트롤러(1140)는 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로부터 읽기 데이터를 포함하는 제 2 DQ 신호들(DQ2[1:N])을 수신할 수 있다. 도 4에서, WORD2는 제 2 메모리 칩(1240)의 쓰기 데이터 또는 읽기 데이터를 나타낼 수 있다. 제 2 채널(CH2)은 제 2 메모리 칩(1240)의 클럭 핀, CA 핀들, DQ 핀들과 전기적으로 각각 연결되는 전송 경로들을 포함할 수 있고, 제 2 채널(CH2)은, 예를 들어, 전술한 도 1의 기판들(300, 13) 각각에 형성될 수 있다.
실시 예에 있어서, 도 4에 도시된 것과 달리, 제 1 메모리 컨트롤러(1130) 및 제 2 메모리 컨트롤러(1140)는 동일한 클럭 신호(CK)를 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240)으로 각각 전송할 수 있다. 또는, 제 1 메모리 컨트롤러(1130) 및 제 2 메모리 컨트롤러(1140)는 하나의 공통 클럭 신호(CK)를 메모리 장치(1200)로 전송할 수 있고, 하나의 공통 클럭 신호(CK)는 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240)에 의해 공유될 수 있다.
버스(1180)는 제 1 프로세서(1110), 제 2 프로세서(1120), 제 1 메모리 컨트롤러(1130), 및 제 2 메모리 컨트롤러(1140)간의 데이터 입출력 경로를 제공할 수 있다. 예를 들어, 버스(1180)는 AMBA(advanced microcontroller bus architecture), AHB(advanced high-performance bus), APB(advanced peripheral bus), AXI(advanced eXtensible interface), ASB(advanced system bus), ACE(AXI coherency extensions), 또는 이들의 결합으로 구현될 수 있으나 이에 한정되는 것은 아니다.
도 5는 도 4의 메모리 장치가 SoC의 읽기 명령을 수행하는 동작을 예시적으로 보여주는 타이밍도이다. 도 5는 도 4를 참조하여 설명될 것이다.
제 1 메모리 컨트롤러(1130)는 제 1 클럭 신호(CK1)를 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있고 그리고 제 2 메모리 컨트롤러(1140)는 제 2 클럭 신호(CK2)를 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 전송할 수 있다. 여기서, 제 1 클럭 신호(CK1)의 주파수 및 제 2 클럭 신호(CK2)의 주파수는 서로 동일한 것으로 가정한다.
제 1 메모리 컨트롤러(1130)는 제 1 클럭 신호(CK1)에 동기된 제 1 CA 신호들(CA1[1:I])을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있고 그리고 제 2 메모리 컨트롤러(1140)는 제 2 클럭 신호(CK2)에 동기된 제 2 CA 신호들(CA2[1:M])을 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 전송할 수 있다. 제 1 CA 신호들(CA1[1:I])의 전송 속도는 제 1 클럭 신호(CK1)의 주파수와 동일할 수 있다(즉, SDR(single data rate)). 제 2 CA 신호들(CA2[1:M])의 전송 속도는 제 2 클럭 신호(CK2)의 주파수의 두 배일 수 있다(즉, DDR). 제 2 메모리 칩(1240)의 낮은 대기 시간을 위해, 제 2 메모리 컨트롤러(1140)는 제 1 메모리 컨트롤러(1130)보다 빠르게 제 2 CA 신호들(CA2[1:M])을 생성할 수 있다.
제 1 메모리 컨트롤러(1130)에 비해, 제 2 메모리 컨트롤러(1140)는 제 2 데이터 클럭 신호(WCK2)를 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 더 전송할 수 있다. 예를 들어, 제 2 데이터 클럭 신호(WCK2)의 주파수는 제 2 클럭 신호(CK2)의 주파수의 두 배일 수 있다.
도 5에서, 설명의 편의를 위해, 제 1 DQ 신호들(DQ1[1:J])은 제 1 클럭 신호(CK1)에 정렬되고, 제 2 DQ 신호들(DQ2[1:N])은 제 2 데이터 클럭 신호(WCK2)에 정렬되고, 그리고 제 2 데이터 클럭 신호(WCK2)는 제 2 클럭 신호(CK2)에 정렬된 것으로 가정한다. 그리고, 제 1 메모리 칩(1230)은 제 1 클럭 신호(CK1)에 대해 DDR 모드로 읽기 데이터를 출력하고 제 2 메모리 칩(1240)은 제 2 데이터 클럭 신호(WCK2)에 대해 QDR 모드로 읽기 데이터를 출력하는 것으로 가정한다. 또한, T1 시점 이전에서, 활성화 명령에 응답하여, 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240) 모두는 임의의 워드 라인들을 이미 활성화한 것으로 가정한다.
T1 시점에서, 제 1 메모리 칩(1230)은 제 1 클럭 신호(CK1)의 상승 엣지에서 제 1 CA 신호들(CA1[1:I])을 샘플링(또는 래치)할 수 있다. 유사하게, 제 2 메모리 칩(1240)도 제 2 클럭 신호(CK2)의 상승 엣지에서 제 2 CA 신호들(CA2[1:M])을 샘플링할 수 있다.
T2 시점에서, 제 2 메모리 칩(1240)은 제 2 클럭 신호(CK2)의 하강 엣지에서 제 2 CA 신호들(CA2[1:M])을 샘플링할 수 있다. 제 2 메모리 칩(1240)은 T1 시점 및 T2 시점에서 샘플링된 제 2 CA 신호들(CA2[1:M])을 디코드하여 제 2 읽기 명령(RD2) 및 읽기 어드레스를 확인할 수 있다.
T3 시점에서, 제 1 메모리 칩(1230)은 제 1 클럭 신호(CK1)의 상승 엣지에서 제 1 CA 신호들(CA1[1:I])을 샘플링할 수 있다. 제 1 메모리 칩(1230)은 T1 시점 및 T3 시점에서 샘플링된 제 1 CA 신호들(CA1[1:I])을 디코드하여 제 1 읽기 명령(RD1) 및 읽기 어드레스를 확인할 수 있다.
실시 예에 있어서, 전술한대로, 제 2 메모리 칩(1240)은 제 1 메모리 칩(100)의 대기 시간보다 낮은 대기 시간을 제공할 수 있다. 이를 위해, 제 2 메모리 칩(1240)은 제 2 클럭 신호(CK2)의 상승 엣지 및 하강 엣지 모두에서 샘플링 동작을 수행하여 제 2 읽기 명령(RD2)을 디코드하는데 소요되는 시간을 줄일 수 있다.
전술한 CA 핀들 및 CA 버퍼들의 수를 줄이기 위해, 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240)은 샘플링 동작을 반복하여 수행할 수 있다. 만약 제 1 CA 신호들(CA1[1:I])의 수 및 제 2 CA 신호들(CA2[1:M])의 수가 충분히 크면, 도 5에서 도시된 것과 달리, 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240) 각각은 한 번의 샘플링을 통해 제 1 읽기 명령(RD1) 및 제 2 읽기 명령(RD2)을 확인할 수도 있다.
T4 시점에서, 제 2 메모리 칩(1240)은 제 2 읽기 명령(RD2)에 따른 제 2 읽기 데이터를 포함하는 제 2 DQ 신호들(DQ2[1:N])을 제 2 메모리 컨트롤러(1140)로 출력할 수 있다. 설명의 편의를 위해, 제 2 DQ 신호들(DQ2[1:N]) 중 하나의 타이밍도만 도시되었다. 여기서, T1 시점 내지 T4 시점 사이의 간격은 제 2 메모리 칩(1240)의 RL일 수 있다. RL은 뱅크들로부터 읽기 데이터에 해당하는 비트들이 프리패치되는 시간, 비트들을 직렬화하는데 소요되는 시간 등을 포함할 수 있다.
T5 시점에서, 제 2 메모리 칩(1240)은제 2 읽기 데이터의 출력을 완료할 수 있다. 여기서, 제 2 메모리 칩(1240)의 버스트 랭스는 16인 것으로 가정하였으나, 버스트 랭스는 MRS 명령에 따라 변경될 수 있다. 실시 예에 있어서, 제 2 DQ 신호들(DQ2[1:N])은 T4 시점 내지 T5 시점 이외의 구간에서는 로직 1에 대응하는 레벨로 설정될 수 있다.
T5 시점에서, 제 1 메모리 칩(1230)은 제 1 읽기 명령(RD1)에 따른 제 1 읽기 데이터를 포함하는 제 1 DQ 신호들(DQ1[1:J])을 제 1 메모리 컨트롤러(1130)로 출력할 수 있다. 설명의 편의를 위해, 제 1 DQ 신호들(DQ1[1:J]) 중 하나의 타이밍도만 도시되었다. 여기서, T1 시점 내지 T5 시점 사이의 간격은 제 1 메모리 칩(1230)의 RL일 수 있다. 즉, 제 2 메모리 칩(1240)의 RL은 제 1 메모리 칩(1230)의 RL보다 낮을 수 있다.
T6 시점에서, 제 1 메모리 칩(1230)은제 1 읽기 데이터의 출력을 완료할 수 있다. 유사하게, 제 1 메모리 칩(1230)의 버스트 랭스도 16일 수도 있으나, MRS 명령에 따라 변경될 수 있다. 실시 예에 있어서, 제 1 DQ 신호들(DQ1[1:J])은 T5 시점 내지 T6 시점 이외의 구간에서는 로직 0에 대응하는 레벨로 설정될 수 있다.
도 5를 참조하면, 제 1 채널(CH1)을 통한 제 1 DQ 신호들(DQ1[1:J])의 전송 속도보다 제 2 채널(CH2)을 통한 제 2 DQ 신호들(DQ2[1:N])의 전송 속도가 더 높은 것을 확인할 수 있다. 표 1에서 제 1 채널(CH1)의 대역폭과 제 2 채널(CH2)의 대역폭이 예시적으로 비교되었다.
CH1 (제 1 메모리 칩 x16) CH2 (제 2 메모리 칩 x16)
CK1 1.75 [GHz] CK2 1.75 [GHz]
WCK2 3.5 [GHz]
Data rate/pin 3.5 [Gbps] Data rate/pin 14.0 [Gbps]
BW/channel 7.0 [GBps] BW/channel 28.0 [GBps]
표 1을 참조하면, 제 1 클럭 신호(CK1)의 주파수 및 제 2 클럭 신호(CK2)의 주파수는 1.75GHz이고, 제 2 데이터 클럭 신호(WCK2)의 주파수는 3.5GHz이다. 제 1 메모리 칩(1230)은 제 1 클럭 신호(CK1)에 대해 DDR 모드로 읽기 데이터를 출력하므로, 핀당 전송 속도는 3.5Gbps(giga bit per second)이다. 반면에, 제 2 메모리 칩(1240)은 제 2 데이터 클럭 신호(WCK2)에 대해 QDR 모드로 읽기 데이터를 출력하므로, 핀당 전송 속도는 14.0Gbps이다. 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240)이 모두 x16 장치인 것으로 가정하면, 제 1 메모리 칩(1230)의 대역폭은 7.0GBps(giga byte per second)이고 제 2 메모리 칩(1240)의 대역폭은 28.0GBps이다. 제 1 채널(CH1)에 제 1 메모리 칩(1230)이 할당되고 제 2 채널(CH2)에 제 2 메모리 칩(1240)이 할당되었으므로, 제 1 메모리 칩(1230)의 대역폭이 제 1 채널(CH1)의 대역폭이고, 제 2 메모리 칩(1240)의 대역폭이 제 2 채널(CH2)의 대역폭이다. 도 5 및 표 1의 예시에서, 제 2 메모리 칩(1240)의 대역폭은 제 1 메모리 칩(1230)의 대역폭의 네 배이다.
실시 예에 있어서, 제 2 메모리 칩(1240)은 제 2 데이터 클럭 신호(WCK2)에 대해 DDR 모드로 읽기 데이터를 출력할 수 있다. 이 경우, 표 1에서, 제 2 데이터 클럭 신호(WCK2)의 주파수는 7.0GHz일 수 있다. 제 2 메모리 칩(1240)이 DDR 모드에서 동작해도 제 2 데이터 클럭 신호(WCK2)의 주파수가 두 배로 증가하기 때문에, 제 2 메모리 칩(1240)의 대역폭은 변경되지 않을 수 있다.
실시 예에 있어서, 제 1 채널(CH1) 및 제 2 채널(CH2) 각각에 하나 이상의 메모리 칩들이 할당될 수 있다. 이 경우, 할당되는 메모리 칩들의 수에 비례하여 채널의 대역폭이 증가할 수 있다.
도 6은 도 4의 전자 장치의 동작 방법을 예시적으로 보여주는 순서도이다. 도 6은 도 4를 참조하여 설명될 것이다. 전자 장치의 동작 방법은 크게 모드 레지스터 설정 단계(S110), 노멀 동작 단계(S120), 및 셀프 리프레쉬 단계(S130)로 나뉘어질 수 있다. 다만, S110 내지 S130 단계들의 순서는 도시된 것에 한정되지 않는다. 예를 들어, 노멀 동작 단계(S120)에서 모드 레지스터 설정 단계(S110)로 진입될 수 있고, 모드 레지스터 설정 단계(S110)에서 셀프 리프레쉬 단계(S130)로 진입될 수도 있다.
S111 단계에서, SoC(1100)는 MRS 명령을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있다. S112 단계에서, 제 1 메모리 칩(1230)은 MRS 명령에 응답하여 제 1 채널(CH1)에 대한 동작 모드들을 설정할 수 있다. 제 1 메모리 칩(1230)은 MRS 명령에 응답하여 모드 레지스터의 설정값을 업데이트할 수 있다.
S113 단계에서, SoC(1100)는 MRS 명령을 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 전송할 수 있다. S114 단계에서, 제 2 메모리 칩(1240)은 MRS 명령에 응답하여 제 2 채널(CH2)에 대한 동작 모드들을 설정할 수 있다. 제 2 메모리 칩(1240)은 MRS 명령에 응답하여 모드 레지스터의 설정값을 업데이트할 수 있다.
S111 및 S113 단계들의 순서는 도시된 것에 한정되지 않는다. SoC(1100)는 MRS 명령들을 제 1 및 제 2 채널들(CH1, CH2)을 통해 메모리 장치(1200)로 독립적으로 전송할 수 있다.
S121 단계에서, SoC(1100)는 제 1 메모리 칩(1230)으로 접근하기 위한 명령을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있다. S122 단계에서, 제 1 메모리 칩(1230)은 전송된 명령을 처리할 수 있다. 여기서, 명령은 활성화 명령, 읽기 명령, 쓰기 명령, 프리차지 명령 등과 같이 제 1 메모리 칩(1230)에 저장되거나 저장될 데이터에 관한 명령일 수 있다.
S123 단계에서, SoC(1100)는 제 2 메모리 칩(1240)으로 접근하기 위한 명령을 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 전송할 수 있다. S124 단계에서, 제 2 메모리 칩(1240)은 전송된 명령을 처리할 수 있다. 여기서, 명령은 제 2 메모리 칩(1240)에 저장되거나 저장될 데이터에 관한 명령일 수 있다. S121 및 S123 단계들의 순서는 도시된 것에 한정되지 않는다. SoC(1100)는 명령들을 제 1 및 제 2 채널들(CH1, CH2)을 통해 메모리 장치(1200)로 독립적으로 전송할 수 있다.
S120 단계에서, SoC(1100)는 메모리 장치(1200)에 저장된 데이터를 유지하기 위해 리프레쉬 명령을 발행할 수 있다. 이 경우, 메모리 장치(1200)는 SoC(1100)가 발행한 리프레쉬 명령에 기초하여 리프레쉬 동작을 수행할 수 있다.
그러나, SoC(1100)는 특정한 시간 동안 메모리 장치(1200)를 접근할 필요가 없으면, 메모리 장치(1200)로 셀프 리프레쉬 명령을 발행할 수 있다. 셀프 리프레쉬 명령에 응답하여, 메모리 장치(1200)의 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240) 각각은 스스로 리프레쉬 동작을 수행하여 데이터를 유지할 수 있다.
실시 예에 있어서, 제 1 메모리 칩(1230)의 대역폭은 제 2 메모리 칩(1240)의 대역폭보다 낮은 대신에, 제 1 메모리 칩(1230)의 전력 소모는 제 2 메모리 칩(1240)의 전력 소모보다 낮을 수 있다. 따라서, SoC(1100)는 제 2 메모리 칩(1240)에 저장된 데이터를 제 1 메모리 칩(1230)으로 복사하고 그 다음에 셀프 리프레쉬 명령을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있다.
S131 단계에서, SoC(1100)는 제 2 메모리 칩(1240)에 저장된 데이터를 복사하기 위한 읽기 명령을 제 2 채널(CH2)을 통해 제 2 메모리 칩(1240)으로 전송할 수 있다. S132 단계에서, 메모리 장치(1200)의 제 2 메모리 칩(1240)은 읽기 명령에 응답하여, 읽기 데이터를 제 2 채널(CH2)을 통해 SoC(1100)로 전송할 수 있다.
S133 단계에서, SoC(1100)는 S132 단계에서 전송된 읽기 데이터와 함께 쓰기 명령을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)으로 전송할 수 있다. S132 단계에서 전송된 읽기 데이터는 새로운 쓰기 데이터일 수 있다. 메모리 장치(1200)의 제 1 메모리 칩(1230)은 새로운 쓰기 데이터를 저장할 수 있고, 제 2 메모리 칩(1240)에 저장된 데이터는 제 1 메모리 칩(1230)으로 복사될 수 있다.
S134 단계에서, SoC(1100)는 셀프 리프레쉬 명령을 제 1 채널(CH1)을 통해 제 1 메모리 칩(1230)로 전송할 수 있다. 제 1 메모리 칩(1230)은 셀프 리프레쉬 명령에 응답하여, S133 단계 이전에 저장되었던 데이터 및 S133 단계를 통해 복사된 데이터를 유지할 수 있다.
실시 예에 있어서, SoC(1100)는 S131 단계를 수행하기 전에, 제 1 메모리 칩(1230)에 저장된 데이터를 고려하여 제 2 메모리 칩(1240)에 저장된 데이터가 제 1 메모리 칩(1230)에 저장될 수 있는지 여부를 판별할 수 있다. SoC(1100)는 판별 결과에 기초하여, 즉 제 2 메모리 칩(1240)에 저장된 데이터가 제 1 메모리 칩(1230)에 저장될 수 있으면, S131 내지 S134 단계들을 수행할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 7은 도 2 내지 도 4를 참조하여 설명될 것이다. 도 7에서, 도 7의 전자 장치(2000)와 도 4의 전자 장치(1000)간의 차이점이 주로 설명될 것이다.
도 4의 제 1 메모리 칩(1230) 및 제 2 메모리 칩(1240) 각각은 하나의 채널을 지원하는 것으로 설명되었다. 그러나 도 7을 참조하면, 제 1 메모리 칩(2230)은 제 1 채널(CH1) 및 제 2 채널(CH2)을 지원할 수 있고 제 2 메모리 칩(2240)은 제 3 채널(CH3) 및 제 4 채널(CH4)을 지원할 수 있다. 즉, 본 발명의 실시 예에 따른 제 1 및 제 2 메모리 칩들 각각은 적어도 하나 이상의 채널들을 지원할 수 있다. 제 1 및 제 2 메모리 칩들 각각은 지원하는 채널들의 수에 따라 도 2 내지 도 3에서 전술한 구성 요소들을 더 포함할 수 있다.
메모리 장치(2200)가 총 네 개의 채널들(CH1~CH4)을 지원함에 따라, SoC(2100)는 제 1 프로세서(2110), 제 2 프로세서(2120), 제 1 내지 제 4 메모리 컨트롤러들(2130~2160), 스케줄러(2170), 및 버스(2180)를 포함할 수 있다. 제 1 프로세서(2110), 제 2 프로세서(2120), 및 버스(2180)는 도 4의 제 1 프로세서(1110), 제 2 프로세서(1120), 및 버스(1180)와 유사하게 동작할 수 있다.
제 1 메모리 컨트롤러(2130)는 제 제 1 클럭 인에이블 신호(CKE1) 및 제 1 CA 신호들(CA1[1:I])을 1 채널(CH1)을 통해 제 1 메모리 칩(2230)으로 전송할 수 있다. 제 2 메모리 컨트롤러(2140)는 제 2 클럭 인에이블 신호(CKE2) 및 제 2 CA 신호들(CA2[1:M])을 제 2 채널(CH2)을 통해 제 2 메모리 칩(2240)으로 전송할 수 있다.
제 1 및 제 2 메모리 컨트롤러들(2130, 2140)은 클럭 신호(CK12) 및 리셋 신호(RESET12)를 제 1 및 제 2 채널들(CH1, CH2)을 통해 제 1 메모리 칩(2230)으로 전송할 수 있다. 클럭 신호(CK12) 및 리셋 신호(RESET12)와 같이 제 1 메모리 칩(2230)의 제 1 채널(CH1)에 대한 회로 및 제 2 채널(CH2)에 대한 회로에 의해 공유되는 신호들은 제 1 채널(CH1) 및 제 2 채널(CH2) 각각을 통해 전송되지 않을 수 있다.
제 3 및 제 4 메모리 컨트롤러들(2150, 2160)은 제 3 및 제 4 채널들(CH3, CH4)을 통해 제 2 메모리 칩(2240)과 통신할 수 있고, 제 1 및 제 2 메모리 컨트롤러들(2130, 2140)과 유사하게 동작할 수 있다.
스케줄러(2170)는 제 1 및 제 2 프로세서들(2110, 2120)의 제어에 따라, 제 1 내지 제 4 메모리 컨트롤러들(2130~2160)의 동작 순서를 결정할 수 있다. 스케줄러(2170)는 결정된 동작 순서에 따라 제 1 및 제 2 프로세서들(2110, 2120)과 제 1 내지 제 4 메모리 컨트롤러들(2130~2160)을 각각 연결할 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 8은 도 1 내지 도 3을 참조하여 설명될 것이다. 전자 장치(3000)는 SoC(3100), 기판(3200), 및 메모리 장치(3300)를 포함할 수 있다.
SoC(3100)는 기판(3200)의 일면에 배치될 수 있고, SoC(3100)의 일면에는 솔더 볼 또는 범프가 배치될 수 있다. 솔더 볼 또는 범프를 통해 SoC(3100)와 기판(3200)은 서로 전기적으로 연결될 수 있다. SoC(3100)는 도 1, 도 4, 및 도 7에서 설명된 SoC일 수 있다.
기판(3200)은 SoC(3100)와 메모리 장치(3300)간의 입출력 경로를 제공할 수 있다. 예를 들어, 기판(3200)은 인쇄 회로 기판, 연성 회로 기판, 세라믹 기판, 또는 인터포저일 수 있다. 기판(3200)이 인터포저인 경우, 기판(3200)은 실리콘 웨이퍼를 이용하여 구현될 수 있다. 기판(3200)의 내부에는 다수의 배선들이 구현될 수 있다.
기판(3200)은 도 4 및 도 7에서 전술한 채널들을 위한 배선들을 제공할 수 있다. 도 8을 참조하면, 제 1 채널(CH1)을 형성하는 배선들과 제 2 채널(CH2)을 형성하는 배선들이 예시적으로 도시되어 있다. 다만, 도 8에서 도시된 배선들의 수, 제 1 채널(CH1)의 배선들의 수, 제 2 채널(CH2)의 배선들의 수는 예시적인 것에 불과하다. 그리고, 기판(3200)의 배선들은 세 개 이상의 채널들을 형성할 수도 있다.
메모리 장치(3300)는 수직 방향으로 적층된 다수의 메모리 다이들을 포함할 수 있다. 예를 들어, 메모리 장치(3300)는 고대역폭을 제공하는 HBM 장치일 수 있다. 메모리 장치(3300)는 SoC(3100)가 배치된 기판(3200)의 일면에 배치될 수 있다. 메모리 장치(3300)의 일면에는 솔더 볼 또는 범프가 배치될 수 있다. 솔더 볼 또는 범프를 통해, 메모리 장치(3300)와 기판(3200)은 서로 전기적으로 연결될 수 있다. 메모리 장치(3300)는 제 1 메모리 다이(3310), 제 2 메모리 다이(3320), 버퍼 다이(3330), 및 관통 전극(through silicon via; TSV)들을 포함할 수 있다.
제 1 메모리 다이(3310) 및 제 2 메모리 다이(3320)는 도 2의 제 1 메모리 칩(100) 및 도 3의 제 2 메모리 칩(200)과 각각 대응할 수 있다. 제 1 메모리 다이(3310)는 도 2의 뱅크들(161)에 대응하는 제 1 뱅크들(3311), 제 1 뱅크들(3311)의 데이터 입출력을 위한 제 1 관통 전극들, 및 제 1 관통 전극들이 배치되는 제 1 관통 전극 영역(3312)을 포함할 수 있다. 제 2 메모리 다이(3320)는 도 3의 뱅크들(261)에 대응하는 제 2 뱅크들(3321), 제 2 뱅크들(3312)의 데이터 입출력을 위한 제 2 관통 전극들, 및 제 2 관통 전극들이 배치되는 제 2 관통 전극 영역(3322)을 포함할 수 있다.
여기서, 제 1 관통 전극 영역(3312)은 제 1 메모리 다이(3310)에서 제 1 메모리 다이(3310)와 버퍼 다이(3330)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 유사하게, 제 2 관통 전극 영역(3322)은 제 2 메모리 다이(3320)에서 제 2 메모리 다이(3320)와 버퍼 다이(3330)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다.
관통 전극들은 제 1 및 제 2 메모리 다이들(3310, 3320) 그리고 버퍼 다이(3330)간의 전기적 경로들을 제공할 수 있다. 제 1 및 제 2 메모리 다이들(3310, 3320) 그리고 버퍼 다이(3330)는 관통 전극들에 의하여 서로 전기적으로 연결될 수 있다. 예를 들어, 관통 전극들의 수는 수백 내지 수천 개일 수 있고, 관통 전극들은 매트리스 배열로 배치될 수 있다.
실시 예에 있어서, 도 8에 도시된 것처럼, 제 1 뱅크들(3311)을 접근하기 위한 구성 요소들(예를 들면, 도 2의 뱅크들(161) 이외의 구성 요소들)은 버퍼 다이(3330)에 배치될 수 있다. 또한, 제 2 뱅크들(3321)을 접근하기 위한 구성 요소들(예를 들면, 도 3의 뱅크들(261) 이외의 구성 요소들)도 버퍼 다이(3330)에 배치될 수 있다.
버퍼 다이(3330)는 관통 전극들을 통해 제 1 관통 전극 영역(3312) 및 제 2 관통 전극 영역(3322)과 연결될 수 있다. 버퍼 다이(3330)는 외부로부터 데이터를 수신하고 관통 전극들을 통해 수신된 데이터를 제 1 및 제 2 메모리 다이들(3310, 3320)로 전송할 수 있다. 버퍼 다이(3330)는 제1 및 제 2 메모리 다이들(3310, 3320)에 저장된 데이터를 관통 전극들을 통해 수신하고, 수신된 데이터를 외부로 출력할 수 있다.
버퍼 다이(3330)는 도 2의 DQ 핀들(113)에 대응하는 제 1 DQ 핀들(미도시), 제 1 DQ 핀들 및 제 1 메모리 다이(3310)를 구동하는 제 1 버퍼 회로(3331), 도 3의 DQ 핀들(213)에 대응하는 제 2 DQ 핀들(미도시), 제 2 DQ 핀들 및 제 2 메모리 다이(3320)를 구동하는 제 2 버퍼 회로(3332)를 포함할 수 있다.
제 1 버퍼 회로(3331)는 제 1 뱅크들(3311)을 접근하기 위한 회로 및 제 1 DQ 핀들을 구동하기 위한 회로(즉, 도 2의 제 1 메모리 칩(100)의 구성 요소들)를 포함할 수 있다. 제 1 버퍼 회로(3331)는 제 1 DQ 핀들로부터 전송된 데이터를 병렬화하고 병렬화된 데이터를 제 1 관통 전극 영역(3312)으로 전송하는 병렬화기(미도시) 및 제 1 관통 전극 영역(3312)으로부터 전송된 데이터를 직렬화하고 직렬화된 데이터를 제 1 DQ 핀들로 전송하는 직렬화기(미도시)를 더 포함할 수 있다.
직렬화기 및 병렬화기는 제 1 및 제 2 메모리 다이들(3310, 3320)이 적층됨에 따라 증가하는 DQ 신호들의 수를 줄이기 위한 회로이고, 도 2 및 도 3에서 전술한 직렬화기들(171, 271) 및 병렬화기들(172, 272)과 다를 수 있다. 제 1 버퍼 회로(3331)와 유사하게, 제 2 버퍼 회로(3332)도 제 2 뱅크들(3321)을 접근하기 위한 회로, 제 2 DQ 핀들을 구동하기 위한 회로, 및 DQ 신호들의 수를 줄이기 위한 직렬화기 및 병렬화기를 포함할 수 있다.
도 8에서, 제 2 채널(CH2)의 대역폭은 제 1 채널(CH1)의 대역폭보다 높을 수 있고, 제 2 버퍼 회로(3332)에 의한 제 2 DQ 핀들 각각의 전송 속도는 제 1 버퍼 회로(3331)에 의한 제 1 DQ 핀들 각각의 전송 속도보다 높을 수 있다. 또한, 제 2 DQ 핀들의 수는 제 1 DQ 핀들의 수보다 클 수 있다.
다른 실시 예에 있어서, 도 8에서 도시된 것과 달리, 도 2의 제 1 메모리 칩(100)의 구성 요소들이 모두 제 1 메모리 다이(3310)에 배치될 수 있고, 도 3의 제 2 메모리 칩(200)의 구성 요소들이 모두 제 2 메모리 다이(3320)에 배치될 수도 있다. 이 경우, 버퍼 다이(3330)는 제 1 채널(CH1) 및 제 2 채널(CH2)을 통해 전송된 신호들을 버퍼링하고, 버퍼링된 신호들을 제 1 및 제 2 메모리 다이들(3310, 3320)로 전송하거나 또는 제 1 및 제 2 메모리 다이들(3310, 3320)로부터 전송된 신호들을 버퍼링하고, 버퍼링된 신호들을 제 1 채널(CH1) 및 제 2 채널(CH2)을 통해 출력하는 회로를 포함할 수 있다.
또 다른 실시 예에 있어서, 도 8에서 도시된 것과 달리, 버퍼 다이(3330)는 제 1 메모리 다이(3310) 및 제 2 메모리 다이(3320)를 구동할 수 있고, 동시에 제 1 메모리 다이(3310) 또는 제 2 메모리 다이(3320)와 유사하게 동작할 수 있다. 버퍼 다이(3330)도 뱅크들, 뱅크들을 구동하기 위한 회로를 더 포함할 수 있고, 버퍼 다이(3330)에 포함된 뱅크들도 임의의 채널로 할당될 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 전자 장치(4000)는 MIPI(mobile industry processor interface) 연합(alliance)에 의해 제안된 인터페이스들을 이용하거나 지원할 수 있는 전자 장치로 구현될 수 있다. 예를 들어, 전자 장치(4000)는 서버, 컴퓨터, 스마트폰, 태블릿(tablet), PDA(personal digital assistant), 디지털 카메라(digital camera), PMP(portable multimedia player), 웨어러블(wearable) 장치, 사물 인터넷(internet of things; IoT) 장치 등 중 하나일 수 있으나, 이에 한정되지 않는다.
전자 장치(4000)는 SoC(4100) 및 메모리 장치(4200)를 포함할 수 있다. SoC(4100)는 제 1 프로세서(4110) 및 제 2 프로세서(4120)을 포함할 수 있고, 도 1, 도 4, 도 7, 및 도 8에서 전술한 SoC들과 실질적으로 동일하게 구현될 수 있다. 메모리 장치(4200)는 제 1 메모리 칩(4230) 및 제 2 메모리 칩(4240)을 포함할 수 있고, 도 1, 도 4, 도 7, 도 8에서 전술한 메모리 장치들과 실질적으로 동일하게 구현될 수 있다.
전자 장치(4000)는 SoC(4100)와 통신하는 디스플레이(4310)를 포함할 수 있다. SoC(4100)는 DSI(display serial interface)에 따라 DSI 장치(4315)와 통신할 수 있다. 예를 들어, DSI 장치(4315)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
전자 장치(4000)는 SoC(4100)와 통신하는 이미지 센서(4320)를 포함할 수 있다. SoC(4100)는 CSI(camera serial interface)에 따라 CSI 장치(4325)와 통신할 수 있다. 예를 들어, CSI 장치(4325)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 장치(4000)는 SoC(4100)와 통신하는 RF(radio frequency) 칩(4330)을 더 포함할 수 있다. RF 칩(4330)은 물리 계층(4331), DigRF 슬레이브(4332), 및 안테나(4333)를 포함할 수 있다. 예를 들어, RF 칩(4330)의 물리 계층(4331)과 SoC(4100)는 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 장치(4000)는 임베디드/카드 스토리지(4340)를 더 포함할 수 있다. 임베디드/카드 스토리지(4340)는 SoC(4100)로부터 제공된 데이터를 저장할 수 있고, 메모리 장치(4200)로부터 제공된 데이터를 영구적으로 저장할 수 있다. 전자 장치(4000)는 WiMax(worldwide interoperability for microwave access, 1750), WLAN(wireless local area network, 4360), UWB(ultra wide band, 4370) 등을 통해 외부 시스템과 통신할 수 있다.
전자 장치(4000)에는 도 9에서 도시된 구성 요소들 이외에 다른 구성 요소들(예를 들면, 스피커, 마이크, GPS, 등)을 더 포함할 수 있다. 전자 장치(4000)이 지원해야 하는 기능들이 증가할수록, 전자 장치(4000)의 제한된 면적에 많은 구성 요소들을 배치해야 한다. 본 발명의 실시 예에 따르면, SoC(4100)는 전송 속도들 및 대역폭들이 서로 다른 여러 메모리 장치들과 통신하는 대신에, 적어도 두 개의 채널들을 통해 하나의 메모리 장치(4200)와 통신할 수 있다. 메모리 장치(4200)는 전송 속도들 및 대역폭들이 서로 다른 여러 메모리 칩들을 제공할 수 있다. 따라서, 전자 장치(4000)의 면적 및 비용이 감소할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
12, 1200, 2200, 3200, 4200: 메모리 장치;
100, 1230, 2230, 4230: 제 1 메모리 칩;
200, 1240, 2240, 4240: 제 2 메모리 칩;

Claims (10)

  1. 제 1 데이터를 저장하는 제 1 휘발성 메모리 셀 어레이를 포함하고, 그리고 제 1 대역폭으로 상기 제 1 데이터를 입력받거나 출력하는 제 1 휘발성 메모리 칩; 및
    제 2 데이터를 저장하는 제 2 휘발성 메모리 셀 어레이를 포함하고, 그리고 상기 제 1 대역폭과 다른 제 2 대역폭으로 상기 제 2 데이터를 입력받거나 출력하는 제 2 휘발성 메모리 칩을 포함하고,
    상기 제 1 휘발성 메모리 칩은:
    제 1 클럭을 수신하는 제 1 클럭 핀;
    상기 제 1 클럭에 동기된, 상기 제 1 데이터에 대한 제 1 명령 및 제 1 어드레스를 수신하는 제 1 CA 핀들; 및
    상기 제 1 명령에 따라, 제 1 전송 속도로 상기 제 1 데이터를 입력받거나 출력하는 제 1 DQ 핀들을 포함하고, 그리고
    상기 제 2 휘발성 메모리 칩은:
    제 2 클럭을 수신하는 제 2 클럭 핀;
    상기 제 2 클럭에 동기된, 상기 제 2 데이터에 대한 제 2 명령 및 제 2 어드레스를 수신하는 제 2 CA 핀들;
    상기 제 2 명령에 따라, 상기 제 1 전송 속도와 다른 제 2 전송 속도로 상기 제 2 데이터를 입력받거나 출력하는 제 2 DQ 핀들; 및
    상기 제 2 휘발성 메모리 칩은 상기 제 2 클럭보다 주파수가 높은 데이터 클럭을 수신하는 데이터 클럭 핀을 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 대역폭은 상기 제 1 대역폭보다 높고, 그리고
    상기 제 2 전송 속도는 상기 제 1 전송 속도보다 높은 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 전송 속도는 상기 제 1 클럭의 주파수의 두 배이고, 그리고
    상기 제 2 전송 속도는 상기 데이터 클럭의 주파수의 두 배 이상인 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 대역폭은 상기 제 1 대역폭보다 높고, 그리고
    상기 제 2 DQ 핀들의 수는 상기 제 1 DQ 핀들의 수보다 큰 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 클럭 핀, 상기 제 1 CA 핀들, 및 상기 제 1 DQ 핀들과 전기적으로 각각 연결되는 제 1 채널의 제 1 전송 경로들 및 상기 제 2 클럭 핀, 상기 제 2 CA 핀들, 및 상기 제 2 DQ 핀들과 전기적으로 각각 연결되는 제 2 채널의 제 2 전송 경로들을 포함하는 기판을 더 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 휘발성 메모리 칩은 상기 기판 상에 적층되고, 그리고
    상기 제 1 휘발성 메모리 칩은 상기 제 2 휘발성 메모리 칩 상에 적층되는 메모리 장치.
  8. 삭제
  9. 삭제
  10. 제 1 프로세서 및 제 2 프로세서를 포함하는 시스템 온 칩(system on chip); 및
    제 1 채널을 통해 상기 제 1 프로세서와 통신하는 제 1 휘발성 메모리 칩 및 제 2 채널을 통해 상기 제 2 프로세서와 통신하는 제 2 휘발성 메모리 칩을 포함하는 메모리 장치를 포함하되,
    상기 제 1 채널의 제 1 대역폭과 상기 제 2 채널의 제 2 대역폭은 서로 다르고,
    상기 제 1 휘발성 메모리 칩은:
    제 1 클럭을 수신하는 제 1 클럭 핀;
    상기 제 1 클럭에 동기된, 제 1 데이터에 대한 제 1 명령 및 제 1 어드레스를 수신하는 제 1 CA 핀들; 및
    상기 제 1 명령에 따라, 제 1 전송 속도로 상기 제 1 데이터를 입력받거나 출력하는 제 1 DQ 핀들을 포함하고, 그리고
    상기 제 2 휘발성 메모리 칩은:
    제 2 클럭을 수신하는 제 2 클럭 핀;
    상기 제 2 클럭에 동기된, 제 2 데이터에 대한 제 2 명령 및 제 2 어드레스를 수신하는 제 2 CA 핀들;
    상기 제 2 명령에 따라, 상기 제 1 전송 속도와 다른 제 2 전송 속도로 상기 제 2 데이터를 입력받거나 출력하는 제 2 DQ 핀들; 및
    상기 제 2 휘발성 메모리 칩은 상기 제 2 클럭보다 주파수가 높은 데이터 클럭을 수신하는 데이터 클럭 핀을 포함하는 전자 장치.
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