JP2021179962A - オンダイｅｃｃを選択的に無効化するための読み出しリトライ - Google Patents

Abstract

【課題】誤訂正を伴わずに、ホストが特定のメモリデバイスからデータを受信することを可能にするメモリコントローラを提供する。【解決手段】内部ＥＣＣ（エラー検査訂正）を実行するメモリデバイスは、メモリコントローラからの異なる読み出しコマンドに応答して、内部ＥＣＣを適用してまたは内部ＥＣＣを適用せずに、読み出しデータを選択的に返すことができる。メモリデバイスは通常、通常の読み出しコマンドに応答して、ＥＣＣを適用して、訂正済みデータを返すことができる。リトライコマンドに応答して、メモリデバイスは、内部ＥＣＣを適用せずに読み出しデータを返すことができる。【選択図】図１

Description

本説明は、概してメモリデバイスに関し、より詳細な説明は、内部エラー検査訂正（ＥＣＣ）の選択的適用に関する。

メモリサブシステムにおけるエラー処理は、ＲＡＳ期待を満たすために用いられるエラー処理を指すように、ＲＡＳ（信頼性、可用性、保守性）と称することができる。ＲＡＳ期待は、多くの場合、フルＳＤＤＣ（シングルデバイスデータ訂正）能力に関する期待を含み、ここでは、フルデバイス障害から生じるエラーを訂正することができる。しかしながら、将来世代のメモリサブシステムは、より少数のデバイスからより多くのデータが提供されるため、フルＳＤＤＣを提供するのに十分なＥＣＣ（エラー検査訂正）ビットを有しないであろう。ｘ４（デバイス毎の４ビット幅データインタフェース）ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスがＤＤＲ４（ダブルデータレート、バージョン４、ＪＥＳＤ７９−４、ＪＥＤＥＣによって２０１２年９月に最初に公開された）の下で単一のデバイスから４Ｂ（４バイト）のデータを提供する一方で、ＤＤＲ５（現在ＪＥＤＥＣによって議論中のＤＤＲバージョン５）ｘ４ＤＲＡＭデバイスは、単一のデバイスから８Ｂのデータを提供する。ＨＢＭ（例えば、高帯域幅メモリＤＲＡＭであるＪＥＳＤ２３５Ａ、ＪＥＤＥＣによって２０１５年１１月に最初に公開された）では、単一のデバイスは、全３２Ｂの読み出しデータを提供する。

さらに、オンダイＥＣＣは一般に、シングルビットエラー（ＳＢＥ）の訂正を提供することができるが、デバイスがマルチビットエラー（ＭＢＥ）を有する場合、メモリデバイスＥＣＣ回路は、ＭＢＥをＳＢＥとして誤訂正することによって、さらなるエラーを発生させる可能性がある。このような誤訂正は、エイリアシングと称され、マルチビットエラーに基づいて生成されたＥＣＣシンドロームは、コードマトリクスの列と一致し、結果としてエラーにおける正しいビットが反転する。したがって、例えば、内部ＥＣＣによって、２ビットエラーが３ビットエラーへと「訂正」される可能性がある。

メモリコントローラは、複数のメモリデバイスからのデータを適用することにより、システムレベルでよりロバストなＥＣＣを適用することが可能であり得る。しかしながら、エイリアシングは、メモリコントローラが他の状況では訂正できるであろう訂正不可能エラーをもたらす可能性がある。

以下の説明は、実装の例として与えられる例示を有する図についての議論を含む。図面は、例として理解されるべきであり、限定として理解されるべきではない。本明細書において用いられる場合、１つまたは複数の例への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造または特性の説明と理解されるべきである。本明細書に現れる「１つの例において」または「代替的な一例において」などの語句は、本発明の実装の例を提供し、必ずしも全てが同じ実装を指すわけではない。しかしながら、それらは、必ずしも相互に排他的であるわけでもない。

メモリがオンメモリＥＣＣを無効化するリトライ読み出しを実行するコマンドをホストが選択的に提供するシステムの一例のブロック図である。

メモリが繰り返し読み出しコマンドに基づいてオンメモリＥＣＣを無効化するリトライ読み出しを実行するコマンドをホストが選択的に提供するシステムの一例のブロック図である。

メモリデバイスＥＣＣの選択的バイパスを実装し得るメモリアーキテクチャの一例のブロック図である。

未訂正読み出しデータを受信するメモリコントローラの一例のブロック図である。

選択的メモリデバイスＥＣＣバイパスを可能にするメモリアーキテクチャの６４ビットデータアーキテクチャの一例のブロック図である。

選択的メモリデバイスＥＣＣバイパスを可能にするメモリアーキテクチャの１２８ビットデータアーキテクチャの一例のブロック図である。

選択的メモリデバイスＥＣＣバイパスを伴うメモリサブシステムの状態図の一例の図である。

オンダイＥＣＣを選択的にバイパスするプロセスの一例のフロー図である。

選択的オンダイＥＣＣバイパスを実装するオンダイエラー検査訂正（ＥＣＣ）サブシステムの一例のブロック図である。

選択的オンダイＥＣＣバイパスを実装できるメモリサブシステムの一例のブロック図である。

選択的オンダイＥＣＣバイパスを実装できるコンピューティングシステムの一例のブロック図である。

選択的オンダイＥＣＣバイパスを実装できるモバイルデバイスの一例のブロック図である。

特定の詳細および実装の説明を以下で行う。当該説明は、例のいくつかまたは全てと他の潜在的な実装とを示し得る図の非限定的な説明を含む。

本明細書で説明されるように、内部ＥＣＣ（エラー検査訂正）を実行するメモリデバイスは、メモリコントローラからの異なる読み出しコマンドに応答して、内部ＥＣＣを適用してまたは内部ＥＣＣを適用せずに、読み出しデータを選択的に返すことができる。メモリデバイスは通常、通常の読み出しコマンドに応答して、ＥＣＣを適用して、訂正済みデータを返すことができる。リトライコマンドに応答して、メモリデバイスは、内部ＥＣＣを適用せずに読み出しデータを返すことができる。

次世代のメモリデバイスは、読み出し操作毎のビットの総数に対するデバイス毎のデータ信号線の比がはるかにより小さいこと（チャネルの縮小）が期待されている。加えて、ＥＣＣビットは、ポイズニング、ディレクトリ、セキュリティ、または他の用途のために再利用化されることがある。したがって、将来世代のメモリデバイスにおいて、フルＳＤＤＣ（シングルデバイスデータ訂正）能力を提供するのに十分なＥＣＣビットが存在する可能性は低い。メモリシステム内で同ＲＡＳ（信頼性、可用性、保守性）の期待の達成は、ホストまたはメモリコントローラによるＥＣＣ操作に依拠する。メモリコントローラによる操作は、ＥＣＣエイリアシングによって妨げられるが、これには、メモリデバイスによる内部ＥＣＣの選択的な使用によって対抗することができる。

メモリデバイスが、内部ＥＣＣ（例えば、ＳＢＥ（シングルビットエラー）訂正）を有効化せずにデータを送信することになるリトライ読み出しコマンドは、ホストが、誤訂正を伴わずに特定のメモリデバイスからデータを受信することを可能にする。ホストは、内部ＥＣＣによってもたらされたエラーを識別するために、エイリアスされた訂正済みデータを未訂正データと比較することができる。このような操作によって、ホストがＤＵＥ（検出可能だが訂正不可能なエラー）エラーをＣＥ（訂正可能なエラー）エラーに変換することを可能にすることができる。したがって、ホストは、メモリサブシステムのＲＡＳカバレッジを改善することができる。ＲＡＳカバレッジは、メモリアーキテクチャに応じて、例えば、最大１６ｂ（ビット）または最大３２ｂについて対象とされ得る。

３２ＧＢ（ギガバイト）ｘ４ ＲＤＩＭＭ（レジスタードデュアルインラインメモリモジュール）の試験では、フルデバイス障害が一般的な障害の形態でないことが示された。識別され得るエラーに関しては、ＳＢＥの数が、他のいかなるエラーよりもはるかに多かった。ＳＢＥの比率は、より小さなパターニングおよびフィーチャサイズの縮小、ならびにＶＲＴ（可変保持時間）の使用に起因して、メモリデバイスにおいて増加し続ける。その次に最も一般的なものはＭＢＥ（マルチビットエラー）であり、その次は行エラー（またはキャッシュラインエラー）であった。内部ＥＣＣまたはオンダイＥＣＣは、一般にＳＢＥの対処に有効であるが、ＭＢＥをＤＵＥエラーにエイリアスする可能性がある。

１つの例において、メモリコントローラは、一群のメモリデバイスからのデータにおけるＤＵＥの検出に応答して、リトライコマンド（代替的には、読み出しリトライコマンド、またはリトライ読み出しコマンド）を生成する。例えば、内部ＥＣＣの適用の一部として、メモリデバイスは、内部ＥＣＣによって、メモリデバイスが内部で訂正できないエラーが検出された場合、ＤＵＥ指示を生成することができる。１つの例において、メモリコントローラは、メモリデバイスから受信したデータおよびＥＣＣチェックビットから、ＤＵＥを検出することができる。

メモリコントローラがリトライコマンドを生成するのに使用することができる様々なメカニズムが存在する。１つの例において、メモリコントローラは、メモリデバイスまたは一群のメモリデバイスを読み出しリトライモードまたは同等の状態に置き、メモリコントローラは、メモリデバイスの１つまたは複数の構成ビットを設定する。１つまたは複数の構成ビットは、例えば、モードレジスタまたは他の構成レジスタにおけるフィールドであり得る。

１つの例において、メモリコントローラおよびメモリデバイスは、コマンドプロトコルの一部として、リトライコマンドエンコーディングを備える。例えば、標準的な読み出しコマンドが、ＣＡ（コマンドおよびアドレス）ビットの特定のエンコーディングによって定義される一方で、読み出しリトライコマンドもまた定義され得る。このような読み出しリトライコマンドは、読み出し、書き込み、リフレッシュ、または他のコマンドなどの他のコマンドとともに、コマンドプロトコルに含まれ得ることが理解される。コマンドエンコーディングは、コマンドが構成設定によってトリガされるリトライモードと連携して用いられるのではない限り、プロトコルにおける他のコマンドとは異なっている必要がある。

１つの例において、メモリコントローラは、連続または一連の読み出しコマンドによってリトライコマンドをトリガする。連続コマンドまたは一連の同じコマンドとは、メモリコントローラが、いかなる介在コマンドも伴わずに同じコマンドを発行することを指すことができる。特定の介在コマンドが、プロトコルによって許容され得る。１つの例において、「同じコマンド」の発行とは、同じアドレスを有する同じコマンドエンコーディングを指す。したがって、エンコーディングは、一連の同一のＣＡビットエンコーディングを含むことができる。

１つの例において、連続読み出しコマンドメカニズムが機能するために、メモリデバイスは、コマンドを同じコマンドとしてデコードする回路を含むことができる。したがって、メモリデバイスは、一連のコマンドを読み出しコマンドのトリガとして内部でデコードすることができる。リトライコマンドの目的が、以前の訂正済みデータと比較するために未訂正データを提供することであれば、一連のコマンドによって、メモリデバイスが、元の読み出しコマンドのデコーディングに応答してデータを返し、続いてリトライコマンドをデコードし、内部ＥＣＣを適用せずに同じデータを返すようにすることができる。

メモリコントローラは、シングルメモリデバイスに結合され得ることが理解される。しかしながら、メモリコントローラによるシステムレベルの訂正は、シングルメモリデバイスのためのホストで異ならないであろう。通常、メモリデバイスは、群で使用される。メモリコントローラは、メモリチャネルを通じて複数のメモリデバイスまたは一群のメモリデバイスに結合され、メモリデバイスは、コマンド信号線およびアドレス信号線を（例えば、マルチドロップバスとともに）共有し、各メモリデバイスは、メモリデバイスとメモリコントローラとの間に結合されている専用のデータ線（ＤＱおよび関連付けられたストローブまたはクロック（ＤＱＳ）線）を有する。他の制御信号線もまた、共有することができる（例えば、ランク内の複数のデバイスは、デバイスイネーブル（ＥＮ）信号線またはアラート信号線を共有することができる）し、または固有のものとすることができる。

図１は、メモリがオンメモリＥＣＣを無効化するリトライ読み出しを実行するコマンドをホストが選択的に提供するシステムの一例のブロック図である。システム１００は、コンピュータシステムの要素を表す。システム１００は、メモリシステムがコンピュータシステムの一部と見なされるのであれば、メモリシステムまたはメモリサブシステムの要素を示すものと見なすことができる。

システム１００は、ホスト１１０を備え、ホスト１１０は、メモリを含むコンピュータシステムのためのハードウェアおよびソフトウェアプラットフォームを表す。ホスト１１０は、プロセッサ１１２を備え、プロセッサ１１２は、任意のタイプのプロセッサ、マイクロプロセッサ、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、またはメモリへのアクセスを要求することになる命令を実行する他のコントローラもしくはプロセッサであり得る。プロセッサ１１２は、シングルコアプロセッサであり得る。１つの例において、プロセッサ１１２は、マルチコアプロセッサである。

ホスト１１０は、メモリ１３０へのアクセスを管理するホスト１１０における回路を表すように、メモリコントローラ１２０を備える。１つの例において、メモリコントローラ１２０は、プロセッサダイ（統合メモリコントローラまたはオンダイコントローラ）の一部である。１つの例において、メモリコントローラ１２０は、プロセッサ１１２およびメモリコントローラ１２０を含むシステムオンチップ（ＳＯＣ）に統合された回路である。このようなＳＯＣは、周辺機器コントローラ、通信コントローラ、グラフィックスコントローラ、または他の回路も含み得る。

１つの例において、メモリコントローラ１２０は、コマンド（ＣＭＤ）ロジック１２２を備え、コマンド（ＣＭＤ）ロジック１２２は、プロセッサ１１２によるメモリアクセスへの要求に応答してメモリ１３０に対するコマンドを生成するためのロジックを表す。コマンドロジック１２２は、メモリコントローラ１２０上の回路およびファームウェアまたはコードロジックを含むことができる。１つの例において、コマンドロジック１２２は、メモリ１３０によるリトライコマンドをトリガするために、コマンドエンコーディングによってコマンドを生成することができる。コマンドロジック１２２によるコマンドのエンコーディングに基づいて、１つの例において、メモリ１３０のコマンド（ＣＭＤ）デコーダ１３２は、コマンドを、メモリデバイスに内部ＥＣＣを適用せずに読み出しデータを返させるリトライコマンドとして解釈する。

メモリコントローラ１２０は、ＥＣＣ１２４を備え、ＥＣＣ１２４は、ホスト側のエラー検査訂正ロジックを表す。ＥＣＣ１２４は、システムレベルＥＣＣを実行する。システムレベルＥＣＣとは、複数のメモリデバイス１３０から受信されたデータのエラー検査訂正を指す。１つの例において、ＥＣＣ１２４は、メモリ１３０から受信されたデータに対してＥＣＣ操作を実行するための回路含む。１つの例において、ＥＣＣ１２４は、書き込みコマンドのための書き込みデータとともに送信すべきＥＣＣチェックビットを生成する。

メモリコントローラ１２０は、Ｉ／Ｏ（入力／出力）１２８を備え、Ｉ／Ｏ（入力／出力）１２８は、メモリ１３０とインタフェースするためのハードウェアを表す。ハードウェアは、メモリコントローラ１２０とメモリ１３０との電気的相互接続を提供するシステム１００の接続基板（例えば、ＳＯＣまたはマザーボード）上の信号線とインタフェースするためのピン、ボール、または他のコネクタを含むことができる。Ｉ／Ｏ１２８のハードウェアは、ドライバと、受信回路（終端ハードウェア、クロック／タイミング回路、遅延ロックループ（ＤＬＬ）もしくは位相ロックループ（ＰＬＬ）などの信号位相制御、または他のハードウェアを含む）を備えることができる。

メモリ１３０は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスまたはＳＤＲＡＭ（シンクロナスＤＲＡＭ）デバイスなどの個々のメモリデバイスを表す。システム１００は、それぞれメモリ１３０としてラベルが付されている、複数のメモリデバイスを示す。メモリ１３０は、Ｉ／Ｏ１３８を備え、Ｉ／Ｏ１３８は、メモリコントローラとインタフェースおよび通信するためのメモリデバイスのハードウェアを表す。バス１５０は、メモリ１３０とメモリコントローラ１２０とを電気的／通信可能に接続するための１つまたは複数の群の信号線またはトレースを表す。Ｉ／Ｏ１３８のハードウェアは、メモリコントローラのＩ／Ｏ１２８と同じまたは同様とすることができ、別個に説明しない。

メモリ１３０は、コマンド（ＣＭＤ）デコーダ１３２を備え、コマンド（ＣＭＤ）デコーダ１３２は、メモリコントローラ１２０から受信されたコマンドをデコードする回路要素およびロジックを表す。コマンドは、読み出しコマンド、書き込みコマンド、リフレッシュコマンド、または他のコマンドを含むことができる。１つの例において、コマンドデコーダ１３２は、リトライコマンドをデコードするためのロジックを含む。

メモリ１３０は、ＥＣＣ１３４を備え、ＥＣＣ１３４は、オンダイＥＣＣまたはオンデバイスＥＣＣを表す。ＥＣＣ１３４は、メモリ１３０がメモリコントローラ１２０にデータを提供する前に、データのデータエラーを訂正するようにメモリ１３０内で動作する。メモリ１３０のＥＣＣ１３４の動作は、メモリコントローラ１２０のＥＣＣ１２４の動作とは異なることが理解される。メモリコントローラ１２０は、ＥＣＣを計算してチェックビットを送信し、これは複数のメモリデバイスのうちの１つまたは複数に記憶することができる。一部のメモリデバイスは、データのみを記憶し、他のメモリデバイスは、ＥＣＣチェックビットのみを記憶してよい。例えば、一般的なアーキテクチャは、１０ｘ４を備え、すなわち、８つがデータを記憶し、２つがＥＣＣ情報を記憶する１０のメモリデバイスを備え、メモリデバイスがｘ４データインタフェースを有する。ＥＣＣのためのより多くのデバイスを追加することで、部品が増加し、また追加のデバイスに接続するための追加の信号線のチャネルピンアウトが増加するため、コストが増大する。

したがって、ＥＣＣ１２４は、合計で全てのメモリデバイスに送信された全てのデータビットにＥＣＣを実行する。ＥＣＣ１３４は、メモリデバイスに記憶されたビットの一部を返す前に、メモリデバイス内でエラーを検査して訂正するように、メモリ１３０内で動作する。システムレベルＥＣＣのＲＡＳのパフォーマンスは、より多いＥＣＣ情報を利用可能であることに起因して、個々のデバイス内のＥＣＣのＲＡＳのパフォーマンスよりも高いことが期待されることが理解される。

メモリ１３０は、レジスタ１３６を備え、レジスタ１３６は、メモリ１３０の構成レジスタを表す。例えば、レジスタ１３６は、モードレジスタであり得る。レジスタ１３６は、メモリ１３０の構成情報を記憶するための１つまたは複数のフィールドを備える。１つの例において、レジスタ１３６は、メモリコントローラ１２０がメモリ１３０をリトライコマンドモードに置くために設定することができる１ビットまたは複数ビットの情報を記憶するためのフィールドを備える。リトライコマンドモードは、メモリ１３０の動作の特定のモードまたは状態であり得る。リトライコマンドモードにおいて、コマンドデコーダ１３２は、読み出しコマンドを受信した場合、その読み出しコマンドを、ＥＣＣ１３４を適用せずに読み出しをトリガするコマンドとしてデコードする。したがって、メモリ１３０は、アレイ１４０からデータを読み出し、内部ＥＣＣを適用せずに、そのデータをメモリコントローラ１２０に返す。このようなモードは、コマンドロジック１２２によるコマンドエンコーディングに基づくリトライコマンドの代替となるものであり得る。

メモリ１３０は、データを記憶するためのアレイ１４０を備える。アレイ１４０は、アドレス指定可能なメモリ位置のアレイを表す。通常、アレイ１４０は、少なくとも行（例えば、ワード線）および列（例えば、ビット線）によってアドレス指定可能である。アレイ１４０は、様々なバンクもしくはサブバンク、または他の区分に細分化され得る。アレイ１４０は、データおよびＥＣＣデータを記憶する。データは、メモリコントローラ１２０から書き込まれたデータを含み得ることが理解される。１つの例において、選択されたメモリデバイスにメモリコントローラによって書き込まれたデータの一部または全ては、システムＥＣＣデータであり得る。アレイ１４０内のＥＣＣは、内部ＥＣＣのためにＥＣＣ１３４によって生成されたローカルＥＣＣデータまたはＥＣＣチェックビットを表す。

バス１５０は、メモリコントローラ１２０とメモリ１３０との間の電気的接続および通信接続を提供する。バス１５０を指し示す破線のボックスは、コマンド（ＣＭＤ）シーケンス１５２の１つの例を示す。コマンドシーケンス１５２は、リトライコマンドが使用されるコマンドシーケンスの１つの非限定的な例として理解される。

１つの例において、読み出しコマンドは、メモリコントローラ１２０からメモリ１３０に送信される（コントローラ・ツー・メモリ、すなわちＣ→Ｍ）。読み出しコマンドに応答して、メモリ１３０は、アレイ１４０からデータにアクセスし、ＥＣＣ１３４によってコードワードデータおよびローカルまたは内部ＥＣＣチェックビットにＥＣＣ操作を適用する。内部ＥＣＣの適用後、メモリ１３０は、メモリコントローラ１２０に訂正済みデータを返す（メモリ・ツー・コントローラ、すなわちＭ→Ｃ）。

１つの例において、「訂正済み」データとは、単に、ＥＣＣ１３４によって検査され訂正されたデータを指しており、必ずしもエラーの無いデータを意味しない。ＥＣＣ１３４は、ＳＢＥを訂正するのに有効であり得るが、アレイ１４０から読み出されたデータが既にＭＢＥを有している場合は、更なるビットエラーをエイリアスする可能性がある。１つの例において、メモリ１３０は、データを適切に訂正できなかった場合、ＤＵＥ指示を発行するなど、ＥＣＣ１３４によって指示を生成することができる。１つの例において、メモリコントローラ１２０は、読み出しデータを受信して、ＤＵＥを検出する。

１つの例において、メモリコントローラ１２０は、未訂正または訂正不可能エラーの検出、または、既に訂正されているはずのメモリ１３０からのデータにおける別のエラーの検出に応答して、メモリ１３０にリトライコマンドを送信する。リトライコマンドは、同じデータを再度読み出し、ＥＣＣ１３４を適用せずにメモリコントローラ１２０に未訂正データを返すようにメモリ１３０をトリガする。

１つの例において、メモリコントローラ１２０は、フォールト検出器１２６を備える。１つの例において、リトライコマンドの送信後、メモリコントローラ１２０は、どのメモリデバイスがエラーを有するデータを返したかを特定するために、フォールト検出器１２６によってフォールト検出を実行することができる。標準的なフォールト検出またはプロプライエタリフォールト検出が用いられ得る。フォールト検出の具体的なプロセスは、本開示の範囲外である。フォールト検出器１２６は、メモリコントローラ１２０が、データの訂正を提供するために未訂正エラーを識別してシステムレベルＥＣＣを実行することを可能にする。

１つの例において、メモリコントローラ１２０は、全データにリトライコマンドを使用して、シングルビットエラーを隔離することができる。このような例では、コマンドエンコーディングまたはリトライモードを用いる場合、リトライコマンドの適用は、必ずしもエラーの検出に応答するものではない。したがって、リトライコマンドは、最初に通常の読み出しコマンドを送信することなく発行することができる。メモリデバイスのランタイム動作では、１つの例において、リトライコマンドは、読み出しコマンドが送信されるまで送信されない。１つの例において、メモリコントローラ１２０は、より良好なＲＡＳカバレッジを可能にするように、ＳＢＥのマップを生成することができる。１つの例において、エラーのマップおよび他のフォールト検出に基づいて、メモリコントローラ１２０は、過剰に多いエラーの検出に基づいてページをオフラインに取得することができる。

図２は、メモリが繰り返し読み出しコマンドに基づいてオンメモリＥＣＣを無効化するリトライ読み出しを実行するコマンドをホストが選択的に提供するシステムの一例のブロック図である。システム２００は、図１のシステム１００に係るシステムの一例を提供する。システム２００は、一連の繰り返し読み出しコマンドによって示されるリトライコマンドのアーキテクチャをより具体的に示す。簡略化のために、１つのみのメモリデバイスが示されているが、１つよりも多いメモリデバイスが使用される場合があり、典型的な実装では複数のメモリデバイスを含むことが理解され得る。

ホスト２１０は、システム２００のホストプラットフォームを表す。ホスト２１０は、プロセッサ２１２およびメモリコントローラ２２０を備える。システム１００のプロセッサ１１２に関する上記の説明は、ホスト２１０のプロセッサ２１２にも当てはまり得る。システム１００のメモリコントローラ１２０、コマンドロジック１２２、ＥＣＣ１２４、フォールト検出器１２６、およびＩ／Ｏ１２８に関する上記の説明は、システム２００のメモリコントローラ２２０、ＥＣＣ２２４、フォールト検出器２２６、およびＩ／Ｏ２２８にもそれぞれ当てはまり得る。

システム１００のメモリ１３０、コマンドデコーダ１３２、ＥＣＣ１３４、Ｉ／Ｏ１３８、およびアレイ１４０に関する上記の説明は、メモリ２３０、コマンド（ＣＭＤ）デコーダ２３２、ＥＣＣ２３４、Ｉ／Ｏ２３８、およびアレイ２４０にもそれぞれ当てはまり得る。同様に、上記のバス１５０の説明は、バス２５０に当てはまり得る。

コマンド（ＣＭＤ）ロジック２２２に関して、コマンドロジック２２２は、同じアドレスに連続読み出しコマンドを発行することによって、リトライコマンドを発行する。バス２５０上のコマンドシーケンスは具体的に示されていないが、バス１５０に関して説明したものと同じコマンドシーケンスがバス２５０にも適用され得る。シーケンス中のリトライコマンドは、より具体的には、システム２００の読み出しコマンドの繰り返しによってトリガされるリトライコマンドである。

１つの例において、メモリ２３０は、読み出しコマンドのアドレスデータを記憶するためにアドレスレジスタまたは他のストレージ要素を備える。１つの例において、コマンドデコーダ２３２が読み出しコマンドを検出した場合、デコーダは、レジスタ２６２内の読み出しコマンド（ＡＤＤＲ）のアドレスを記憶するようにメモリ２３０をトリガする。メモリ２３０は、レジスタ２６２のアドレスを、レジスタ２６４内の前の読み出しアドレス（ＡＤＤＲ−１）と比較することができる。比較器２６６は、アドレスが同じであるかを判定し、比較に応答してリトライ準備出力を発行することができる。

１つの例において、連続する読み出しコマンドに応答してのみ、比較が行われる。したがって、例えば、比較器２６６の動作は、現在のコマンドが前のコマンドと同じであるという別の比較に基づいて有効化（またはゲート）することができる。１つの例において、メモリ２３０の回路は、レジスタ２６２内のあらゆるアクセスコマンドのアドレスを記憶し、次のアクセスコマンドを受けたら、アドレスを次のアクセスコマンドのアドレスと置き換えられるようにレジスタ２６４にプッシュする。このような実装では、メモリ２３０は、コマンドが読み出しコマンドであるか、またはコマンドが読み出しコマンドであるとともに前のコマンドもまた読み出しコマンドであるか（例えば、２つの読み出しコマンドが連続して受信されたという指示）の判断を伴う読み出しリトライ出力のゲーティングなどの、読み出しリトライデコーディングを制御するための追加の回路を備えることができる。このようなロジックは、出力によってゲートされ、または、読み出しリトライエンコーディング出力を生成するように比較器２６６内の回路によって使用され得る。

介在コマンドが受信されなかったことを確実にするために、同様または追加のロジックが追加され得る。例えば、メモリ２３０は、現在のコマンドおよび後続の読み出しコマンド（代替的には現在の読み出しコマンドおよび前の読み出しコマンドと見なされ得る）などの２つの読み出しコマンド間で介在コマンドが受信されていない場合、連続するコマンドのデコーディングが読み出しリトライのみをもたらすことを確実にするための回路を備えることができる。介在コマンドに言及する際、読み出しコマンドとそれに続くＣＡＳコマンドとは、１つの読み出しコマンドと見なされ得ることが理解される。したがって、ＣＡＳコマンドは、ＣＡＳコマンドが読み出し操作の実行をトリガするシーケンスの一部である場合、比較の目的では介在コマンドと見なされない。

したがって、１つの例において、メモリ２３０は、読み出しコマンドアドレスを以前の読み出しコマンドアドレスと比較する。読み出しコマンドアドレスが一致する場合、１つの例において、メモリ２３０は、アレイ２４０からデータにアクセスし、ＥＣＣ２３４によるＥＣＣを適用せずに、そのデータを生データとしてメモリコントローラ２２０に返すことができる。このような操作は、新たなコマンドエンコーディングまたはリトライモードを用いずに、リトライコマンドを提供することができる。

図３Ａは、メモリデバイスＥＣＣの選択的バイパスを実装し得るメモリアーキテクチャの一例のブロック図である。メモリセグメント３０２は、メモリデバイスが接続されているデータチャネルにデータを提供するためのメモリアレイの一部を表す。セグメント３０２は、８ｂのＥＣＣデータを有する６４ｂのデータの２つの部分を示す。図表３０４は、ドライバを備えるセグメント３０２のアーキテクチャを示す。

図表３０４は、８ビットのデータを各側に駆動するサブワード線（ＳＷＬ）ドライバを含み得る。図示するように、破線のボックスは、ビットの中央にあるドライバ（ＤＲＶＲ）によって駆動された１６ビットのデータを示す。ドライバの左のビットは、ドライバの左サブアレイまたは左アームと見なされ得る。同様に、ドライバの右のビットは、ドライバの右サブアレイまたは右アームと見なされ得る。

図表３０６は、１つのドライバと、その関連付けられたサブアレイとの拡大図を示す。左アームとしての左サブアレイおよび右アームとしての右サブアレイは、図表３０６において具体的にラベルが付されている。右および左は、相対的な用語であり、単に図における向きを指していることが理解される。実際の実装では、左または右と見なされるビットは、入れ替わり得る。したがって、左アームおよび右アームという説明は、一群のビットまたはメモリセルもしくはメモリ位置の間のドライバが、ドライバ回路とメモリアレイのメモリセルまたはビットセルとの間で駆動される必要がある信号線の長さを低減するために、ビットをドライバ回路側のいずれかの物理側に駆動することを単に指す。

ビットは、ドライバの能動コンポーネントから各方向に駆動される。図示するように、１つのアーム（ＳＷＬアーム）の障害は、１つのアームに障害が起き、したがって１つのサブアレイがアクセス不可能になるので、８ｂ障害をもたらすことが理解される。ドライバの障害（ＳＷＬドライバ障害）は、両方のアームがアクセス不可能になることを考慮すると、１６ｂ障害をもたらす。

本明細書に記載するように、１つのアームまたはドライバの障害は、マルチビットエラーをもたらす可能性があり、これは更なるビットエラーにエイリアスされ得る。各部分からのデータは、コードマトリクスを実装するハードコーディング回路、または、コードマトリクスを実装するための動作を実装するソフトウェア／ファームウェアを有するコントローラのいずれかであるＥＣＣハードウェアに選択的にフィードされ得る。ＥＣＣの適用は、リトライコマンドに応答してＥＣＣを無効化することによって選択的にバイパスすることができる。

図３Ｂは、未訂正読み出しデータを受信するメモリコントローラの一例のブロック図である。メモリコントローラ３１０は、システム１００のメモリコントローラ１２０またはシステム２００のメモリコントローラ２２０に従うメモリコントローラの一例を示す。メモリコントローラ３１０は、メモリアレイのセグメントであり得るセグメント３０２から受信されたデータに対して検査を実行する。

１つの例において、メモリコントローラ３１０は、データ受信３１２によって示されるように、読み出しデータを受信する回路を備える。１つの例において、メモリコントローラ３１０は、Ｉ／Ｏハードウェアからの受信データを記憶するためのレジスタ３１４と、内部ＥＣＣがメモリデバイスにおいて有効化されている場合に読み出しコマンドに応答して受信されたデータの前のバージョンを記憶するためのレジスタ３１６とを備える。１つの例において、メモリコントローラ３１０は、リトライコマンドに応答して受信されたデータを表すレジスタ３１４のデータを、エラーが検出された場合に通常の読み出しコマンドに応答して受信されたデータを表すレジスタ３１６のデータと比較する。したがって、メモリコントローラ３１０は、リトライコマンドを発行して、訂正済みデータ（レジスタ３１６）と比較するために生データ（レジスタ３１４）を受信している。

比較器３１８は、訂正されたデータのビットと未訂正データとの差を示すことができるフォールト検出出力を生成する、ビット毎の比較であり得る。１つの例において、メモリコントローラ３１０は、エラー訂正を実行するために、データにおけるエラーを検出するためのフォールト検出出力を適用する。このようなフォールト検出は、エラーのソースを識別することができる。

メモリデバイスにおける内部ＥＣＣで訂正することができるＳＢＥに加えて、他の一般的な障害モードには、ドライバ全体またはドライバの１つのブランチのいずれかであるサブワード線（ＳＷＬ）ドライバの障害が含まれる。ＳＷＬドライバは、１つのアーム上の８ビットおよび別のアームまたはブランチ上の８ビットを駆動するアーキテクチャを備え得る。１つのアームまたはブランチの障害は、８ビット障害をもたらす可能性があり、ドライバの障害は、１６ビット障害をもたらす可能性がある。いずれのシナリオでも、アーム上の８ビットデータは、エイリアスエラーをもたらす可能性がある。メモリコントローラ３１０が１６ｂフォールトをカバーしようと試みている場合、エイリアスデータが、誤って訂正された１つの追加のビットとともに現れ、他の状況では訂正可能なエラーから訂正不可能なエラーが発生し得る。

１つの例において、メモリコントローラは、メモリが生データ、すなわち内部ＥＣＣを適用していないデータを提供しようとしていることを示すために、読み出しＣＡＳ（列アドレスストローブ）のためのエンコーディングとともにリトライコマンドを送信する。１つの例において、メモリコントローラ３１０は、未訂正データまたは生読み出しデータを受信するために、構成を介してメモリをリトライコマンドモードに置く。１つの例において、メモリコントローラ３１０は、リトライコマンドをトリガするために、同じアドレスに連続読み出しコマンドを発行する。これには別個のモードも異なるコマンドエンコーディングも要求されない。このような一例では、（図２を参照して記載したような）メモリは、一連のコマンドをリトライコマンドとしてデコードすることができる。

リトライコマンドに応答して、メモリは、メモリ内の生データまたはシングルビット訂正を適用していないデータを返し、これにより、メモリコントローラ３１０がエイリアスエラーを有しないデータを受信することが可能になる。したがって、メモリからのリトライデータは、ＲＡＳコントローラ訂正能力によって予め規定されるような、例えば、８ｂ、１６ｂ、または３２ｂ境界内に含まれるエラーを有する。リトライデータは、ＳＢＥを訂正したであろうメモリデバイスからのシングルビットエラーも有する。

リトライデータに応答して、１つの例において、メモリコントローラ１２０は、元のデータをリトライデータと比較する。いずれかのリトライデータがシングルビット誤比較を有している場合、１つの例において、メモリコントローラ３１０は、シングルビットを反転させる。したがって、データの比較の適用により、エイリアスエラーを示し、メモリコントローラ３１０がエイリアスエラーを訂正することを可能にすることができる。

図４Ａは、選択的メモリデバイスＥＣＣバイパスを可能にするメモリアーキテクチャの６４ビットデータアーキテクチャの一例のブロック図である。図表４０２は、システム１００またはシステム２００などのシステムに組み込まれ得る要素を表す。図表４０２は、ＤＤＲ４実装などの６４ビットデータアーキテクチャのためのコアメモリアーキテクチャを表す。図示するように、メモリコアは、１２８ｂ内部プリフェッチを実行し、内部ＥＣＣのための８ｂＥＣＣを備える。図表４０２はｘ４アーキテクチャを具体的に示しているが、ｘ８実装がプリフェッチデータの全１２８ビットを使用し得る。

図示のｘ４実装において、４×１６＝６４であるので、１６のバースト長（ＢＬ１６）を有する４つの信号線に基づいて、６４ビットが、メモリアクセストランザクション毎にホストまたは関連付けられたメモリコントローラと交換され得る。図表４０２の明るい網掛け付きのブロックが上半分を表す場合、網掛け無しのブロックは、下半分を表し、その逆も同様である。暗い網掛け付きのビットは、ＥＣＣビットを表す。図示するように、６４ｂのデータは、下半分からまたは上半分からフェッチすることができ、または上半分と下半分とに分割することができる。これらの半分の分割は、サブアレイからの各８ｂのうち、４ｂのみの使用を示唆している。

図表４０２は、４つのＤＱ（データ）信号線（ＤＱ［３：０］）とインタフェースするためのＩ／Ｏ回路４６２を伴うメモリデバイス４１２の適用を示す。メモリデバイス４１２は、メモリアレイ４２０を備え、メモリアレイ４２０は、プリフェッチ４３０において異なるサブアレイへと分離されるのが示されている。全てのプリフェッチされたデータが使用されるのではない場合、全てのプリフェッチされたデータをセンス増幅器内に置くことができ、その後、選択４４２によって示されるように、選択されたデータのみがメモリアクセスのために用いられることが理解される。したがって、プリフェッチ４３０は、センス増幅器内のデータを表すことができ、選択４４２は、読み出し操作のためにＩ／Ｏに送信されたセンス増幅器からのデータを表す。

例えば、データをセンスアンプ内に置くことができ、その後、アドレス指定が、書き込み操作のために書き込まれる、または読み出し操作のために読み出されるデータの特定の一部を選択するように動作する。アドレス指定は、アーキテクチャの理に適う任意の方式でデータを選択することができる。１つの例において、プリフェッチされたデータの一部は、アクセス操作のために選択される。図示のように、８ビットのうち４ビットが、各サブアレイから選択される。

１つの例において、読み出し操作のために選択された、すなわち選択４４２されたビットは、ＥＣＣ回路４５２に提供することができる。ＥＣＣ回路４５２は、メモリデバイス４１２のオンデバイスまたは内部ＥＣＣロジックを表す。１つの例において、ＥＣＣ回路４５２は、ＥＣＣエンジンと見なす、または称することができる。ＥＣＣ回路４５２は、ホスト（具体的に図示せず）に出力されるデータをＩ／Ｏ回路４６２に提供する前にエラーを訂正するために、読み出しデータにＥＣＣを適用することができる。

１つの例において、メモリデバイス４１２は、ＥＣＣバイパス４７２を備え、ＥＣＣバイパス４７２は、内部ＥＣＣを適用せずにホストに生読み出しデータを提供するメカニズムを表す。１つの例において、ＥＣＣ回路４５２は、ＥＣＣ回路の操作を選択的にバイパスするためにマルチプレクサ（ｍｕｘ）または他のハードウェアを備える。１つの例において、ＥＣＣ回路４５２は、毎回その操作を実行するが、ＥＣＣを適用せずにデータを提供する代替データ経路が存在し、これはＩ／Ｏ回路４６２において多重化または選択することができる。

リトライコマンドに応答して、メモリデバイス４１２は、ＥＣＣ回路を無効する、ＥＣＣ回路を迂回するように生データをルーティングする、または生データを選択的に出力する別の経路を設ける、のいずれかによって、ＥＣＣ回路４５２をバイパスすることで、ＥＣＣを無効化するものと見なすことができる。したがって、メモリデバイス４１２は、通常の読み出しコマンドに応答してＥＣＣを適用し、リトライコマンドに応答してＥＣＣの適用をバイパスすることができる。

図４Ｂは、選択的メモリデバイスＥＣＣバイパスを可能にするメモリアーキテクチャの１２８ビットデータアーキテクチャの一例のブロック図である。図表４０４は、システム１００またはシステム２００などのシステムに組み込まれ得る要素を表す。図表４０４は、ＤＤＲ５実装などのコアメモリアーキテクチャを表す。図示するように、メモリコアは、１２８ｂ内部プリフェッチを実行し、内部ＥＣＣのための８ｂＥＣＣを備える。 ｘ４実装において、４×３２＝１２８であるので、３２のバースト長（ＢＬ３２）を有する４つの信号線に基づいて、１２８ビットが、メモリアクセストランザクション毎にホストまたは関連付けられたメモリコントローラと交換され得る。したがって、図示するように、アレイの上半分とアレイの下半分との両方が、それぞれ６４ｂのデータを提供する。上半分は、メモリのアーキテクチャおよびアドレス指定構造に基づくことができ、これは図表４０４に具体的に示されない。図表４０４の明るい網掛け付きのブロックは、上半分を表し、網掛け無しのブロックは、下半分を表し、その逆も同様である。暗い網掛け付きのビットは、ＥＣＣビットを表す。

図表４０４は、４つのＤＱ（データ）信号線（ＤＱ［３：０］）とインタフェースするためのＩ／Ｏ回路４６４を伴うメモリデバイス４１４の適用を示す。メモリデバイス４１４は、メモリアレイ４２０を備え、メモリアレイ４２０は、プリフェッチ４３０において異なるサブアレイへと分離されるのが示されている。選択４４４は、読み出し操作のためのＩ／Ｏに送信されたセンス増幅器からのデータを表し、全１２８のプリフェッチされたビットを含み得る。

１つの例において、読み出し操作のために選択された、すなわち選択４４４されたビットは、ＥＣＣ回路４５４に提供することができる。ＥＣＣ回路４５４は、メモリデバイス４１４のオンデバイスまたは内部ＥＣＣロジックを表す。１つの例において、ＥＣＣ回路４５４は、ＥＣＣエンジンと見なす、または称することができる。ＥＣＣ回路４５４は、ホスト（具体的に図示せず）に出力されるデータをＩ／Ｏ回路４６４に提供する前にエラーを訂正するために、読み出しデータにＥＣＣを適用することができる。

１つの例において、メモリデバイス４１４は、ＥＣＣバイパス４７４を備え、ＥＣＣバイパス４７４は、内部ＥＣＣを適用せずにホストに生読み出しデータを提供するメカニズムを表す。１つの例において、ＥＣＣ回路４５４は、ＥＣＣ回路の操作を選択的にバイパスするためにマルチプレクサ（ｍｕｘ）または他のハードウェアを備える。１つの例において、ＥＣＣ回路４５４は、毎回その操作を実行するが、ＥＣＣを適用せずにデータを提供する代替データ経路が存在し、これはＩ／Ｏ回路４６４において多重化または選択することができる。

リトライコマンドに応答して、メモリデバイス４１４は、ＥＣＣ回路を無効する、ＥＣＣ回路を迂回するように生データをルーティングする、または生データを選択的に出力する別の経路を設ける、のいずれかによって、ＥＣＣ回路４５４をバイパスすることで、ＥＣＣを無効化するものと見なすことができる。したがって、メモリデバイス４１４は、通常の読み出しコマンドに応答してＥＣＣを適用し、リトライコマンドに応答してＥＣＣの適用をバイパスすることができる。

図５は、選択的メモリデバイスＥＣＣバイパスを伴うメモリサブシステムの状態図の一例の図である。図表５００は、本明細書の任意の例に従うリトライコマンドのためのリトライシーケンスの状態を示す。最も左の列は、様々な状態を示し、他の列は、ＤＲＡＭ０、ＤＲＡＭ１、ＤＲＡＭ２、およびホストＲＡＳの状態をそれぞれ示す。

状態５１０は、元のＤＲＡＭの状態を表す。状態５２０は、ＤＲＡＭがＥＣＣを有効化してデータを読み出す状態を表す。状態５３０は、ＤＲＡＭがＥＣＣを無効化してデータを読み出す状態を表す。状態５４０は、フォールト検出を実行するためのホストによる操作を表す。１つの例において、ホストは、ＭＢＥを有するＤＲＡＭを検出するために、ＰＦＤ（恒久フォールト検出）シーケンスを発行する。ホストは、フォールトが検出されるまで検出を実行するように、動作を反復して実行することができる。状態５５０は、ホストが、様々なＤＲＡＭに対して新たなデータをホストに生成する状態を表す。

状態５１０に関して、ＤＲＡＭ０が８ビットエラーを有し、ＤＲＡＭ１が１ビットエラーを有し、ＤＲＡＭ２がエラーを有しない一例を検討する。ＤＲＡＭからのデータが、ホストにおけるＳＤＤＣコード保護を伴ってホストに提示される場合、ＳＤＤＣコードはこの例では８ｂ訂正に限られているので、結果としてＤＵＥがもたらされる。

状態５２０では、ＤＲＡＭデバイスは、読み出し値にＥＣＣを適用する。したがって、ＤＲＡＭ０は、別のビットを反転させることによって８ビットエラーを誤訂正し得るので、エイリアシング問題を有し得る。したがって、８ビットエラーは、＋１ビットエイリアスエラーを伴う８ビットエラーになる。オンダイＥＣＣは、ＤＲＡＭ１上のエラーを修正するが、ＤＲＡＭ２上ではデータは変更されない。したがって、ＤＲＡＭ１およびＤＲＡＭ２の両方が、０のエイリアスエラーを伴う０のエラーを有する。しかしながら、ＤＲＡＭ０の８ビットエラーに起因して、ホストはＤＵＥを検出する。

ホストによるＤＵＥの検出に応答して、１つの例において、ホストは、ＤＲＡＭにおいてＥＣＣを無効化して読み出しをリトライするために、状態５３０に移行する。状態５３０のリトライコマンドに応答して、ＤＲＡＭ０は、エイリアスエラーを伴わない８ビットエラーを返す。ＤＲＡＭ１は、１ｂエラーを返し、ＤＲＡＭ２は、エラーを伴わないデータを返す。未訂正データには、ホストにおけるＤＵＥをもたらすエラーが存在することが理解される。

１つの例において、状態５４０では、ホストは、ＭＢＥを検出するためのＰＦＤ動作を実行する。１つの例において、ホストは、固定書き込みパターン（例えば、ＡＡＡＡｈ）コマンドと、それに続いてページを閉じるプリチャージコマンドとを発行する。ページを閉じることで、データがセンスアンプからＤＲＡＭセルに移動されることが確実になる。１つの例において、ホストは、その後、同じアドレスに読み出しコマンドを発行し、次に、そのデータを書き込みパターンと比較する。このような操作により、マルチビットエラーは複数のエラーを有していると返されるので、マルチビットエラーをＤＲＡＭ０に隔離することができる。

状態５５０にて、ホストは、ＤＲＡＭ０の８ｂエラーを識別し、エイリアスエラーを取り除くことができる。したがって、ホストは、ＤＲＡＭ１およびＤＲＡＭ２のために訂正済みデータを使用することができ、その結果、そのデータにはエラーが無く、ＤＲＡＭ０の８ｂエラーのみがもたらされる。ホストにおけるＲＡＳ結果は、ＤＵＥではなく訂正可能エラー（ＣＥ）である。

図６は、オンダイＥＣＣを選択的にバイパスするプロセスの一例のフロー図である。プロセス６００は、読み出し操作にオンダイＥＣＣを選択的に適用するプロセスを表す。プロセス６００は、システム１００またはシステム２００に従うシステムによって実行することができる。１つの例において、６０２にて、ホストは、メモリデバイスに読み出しコマンドを送信する。１つの例において、ＥＣＣを使用する読み出しコマンドを最初に送信することなく、リトライコマンドが使用され得る。６０４にて、読み出しコマンドに応答して、メモリデバイスは、読み出しコマンドをデコードする。

１つの例において、メモリデバイスは、読み出しコマンドが通常の読み出しコマンドであるか、またはリトライコマンドであるかを判定する。６０６のＮＯ分岐にて、読み出しコマンドが通常の読み出しコマンドである場合、６０８にて、メモリデバイスは通常、内部でＥＣＣを実行する。６１０にて、ＥＣＣのパフォーマンスは、エラーの検出および訂正を含むことができる。次に、６１２にて、メモリデバイスは、ホストに訂正済みデータを返す。上述したように、このような操作は、エイリアスエラーをもたらす可能性がある。

メモリデバイスが、内部ＥＣＣが適用されたデータを返した後、ホストは、受信されたデータがリトライコマンドのためのものであるか、または通常のコマンドのためのものであるかを判定する。６１６のＮＯ分岐にて、データがリトライコマンドのためのものでない場合、ホストは、そのデータがＤＵＥをもたらすかを判定することができる。６２２のＮＯ分岐にて、データがＤＵＥエラーを含まない場合、６２６にて、ホストはデータを処理する。

１つの例において、６２２のＹＥＳ分岐にて、ホストがＤＵＥを特定した場合、６２４にて、ホストは、メモリに読み出しリトライコマンドを送信する。１つの例において、リトライコマンドは、メモリデバイスにおいて受信され、６０４にて、メモリデバイスは、読み出しコマンドをデコードする。６０６のＹＥＳ分岐にて、リトライコマンドに応答して、メモリデバイスは、読み出しコマンドをリトライコマンドとしてデコードする。６１４にて、リトライコマンドに応答して、メモリデバイスは、ＥＣＣを無効化してデータを読み出す。６１２にて、ＥＣＣを無効化して読み出す場合、メモリデバイスは、ホストに生データを返す。

６１６のＹＥＳ分岐にて、ホストにおいて受信されたデータがリトライコマンドのためのものである場合、１つの例において、６１８にて、ホストは、フォールト検出を実行する。フォールト検出は、ホストがメモリデータ内でエイリアスエラーがどこに存在し得るかを特定することを可能にする。１つの例において、６２０にて、ホストは、生データとメモリ訂正済みデータとの比較から収集された情報に基づいて、エラー訂正を実行する。

図７は、選択的オンダイＥＣＣバイパスを実装するためのオンデバイスＥＣＣエンジンの一例のブロック図である。システム７００は、システム１００またはシステム２００に従うシステムのためのオンダイＥＣＣ回路の一例を提供する。ホスト７１０は、メモリコントローラ、または、メモリ７２０へのアクセスを管理する同等もしくは代替の回路もしくはコンポーネントを備える。ホスト７１０は、メモリ７２０から読み出されたデータに対して外部ＥＣＣを実行する。メモリ７２０は、ホスト７１０にデータを送信する前にデータを検査して訂正するオンダイＥＣＣを実装する。

システム７００は、メモリ７２０における書き込み経路７３２を示す。書き込み経路７３２は、ホスト７１０からメモリ７２０に書き込まれるデータの経路を表す。ホスト７１０は、メモリアレイに書き込むために、データ７４２をメモリ７２０に提供する。１つの例において、メモリ７２０は、チェックビット生成器７２２でチェックビット７４４を生成し、メモリ内のデータとともに記憶する。チェックビット７４４は、ＥＣＣビットと称され、メモリ７２０が、メモリアレイへの書き込みおよびメモリアレイからの読み出しの際に発生し得るエラーを訂正することを可能にすることができる。データ７４２およびチェックビット７４４は、メモリリソースに書き込まれるコードワードｉｎ７４６として含むことができる。

読み出し経路７３４は、メモリ７２０からホスト７１０に読み出されるデータの経路を表す。１つの例において、書き込み経路７３２および読み出し経路７３４の少なくとも特定のハードウェアコンポーネントは、同じハードウェアである。１つの例において、メモリ７２０は、ホスト７１０からの読み出しコマンドに応答して、コードワードｏｕｔ７５２をフェッチする。コードワードは、データ７５４およびチェックビット７５６を含むことができる。データ７５４およびチェックビット７５６はそれぞれ、書き込み経路７３２において書き込まれるデータ７４２およびチェックビット７４４に対応し得る。したがって、読み出しは、データおよびＥＣＣビットにアクセスすることができる。

読み出し経路７３４におけるエラー訂正は、エラーを検出して、（シングルビットエラーの場合）エラーを選択的に訂正するための、対応するＨ行列へのＸＯＲ（排他的論理和）ツリーの適用を含むことができることが理解される。ＸＯＲツリーの構造は、Ｈ行列を実装するように設計することができる。当該技術分野で理解されるように、Ｈ行列はコードワードのデジットの線形結合がいかにゼロに等しいかを示すハミングコードパリティチェック行列を指す。したがって、Ｈ行列の行は、コードワードの一部となるコンポーネントまたはデジットのために満たさなければならないパリティチェック方程式の係数を特定する。１つの例において、メモリ７２０は、シンドロームデコード７２４を備える。シンドロームデコード７２４は、メモリが読み出しデータ内のエラーを検出するためにチェックビット７５６をデータ７５４に適用することを可能にする。シンドロームデコード７２４は、読み出しデータのための適切なエラー情報の生成に使用されるシンドローム７５８を生成することができる。データ７５４は、検出されたエラーの訂正のために、エラー訂正７２８にも転送され得る。

１つの例において、シンドロームデコード７２４は、シンドローム７５８をシンドローム生成器７２６に送り、エラーベクトルを生成させる。１つの例において、チェックビット生成器７２２およびシンドローム生成器７２６は、メモリデバイスのための対応するＨ行列によって完全に指定される。１つの例において、読み出しデータ内にエラーが無い（例えば、ゼロシンドローム７５８）場合、シンドローム生成器７２６は、エラー無し信号７６２を生成する。１つの例において、読み出しデータ内に複数のエラーが存在する（例えば、対応するＨ行列のいずれの列にも一致しない非ゼロシンドローム７５８）場合、シンドローム生成器７２６は、検出済み未訂正エラーを示すＤＵＥ（検出済み未訂正エラー）信号７６４を生成する。ＤＵＥ信号７６４は、メモリ７２０が内部ＥＣＣによって訂正することができなかったマルチビットエラーを示すことができる。

１つの例において、シングルビットエラー（例えば、対応するＨ行列の１つの列に一致する非ゼロシンドローム７５８）が存在する場合、シンドローム生成器７２６は、エラー位置７６０を伴うＣＥ（訂正済みエラー）信号を生成することができ、これは、エラー訂正ロジック７２８への訂正済みエラーの指示である。エラー訂正７２８は、データ７５４内の指定位置に訂正済みエラーを適用して、ホスト７１０に出力すべき訂正済みデータ７６６を生成することができる。１つの例において、エラー訂正７２８は、チェックビット７６８も生成し、チェックビット７６８は、読み出しデータのためのチェックビットを含む。

チェックビット７６８は、ホスト７１０に送信された読み出しデータ内のエラーの状態を示すエラーベクトルと見なされ得る。ゼロシンドローム（エラー無し７６２）条件および訂正済みデータ７６６を生じる訂正済みＳＢＥは、エラー無しをホスト７１０に示す同じチェックビット７６８を有することが理解される。したがって、チェックビット７６８は、メモリ７２０内のＳＢＥに関する情報を提供せず、マルチビットエラーのみに関する情報を提供する。１つの例において、システム７００は、訂正済みデータをメモリアレイに書き戻す。

１つの例において、読み出し経路７３４は、リトライコマンド７７０を含み、リトライコマンド７７０は、リトライコマンドに応答するためのシステム７００のロジックを表す。１つの例において、リトライコマンドに応答して、メモリ７２０は、データ７５４を未訂正データ７７２として転送する。リトライコマンド７７０からの未訂正データ７７２を出力する経路は、ＥＣＣバイパス経路と見なされ得る。ここで、ＥＣＣ回路は読み出し経路７３４に適用されない。リトライコマンド７７０は、受信された読み出しコマンドがリトライコマンドであることを示す入力を有することができる。したがって、他の経路は、ホスト７１０にデータを出力するために用いられないが、リトライ経路は、生データ、すなわち内部ＥＣＣを適用せずにメモリアレイから取得されたままのデータ７５４を提供する。

図８は、選択的オンダイＥＣＣバイパスを実装できるメモリサブシステムの一例のブロック図である。システム８００は、コンピューティングデバイスのプロセッサおよびメモリサブシステムの要素を含む。システム８００は、システム１００またはシステム２００と互換性のあるシステムを組み込み得るシステムの１つの例である。

１つの例において、メモリ８４０は、メモリコントローラ８２０にデータを返す前に、読み出しデータにＥＣＣを実行するためのオンダイＥＣＣ８８２を備える。１つの例において、メモリ８４０は、オンダイＥＣＣ８８２を選択的にバイパスするためのバイパス８８４を備える。内部ＥＣＣのバイパスは、本明細書の任意の説明に従うものであることができ、メモリ８４０がリトライコマンドに応答して読み出しを実行する。メモリ８４０は、リトライコマンドに基づいて、データを返す前に、データにＥＣＣを実行する代わりに、メモリアレイ８６０から生データを返す。

プロセッサ８１０は、オペレーティングシステム（ＯＳ）およびアプリケーションを実行し得るコンピューティングプラットフォームの処理ユニットを表し、当該処理ユニットは、メモリのホストまたはユーザと総称され得る。ＯＳおよびアプリケーションは、メモリアクセスをもたらす操作を実行する。プロセッサ８１０は、１つまたは複数の別個のプロセッサを含み得る。別個のプロセッサのそれぞれは、シングル処理ユニット、マルチコア処理ユニットまたはそれらの組み合わせを含み得る。処理ユニットは、ＣＰＵ（中央処理ユニット）などのプライマリプロセッサ、ＧＰＵ（グラフィックス処理ユニット）などの周辺プロセッサまたはその組み合わせであり得る。メモリアクセスは、ネットワークコントローラまたはハードディスクコントローラなどのデバイスによっても開始され得る。そのようなデバイスは、バス（例えば、ＰＣＩエクスプレス）を介して、いくつかのシステム内のプロセッサと統合され得るか、もしくはプロセッサに取り付けられ得るか、またはそれらの組み合わせであり得る。システム８００は、ＳоＣ（システムオンチップ）として実装され得るか、またはスタンドアロンコンポーネントとともに実装され得る。

メモリデバイスへの言及は、様々なメモリタイプに適用できる。メモリデバイスは、多くの場合、揮発性メモリ技術を指す。揮発性メモリとは、デバイスへの電力が遮断された場合に状態（およびそれに格納されるデータ）が不定になるメモリである。不揮発性メモリとは、デバイスへの電力が遮断された場合でも状態が確定しているメモリを指す。ダイナミック揮発性メモリでは、状態を維持するためにデバイスに格納されているデータをリフレッシュする必要がある。ダイナミック揮発性メモリの１つの例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、またはシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの何らかの派生形が含まれる。本明細書で説明されるメモリサブシステムは、ＤＤＲ４（ダブルデータレート（ＤＤＲ）バージョン４、ＪＥＳＤ７９−４、２０１２年９月にＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）により最初に公開された）、ＬＰＤＤＲ４（低電力ＤＤＲバージョン４、ＪＥＳＤ２０９−４、２０１４年８月にＪＥＤＥＣにより最初に公開された）、ＷＩＯ２（Ｗｉｄｅ Ｉ／Ｏ ２（ＷｉｄｅＩＯ２）、ＪＥＳＤ２２９−２、２０１４年８月にＪＥＤＥＣにより最初に公開された）、ＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５Ａ、２０１５年１１月にＪＥＤＥＣにより最初に公開される）、ＤＤＲ５（ＤＤＲバージョン５、現在ＪＥＤＥＣによって議論中）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９−５、２０１９年２月にＪＥＤＥＣにより最初に公開された）、ＨＢＭ２（（ＨＢＭバージョン２）、現在ＪＥＤＥＣによって議論中）、またはその他またはメモリ技術の組み合わせ、およびそのような仕様の派生または拡張に基づく技術などの複数のメモリ技術と互換性があり得る。

１つの例において、揮発性メモリに加えて、または代替的に、メモリデバイスへの言及は、デバイスへの電力が遮断された場合でも状態が確定する不揮発性メモリデバイスを指すことができる。１つの例において、不揮発性メモリデバイスは、ＮＡＮＤ（非ＡＮＤ）またはＮＯＲ（非ＯＲ）技術などのブロックアドレス指定可能なメモリデバイスである。したがって、メモリデバイスは、三次元クロスポイントメモリデバイス、他のバイトアドレス指定可能な不揮発性メモリデバイスなど、将来世代の不揮発性デバイスも含むことができる。メモリデバイスは、メモリセルの抵抗状態またはメモリセルの位相に基づいてデータを格納する、不揮発性のバイトアドレス指定可能媒体を含み得る。１つの例において、メモリデバイスは、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を用い得る。１つの例において、メモリデバイスは、多閾値レベルのＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルまたはマルチレベルの相変化メモリ（ＰＣＭ）またはスイッチ付き相変化メモリ（ＰＣＭＳ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリ、またはスピントランスファトルク（ＳＴＴ）−ＭＲＡＭ、または上記のいずれかの組み合わせ、またはその他のメモリとすることができるか、あるいはそれらを含むことができる。

メモリコントローラ８２０は、システム８００用の１つまたは複数のメモリコントローラ回路またはデバイスを表す。メモリコントローラ８２０は、プロセッサ８１０による操作の実行に応答してメモリアクセスコマンドを生成する制御ロジックを表す。メモリコントローラ８２０は、１つまたは複数のメモリデバイス８４０にアクセスする。メモリデバイス８４０は、上記で言及されたいずれかのものに係るＤＲＡＭデバイスであり得る。１つの例において、メモリデバイス８４０は、異なるチャネルとして編成および管理される。各チャネルは、複数のメモリデバイスに並列に結合するバスおよび信号線に結合する。各チャネルは、独立して動作可能である。故に、各チャネルは、独立してアクセスおよび制御され、タイミングと、データ転送と、コマンドおよびアドレスの交換と、他の操作とは、各チャネルについて別個である。結合は、電気的結合、通信的結合、物理的結合またはこれらの組み合わせを指し得る。物理的結合は、直接接触を含み得る。電気的結合は、コンポーネント間に電気が流れることを可能にするか、もしくはコンポーネント間のシグナリングを可能にするか、またはそれらの両方を可能にするインタフェースまたは相互接続を含む。通信的結合は、有線または無線を含む、コンポーネントがデータを交換することを可能にする接続を含む。

１つの例において、各チャネルの設定は、別個のモードレジスタまたは他のレジスタ設定により制御される。１つの例において、各メモリコントローラ８２０が別個のメモリチャネルを管理するが、システム８００は、単一のコントローラにより管理される複数のチャネルまたは単一のチャネル上の複数のコントローラを有するように構成され得る。１つの例において、メモリコントローラ８２０は、同じダイ上に実装されるか、またはプロセッサと同じパッケージ空間に実装されるロジックなど、ホストプロセッサ８１０の一部である。

メモリコントローラ８２０は、上記で言及したメモリチャネルなどのメモリバスに結合するＩ／Ｏインタフェースロジック８２２を含む。Ｉ／Ｏインタフェースロジック８２２（およびメモリデバイス８４０のＩ／Ｏインタフェースロジック８４２）は、ピン、パッド、コネクタ、信号線、トレースもしくはワイヤ、もしくは当該デバイスに接続する他のハードウェア、またはこれらの組み合わせを含み得る。Ｉ／Ｏインタフェースロジック８２２は、ハードウェアインタフェースを含み得る。示されるように、Ｉ／Ｏインタフェースロジック８２２は少なくとも、信号線用のドライバ／トランシーバを含む。一般に、集積回路インタフェース内のワイヤは、パッド、ピンまたはコネクタと結合して、デバイス間の信号線もしくはトレースまたは他のワイヤとインタフェースする。Ｉ／Ｏインタフェースロジック８２２は、デバイス間の信号線上で信号を交換するためのドライバ、受信機、トランシーバもしくは終端もしくは他の回路または回路の組み合わせを含み得る。信号の交換は、送信または受信のうちの少なくとも１つを含む。メモリコントローラ８２０からメモリデバイス８４０のＩ／Ｏ８４２へＩ／Ｏ８２２を結合するように示されるが、メモリデバイス８４０の群が並列にアクセスされるシステム８００の実装では、複数のメモリデバイスがメモリコントローラ８２０の同じインタフェースへのＩ／Ｏインタフェースを含み得ることが理解される。１つまたは複数のメモリモジュール８７０を含むシステム８００の実装では、Ｉ／Ｏ８４２は、メモリデバイス自体上のインタフェースハードウェアに加え、メモリモジュールのインタフェースハードウェアを含み得る。他のメモリコントローラ８２０は、他のメモリデバイス８４０への別個のインタフェースを含む。

メモリコントローラ８２０とメモリデバイス８４０との間のバスは、メモリコントローラ８２０をメモリデバイス８４０へ結合する複数の信号線として実装され得る。バスは通常、少なくとも、クロック（ＣＬＫ）８３２、コマンド／アドレス（ＣＭＤ）８３４および書き込みデータ（ＤＱ）および読み出しデータ（ＤＱ）８３６ならびにゼロまたはそれより多くの他の信号線８３８を含み得る。１つの例において、メモリコントローラ８２０とメモリとの間のバスまたは接続は、メモリバスと称され得る。１つの例において、メモリバスは、マルチドロップバスである。ＣＭＤ用の信号線は、「Ｃ／Ａバス」（もしくはＡＤＤ／ＣＭＤバス、またはコマンド（ＣまたはＣＭＤ）およびアドレス（ＡまたはＡＤＤ）情報の転送を示す何らかの他の名称）と称することができ、書き込みおよび読み出しＤＱ用の信号線は、「データバス」と称することができる。１つの例において、独立のチャネルは、異なるクロック信号、Ｃ／Ａバス、データバスおよび他の信号線を有する。故に、システム８００は、独立のインタフェース経路が別個のバスと見なされ得るという意味において、複数の「バス」を有していると見なされ得る。明示的に示される線に加え、バスは、ストローブシグナリング線、アラート線、補助線もしくは他の信号線またはそれらの組み合わせのうちの少なくとも１つを含み得ることが理解される。シリアルバス技術は、メモリコントローラ８２０とメモリデバイス８４０との間の接続のために用いられ得ることも理解される。シリアルバス技術の一例が、８Ｂ１０Ｂエンコーディングおよび各方向における信号の単一の差動ペアを介した埋め込みクロックでの高速データの伝送である。１つの例において、ＣＭＤ８３４は、複数のメモリデバイスと並列に共有される信号線を表す。１つの例において、複数のメモリデバイスがＣＭＤ８３４のエンコーディングコマンド信号線を共有し、それぞれが、個々のメモリデバイスを選択するための別個のチップ選択（ＣＳ＿ｎ）信号線を有する。

システム８００の例において、メモリコントローラ８２０とメモリデバイス８４０との間のバスは、補助コマンドバスＣＭＤ８３４と書き込みデータおよび読み出しデータを伝達するための補助バスＤＱ８３６とを含むことが理解される。１つの例において、データバスは、読み出しデータおよび書き込み／コマンドデータ用の双方向線を含み得る。別の例において、補助バスＤＱ８３６は、ホストからメモリへの書き込みおよびデータのための一方向書き込み信号線を含み得るとともに、メモリからホストへの読み出しデータのための一方向線を含み得る。選択されたメモリ技術およびシステム設計に従って、他の信号８３８は、ストローブ線ＤＱＳなどのバスまたはサブバスに付随し得る。システム８００の設計、またはある設計が複数の実装をサポートする場合の実装に基づいて、データバスは、メモリデバイス８４０毎に多少の帯域幅を有し得る。例えば、データバスは、ｘ４インタフェース、ｘ８インタフェース、ｘ１６インタフェースまたは他のインタフェースのいずれかを有するメモリデバイスをサポートできる。規定「ｘＷ」のＷは、メモリデバイス８４０のインタフェースサイズまたはインタフェースの幅を指す整数であり、メモリコントローラ８２０とデータを交換するための信号線の数を表す。メモリデバイスのインタフェースサイズは、いくつのメモリデバイスがシステム８００内のチャネル毎に同時に用いられ得るか、または同じ信号線へ並列に結合され得るかに関する制御要因である。１つの例において、高帯域幅メモリデバイス、ワイドインタフェースデバイスもしくは積層メモリ構成またはそれらの組み合わせは、ｘ１２８インタフェース、ｘ２５６インタフェース、ｘ５１２インタフェース、ｘ１０２４インタフェースまたは他のデータバスインタフェース幅などのより幅広いインタフェースを有効化できる。

１つの例において、メモリデバイス８４０およびメモリコントローラ８２０は、バーストで、または一連の連続するデータ転送で、データバスを介してデータを交換する。バーストは、バス周波数に関連する転送サイクルの数に対応する。１つの例において、転送サイクルは、同じクロックまたはストローブ信号エッジ（例えば、立ち上がりエッジ）で生じる転送の全クロックサイクルであり得る。１つの例において、システムクロックのサイクルを参照する全クロックサイクルは、複数の単位間隔（ＵＩ）へ分割される。各ＵＩは、転送サイクルである。例えば、ダブルデータレート転送は、クロック信号の両方のエッジ（例えば、立ち上がりおよび立ち下がり）でトリガする。バーストは、構成された数のＵＩにわたって続き得る。これは、レジスタに格納される構成またはオンザフライでトリガされる構成であり得る。例えば、一連の８個の連続する転送期間は、バースト長８（ＢＬ８）と見なされ得、各メモリデバイス８４０は、各ＵＩでデータを転送できる。故に、ＢＬ８で動作するｘ８メモリデバイスは、８４ビットのデータを転送できる（８本のデータ信号線×バーストを介して線毎に転送される８データビット）。この単純な例は、例示に過ぎず、限定的なものではないことが理解される。

メモリデバイス８４０は、システム８００用のメモリリソースを表す。１つの例において、各メモリデバイス８４０は、別個のメモリダイである。１つの例において、各メモリデバイス８４０は、デバイスまたはダイ毎に複数の（例えば２個の）チャネルを有するインタフェースであり得る。各メモリデバイス８４０は、デバイスの実装により決定される帯域幅（例えば、ｘ１６もしくはｘ８または何らかの他のインタフェース帯域幅）を有するＩ／Ｏインタフェースロジック８４２を含む。Ｉ／Ｏインタフェースロジック８４２により、メモリデバイスは、メモリコントローラ８２０とインタフェースすることが可能になる。Ｉ／Ｏインタフェースロジック８４２は、ハードウェアインタフェースを含み得、メモリコントローラのＩ／Ｏ８２２に応じ得るが、メモリデバイスエンドにおけるものである。１つの例において、複数のメモリデバイス８４０は、同じコマンドおよびデータバスへ並列に接続される。別の例において、複数のメモリデバイス８４０は、同じコマンドバスへ並列に接続され、異なるデータバスに接続される。例えば、システム８００は、並列に結合されている複数のメモリデバイス８４０を用いて構成され得る。各メモリデバイスは、コマンドに応答し、各内部のメモリリソース８６０にアクセスする。書き込み操作の場合、個々のメモリデバイス８４０は、データワード全体のうちのある部分を書き込むことができ、読み出し操作の場合、個々のメモリデバイス８４０は、データワード全体のある部分をフェッチできる。ワードの残りのビットは、他のメモリデバイスにより並列に提供または受信される。

１つの例において、メモリデバイス８４０は、コンピューティングデバイスのマザーボードまたはホストシステムプラットフォーム（例えば、プロセッサ８１０が配置されるＰＣＢ（プリント回路基板））上に直接配置される。１つの例において、メモリデバイス８４０は、メモリモジュール８７０へ編成され得る。１つの例において、メモリモジュール８７０は、デュアルインラインメモリモジュール（ＤＩＭＭ）を表す。１つの例において、メモリモジュール８７０は、アクセスまたは制御回路のうちの少なくとも一部分を共有するための複数のメモリデバイスの他の編成を表す。当該回路は、ホストシステムプラットフォームとは別個の回路、別個のデバイスまたは別個の基板であり得る。メモリモジュール８７０は、複数のメモリデバイス８４０を含むことができ、メモリモジュールは、それらに配置されて含まれるメモリデバイスへの複数の別個のチャネルのためのサポートを含むことができる。別の例において、メモリデバイス８４０は、例えばマルチチップモジュール（ＭＣＭ）、パッケージオンパッケージ、スルーシリコンビア（ＴＳＶ）もしくは他の技術またはそれらの組み合わせなどの技術により、メモリコントローラ８２０と同じパッケージへ組み込まれてよい。同様に、１つの例において、複数のメモリデバイス８４０は、メモリモジュール８７０へ組み込まれてよく、メモリモジュール８７０自体が、メモリコントローラ８２０と同じパッケージへ組み込まれ得る。これらの実装および他の実装の場合、メモリコントローラ８２０はホストプロセッサ８１０の一部であり得ることが理解される。

メモリデバイス８４０はそれぞれ、１つまたは複数のメモリアレイ８６０を含む。メモリアレイ８６０は、アドレス指定可能なメモリ位置またはデータの記憶位置を表す。通常、メモリアレイ８６０は、データの行として管理され、ワード線（行）およびビット線（行内の個々のビット）の制御を介してアクセスされる。メモリアレイ８６０は、メモリの別個のチャネル、ランク、およびバンクとして編成され得る。チャネルは、メモリデバイス８４０内の記憶位置への独立の制御経路を指し得る。ランクは、並列に並んだ複数のメモリデバイスにわたる共通の位置（例えば、異なるデバイス内の同じ行アドレス）を指し得る。バンクは、メモリデバイス８４０内のメモリ位置のサブアレイを指し得る。１つの例において、メモリのバンクは、サブバンク用の共有回路（例えば、ドライバ、信号線、制御ロジック）のうちの少なくとも一部分を有するサブバンクへ分割される。これにより、別個のアドレス指定およびアクセスが可能になる。チャネル、ランク、バンク、サブバンク、バンク群、またはメモリ位置の他の編成、および当該編成の組み合わせは、それらの物理リソースへの応用において重複し得ることが理解される。例えば、同じ物理メモリ位置は、ランクに属すこともあり得る特定のバンクとしての特定のチャネルを介してアクセスされ得る。故に、メモリリソースの編成は、排他的にではなく、包括的に理解される。

１つの例において、メモリデバイス８４０は、１つまたは複数のレジスタ８４４を含む。レジスタ８４４は、メモリデバイスの操作用の構成または設定を提供する１つまたは複数のストレージデバイスまたは記憶位置を表す。１つの例において、レジスタ８４４は、制御操作または管理操作の一部としてメモリコントローラ８２０によりアクセスされるデータを格納するためのメモリデバイス８４０の記憶位置を提供できる。１つの例において、レジスタ８４４は、１つまたは複数のモードレジスタを含む。１つの例において、レジスタ８４４は、１つまたは複数の多目的レジスタを含む。レジスタ８４４内の位置の構成により、メモリデバイス８４０は、異なる「モード」で動作するように構成され得る。コマンド情報により、モードに基づいて、メモリデバイス８４０内の異なる操作がトリガされ得る。加えて、または代替的に、異なるモードにより、モードに応じて、アドレス情報または他の信号線から異なる操作もトリガされ得る。レジスタ８４４の設定は、Ｉ／Ｏ設定の構成（例えば、タイミング、終端またはＯＤＴ（オンダイ終端）８４６、ドライバ構成または他のＩ／Ｏ設定）を示し得る。

１つの例において、メモリデバイス８４０は、Ｉ／Ｏ８４２に関連付けられたインタフェースハードウェアの一部としてのＯＤＴ８４６を含む。ＯＤＴ８４６は、上述のように構成され得るとともに、指定された信号線へのインタフェースに適用されるインピーダンスの設定を提供し得る。１つの例において、ＯＤＴ８４６は、ＤＱ信号線に適用される。１つの例において、ＯＤＴ８４６は、コマンド信号線に適用される。１つの例において、ＯＤＴ８４６は、アドレス信号線に適用される。１つの例において、ＯＤＴ８４６は、前述のものの任意の組み合わせに適用され得る。ＯＤＴ設定は、メモリデバイスがアクセス操作の選択されたターゲットであるか、または非ターゲットデバイスであるかに基づいて変更され得る。ＯＤＴ８４６設定は、終端線上のシグナリングのタイミングおよび反映に影響を及ぼし得る。ＯＤＴ８４６に対する慎重な制御により、適用されるインピーダンスおよびロードの一致度が向上した、より高速な操作が可能になり得る。ＯＤＴ８４６は、Ｉ／Ｏインタフェース８４２、８２２（例えば、ＤＱ線用のＯＤＴまたはＣＡ線用のＯＤＴ）の特定の信号線に適用され得るが、必ずしも全ての信号線に適用されるわけではない。

メモリデバイス８４０は、メモリデバイス内の内部操作を制御するためのメモリデバイス内の制御ロジックを表すコントローラ８５０を含む。例えば、コントローラ８５０は、メモリコントローラ８２０により送信されるコマンドをデコードするとともに、コマンドを実行しまたは満足させるための内部操作を生成する。コントローラ８５０は、内部コントローラと称され得、ホストのメモリコントローラ８２０とは別個のものである。コントローラ８５０は、どのモードが選択されているかをレジスタ８４４に基づいて決定でき、メモリリソース８６０へのアクセスのための操作または他の操作の内部での実行を、選択されたモードに基づいて構成できる。コントローラ８５０は、メモリデバイス８４０内のビットのルーティングを制御するための制御信号を生成して、選択されたモード用の適切なインタフェースを提供し、コマンドを適切なメモリ位置またはアドレスへ送る。コントローラ８５０は、コマンド信号線およびアドレス信号線上で受信されるコマンドエンコーディングをデコードできるコマンドロジック８５２を含む。故に、コマンドロジック８５２は、コマンドデコーダであり得るか、またはコマンドデコーダを含み得る。コマンドロジック８５２を用いることで、メモリデバイスは、コマンドを識別でき、要求されたコマンドを実行するための内部操作を生成できる。

メモリコントローラ８２０を再び参照すると、メモリコントローラ８２０は、メモリデバイス８４０へ送信すべきコマンドを生成するためのロジックまたは回路を表すコマンド（ＣＭＤ）ロジック８２４を含む。コマンドの生成は、スケジューリング前のコマンド、またはキューに入れられたコマンドの送信の準備を整えることを指し得る。概して、メモリサブシステム内のシグナリングは、メモリデバイスがコマンドを実行すべき１つまたは複数のメモリ位置を指示または選択するためのコマンド内またはコマンドに付随するアドレス情報を含む。メモリデバイス８４０のトランザクションのスケジューリングに応答して、メモリコントローラ８２０は、メモリデバイス８４０にコマンドを実行させるためにＩ／Ｏ８２２を介してコマンドを発行できる。１つの例において、メモリデバイス８４０のコントローラ８５０は、メモリコントローラ８２０からＩ／Ｏ８４２を介して受信したコマンドおよびアドレス情報を受信およびデコードする。受信したコマンドおよびアドレス情報に基づいて、コントローラ８５０は、メモリデバイス８４０内のロジックおよび回路の操作のタイミングを制御することでコマンドを実行できる。コントローラ８５０は、タイミング要件およびシグナリング要件など、メモリデバイス８４０内の規格または仕様への準拠を担う。メモリコントローラ８２０は、アクセスのスケジューリングおよび制御により、規格または仕様への準拠を実装できる。

メモリコントローラ８２０は、メモリデバイス８４０へ送信すべきトランザクションを生成および命令するためのロジックまたは回路を表すスケジューラ８３０を含む。１つの観点から、メモリコントローラ８２０の主な機能は、メモリデバイス８４０へのメモリアクセスおよび他のトランザクションをスケジューリングすることと言うことができる。そのようなスケジューリングは、プロセッサ８１０によるデータについての要求を実装するために、かつ、（例えば、リフレッシュに関連するコマンドの利用などで）データの完全性を維持するためにトランザクション自体を生成することを含み得る。トランザクションは、１つまたは複数のコマンドを含み得るので、クロックサイクルまたは単位間隔などの１つまたは複数のタイミングサイクルでのコマンドもしくはデータまたはそれらの両方の転送をもたらし得る。トランザクションは、読み出しもしくは書き込みもしくは関連するコマンドまたはそれらの組み合わせなどのアクセスのためのものであり得る。他のトランザクションは、構成、設定、データ完全性についてのメモリ管理コマンド、もしくは他のコマンドまたはそれらの組み合わせを含み得る。

メモリコントローラ８２０は通常、トランザクションの選択および順序付けを可能にしてシステム８００の性能を向上させるためのスケジューラ８３０などのロジックを含む。故に、メモリコントローラ８２０は、未処理のトランザクションのうちのどれがどの順序でメモリデバイス８４０へ送信されるべきかを選択できる。これは通常、単純な先入れ先出しアルゴリズムよりもはるかに複雑なロジックを用いて実現される。メモリコントローラ８２０は、メモリデバイス８４０へのトランザクションの伝送を管理するとともに、トランザクションに関連するタイミングを管理する。１つの例において、トランザクションには確定的なタイミングがある。当該タイミングは、メモリコントローラ８２０により管理され得るとともに、トランザクションをスケジューラ８３０でどのようにスケジューリングするかの決定において用いられ得る。

１つの例において、メモリコントローラ８２０は、リフレッシュ（ＲＥＦ）ロジック８２６を含む。リフレッシュロジック８２６は、揮発性であるメモリリソースに用いられるが、確定的な状態を保持するためにリフレッシュされる必要があり得る。１つの例において、リフレッシュロジック８２６は、リフレッシュの位置と、実行すべきリフレッシュのタイプとを示す。リフレッシュロジック８２６は、メモリデバイス８４０内でのセルフリフレッシュをトリガできるか、もしくはリフレッシュコマンドを送信することにより外部リフレッシュ（自動リフレッシュコマンドと称され得る）を実行できるか、またはそれらの組み合わせを行うことができる。１つの例において、メモリデバイス８４０内のコントローラ８５０は、メモリデバイス８４０内でリフレッシュを適用するためのリフレッシュロジック８５４を含む。１つの例において、リフレッシュロジック８５４は、内部操作を生成して、メモリコントローラ８２０から受信された外部リフレッシュに従ってリフレッシュを実行する。リフレッシュロジック８５４は、リフレッシュがメモリデバイス８４０に向けられているか、またコマンドに応答してどのメモリリソース８６０をリフレッシュすべきかを決定することができる。

図９は、選択的オンダイＥＣＣバイパスを実装できるコンピューティングシステムの一例のブロック図である。システム９００は、本明細書における任意の例に係るコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーミングシステムもしくはエンタテインメント制御システム、組み込みコンピューティングデバイスまたは他の電子デバイスであり得る。システム９００は、システム１００またはシステム２００と互換性のあるシステムを組み込み得るシステムの１つの例である。

１つの例において、メモリ９３０は、メモリコントローラ９２２にデータを返す前に、読み出しデータにＥＣＣを実行するためのオンダイＥＣＣ９９２を備える。１つの例において、メモリ９３０は、ＥＣＣ９９２を選択的にバイパスするためのバイパス９９４を備える。内部ＥＣＣのバイパスは、本明細書の任意の説明に従うものであることができ、メモリ９３０は、リトライコマンドに応答して読み出しを実行する。メモリ９３０は、リトライコマンドに基づいて、データを返す前に、データにＥＣＣを実行する代わりに、メモリアレイからの生データを返す。

システム９００は、プロセッサ９１０を含む。プロセッサ９１０は、システム９００のために命令の処理または実行を提供するための任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、処理コアもしくは他の処理ハードウェアまたはそれらの組み合わせを含み得る。プロセッサ９１０は、システム９００のオペレーション全体を制御し、１つまたは複数のプログラマブル汎用または特定用途向けマイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）またはそのようなデバイスの組み合わせであり得るか、またはそれらを含み得る。

１つの例において、システム９００は、プロセッサ９１０に結合されているインタフェース９１２を含む。インタフェース９１２は、メモリサブシステム９２０またはグラフィックスインタフェースコンポーネント９４０など、より高帯域幅の接続を必要とする、システムコンポーネント用のより高速なインタフェースまたは高スループットインタフェースを表し得る。インタフェース９１２は、スタンドアロンコンポーネントであり得るか、またはプロセッサダイに統合され得るインタフェース回路を表す。インタフェース９１２は、回路としてプロセッサダイ上に統合され得るか、またはコンポーネントとしてシステムオンチップに統合され得る。存在する場合、グラフィックスインタフェース９４０は、システム９００のユーザに視覚表示を提供するためのグラフィックスコンポーネントにインタフェースする。グラフィックスインタフェース９４０は、スタンドアロンコンポーネントであり得るか、またはプロセッサダイもしくはシステムオンチップに統合され得る。１つの例において、グラフィックスインタフェース９４０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイまたは超高精細度（ＵＨＤ）ディスプレイを駆動できる。１つの例において、ディスプレイは、タッチスクリーンディスプレイを含み得る。１つの例において、グラフィックスインタフェース９４０は、メモリ９３０に格納されたデータに基づいて、もしくはプロセッサ９１０により実行された操作に基づいて、またはそれらの両方に基づいて表示を生成する。

メモリサブシステム９２０は、システム９００のメインメモリを表し、プロセッサ９１０により実行されるコードまたはルーチンの実行に用いられるデータ値のための記憶領域を提供する。メモリサブシステム９２０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭなどの１つまたは複数の種類のランダムアクセスメモリ（ＲＡＭ）、３ＤＸＰ（３次元クロスポイント）もしくは他のメモリデバイスまたはそのようなデバイスの組み合わせなど、１つまたは複数のメモリデバイス９３０を含み得る。メモリ９３０は、とりわけ、システム９００内での命令の実行用のソフトウェアプラットフォームを提供するためのオペレーティングシステム（ＯＳ）９３２を格納およびホストする。加えて、アプリケーション９３４は、メモリ９３０からＯＳ９３２のソフトウェアプラットフォーム上で実行され得る。アプリケーション９３４は、プログラムを表す。当該プログラムは、１つまたは複数の機能の実行をするためのそれらの独自の動作ロジックを有する。処理９３６は、ＯＳ９３２もしくは１つまたは複数のアプリケーション９３４またはそれらの組み合わせに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ９３２、アプリケーション９３４および処理９３６は、システム９００用の機能を提供するためのソフトウェアロジックを提供する。１つの例において、メモリサブシステム９２０は、コマンドを生成してメモリ９３０へ発行するメモリコントローラであるメモリコントローラ９２２を含む。メモリコントローラ９２２は、プロセッサ９１０の物理的部分またはインタフェース９１２の物理的部分であり得ることが理解される。例えば、メモリコントローラ９２２は、例えばプロセッサダイまたはシステムオンチップに統合されるなど、プロセッサ９１０とともに回路に統合される統合メモリコントローラであり得る。

具体的には示されていないが、システム９００は、メモリバス、グラフィックスバス、インタフェースバスまたは他のものなど、デバイス間の１つまたは複数のバスまたはバスシステムを含み得ることが理解される。バスまたは他の信号線は、コンポーネントを互いに通信可能にまたは電気的に結合できるか、またはコンポーネントを通信可能にかつ電気的に結合できる。バスは、物理通信線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラもしくは他の回路またはそれらの組み合わせを含み得る。バスは、例えば、システムバス、ペリフェラルコンポーネント相互接続（ＰＣＩ）バス、ハイパートランスポートアーキテクチャバスもしくは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）もしくは他のバスのうちの１つまたは複数またはそれらの組み合わせを含み得る。

１つの例において、システム９００は、インタフェース９１２に結合され得るインタフェース９１４を含む。インタフェース９１４は、インタフェース９１２よりも低速なインタフェースであり得る。１つの例において、インタフェース９１４は、スタンドアロンコンポーネントおよび集積回路を含み得るインタフェース回路を表す。１つの例において、複数のユーザインタフェースコンポーネントもしくはペリフェラルコンポーネントまたはそれらの両方がインタフェース９１４に結合する。ネットワークインタフェース９５０は、１つまたは複数のネットワークを介してリモートデバイス（例えば、サーバまたは他のコンピューティングデバイス）と通信する機能をシステム９００に提供する。ネットワークインタフェース９５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）または他の有線もしくは無線規格ベースインタフェースもしくはプロプライエタリインタフェースを含み得る。ネットワークインタフェース９５０は、リモートデバイスとデータを交換できる。当該交換は、メモリに格納されたデータの送信またはメモリに格納されたデータの受信を含み得る。

１つの例において、システム９００は、１つまたは複数の入力／出力（Ｉ／Ｏ）インタフェース９６０を含む。Ｉ／Ｏインタフェース９６０は、１つまたは複数のインタフェースコンポーネントを含み得る。当該インタフェースコンポーネントを通じて、ユーザは、システム９００とインタラクトする（例えば、音声、英数字、触覚／タッチまたは他のインタフェース）。周辺インタフェース９７０は、具体的には上述されていない任意のハードウェアインタフェースを含み得る。周辺は概して、システム９００へ従属的に接続するデバイスを指す。従属的な接続は、システム９００がソフトウェアプラットフォームもしくはハードウェアプラットフォームを提供する接続であるか、または、当該プラットフォーム上で操作が実行され、かつ当該プラットフォームを用いてユーザがインタラクトする接続である。

１つの例において、システム９００は、データを不揮発性方式で格納するためのストレージサブシステム９８０を含む。１つの例において、特定のシステム実装では、ストレージ９８０の少なくとも特定のコンポーネントがメモリサブシステム９２０のコンポーネントと重複し得る。ストレージサブシステム９８０は、ストレージデバイス９８４を含む。ストレージデバイス９８４は、１つまたは複数の磁気ディスク、ソリッドステートディスク、３ＤＸＰディスクもしくは光ベースディスクまたはそれらの組み合わせなど、大量のデータを不揮発性方式で格納するための任意の従来の媒体であり得るか、または当該媒体を含み得る。ストレージ９８４は、コードまたは命令およびデータ９８６を永続的な状態で保持する（すなわち、システム９００への電力が遮断されても値が保持される）。ストレージ９８４は一般に「メモリ」であると見なされ得るが、メモリ９３０は通常、命令をプロセッサ９１０に提供するための実行メモリまたは動作メモリである。ストレージ９８４は不揮発性であるが、メモリ９３０は揮発性メモリを含み得る（すなわち、システム９００への電力が遮断された場合、データの値または状態は不定になる）。１つの例において、ストレージサブシステム９８０は、ストレージ９８４とインタフェースするためのコントローラ９８２を含む。１つの例において、コントローラ９８２は、インタフェース９１４またはプロセッサ９１０の物理的部分であるか、またはプロセッサ９１０およびインタフェース９１４の両方に回路またはロジックを含み得る。

電源９０２は、システム９００のコンポーネントに電力を提供する。より具体的には、電源９０２は通常、システム９００内の１つまたは複数の電力供給装置９０４とインタフェースして、システム９００のコンポーネントに電力を提供する。１つの例において、電力供給装置９０４は、壁のコンセントへ差し込むためのＡＣ−ＤＣ（交流−直流）アダプタを含む。そのようなＡＣ電源は、再生可能エネルギー（例えば、太陽光発電）電源９０２であり得る。１つの例において、電源９０２は、外部ＡＣ−ＤＣ変換器などのＤＣ電源を含む。１つの例において、電源９０２または電力供給装置９０４は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。１つの例において、電源９０２は、内部バッテリまたは燃料電池電源を含み得る。

図１０は、選択的オンダイＥＣＣバイパスを実装できるモバイルデバイスの一例のブロック図である。システム１０００は、コンピューティングタブレット、携帯電話もしくはスマートフォン、ウェアラブルコンピューティングデバイスもしくは他のモバイルデバイスまたは組み込みコンピューティングデバイスなどのモバイルコンピューティングデバイスを表す。これらのコンポーネントのうちの特定のものが一般的に示されているが、そのようなデバイスの全てのコンポーネントがシステム１０００内に示されているわけではないことが理解される。システム１０００は、システム１００またはシステム２００と互換性のあるシステムを組み込み得るシステムの１つの例である。

１つの例において、メモリ１０６２は、メモリコントローラ１０６４にデータを返す前に、読み出しデータにＥＣＣを実行するためのオンダイＥＣＣ１０９２を備える。１つの例において、メモリ１０６２は、ＥＣＣ１０９２を選択的にバイパスするためのバイパス１０９４を備える。内部ＥＣＣのバイパスは、本明細書の任意の説明に従うものであることができ、メモリ１０６２がリトライコマンドに応答して読み出しを実行する。メモリ１０６２は、リトライコマンドに基づいて、データを返す前に、データにＥＣＣを実行する代わりに、メモリアレイからの生データを返す。

システム１０００は、システム１０００の主な処理操作を実行するプロセッサ１０１０を含む。プロセッサ１０１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイスまたは他の処理手段などの１つまたは複数の物理デバイスを含み得る。プロセッサ１０１０により実行される処理操作は、アプリケーションおよびデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理操作は、人間のユーザもしくは他のデバイスとのＩ／Ｏ（入力／出力）に関連する操作、電力管理に関連する操作、別のデバイスへのシステム１０００の接続に関連する操作またはそれらの組み合わせを含む。処理操作は、音声Ｉ／Ｏ、表示Ｉ／Ｏもしくは他のインタフェースまたはそれらの組み合わせに関連する操作も含み得る。プロセッサ１０１０は、メモリに格納されたデータを実行できる。プロセッサ１０１０は、メモリに格納されたデータを書き込むことができるか、または編集できる。

１つの例において、システム１０００は、１つまたは複数のセンサ１０１２を含む。センサ１０１２は、外部センサへの埋め込みセンサもしくはインタフェースまたはそれらの組み合わせを表す。センサ１０１２により、システム１０００は、システム１０００が実装される環境またはデバイスの１つまたは複数の条件を監視または検出することが可能になる。センサ１０１２は、環境センサ（温度センサ、動き検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素センサ、二酸化炭素センサもしくは他の化学センサ）など）、圧力センサ、加速度計、ジャイロスコープ、医療センサもしくは生理機能センサ（例えば、バイオセンサ、心拍数モニタもしくは生理学的な属性を検出するための他のセンサ）もしくは他のセンサまたはそれらの組み合わせを含み得る。センサ１０１２は、指紋認識システム、顔検出もしくは認識システムまたはユーザの特徴を検出または認識する他のシステムなどの生体認証システム用のセンサも含み得る。センサ１０１２は、幅広く理解されるべきであり、システム１０００とともに実装され得る多くの異なるタイプのセンサに対する限定として理解されるべきではない。１つの例において、１つまたは複数のセンサ１０１２は、プロセッサ１０１０に統合されたフロントエンド回路を介して、プロセッサ１０１０に結合する。１つの例において、１つまたは複数のセンサ１０１２は、システム１０００の別のコンポーネントを介して、プロセッサ１０１０に結合する。

１つの例において、システム１０００は、ハードウェア（例えば、音声ハードウェアおよび音声回路）と、コンピューティングデバイスへの音声機能の提供に関連するソフトウェア（例えば、ドライバ、コーデック）コンポーネントとを表すオーディオサブシステム１０２０を含む。音声機能は、スピーカ出力またはヘッドフォン出力およびマイク入力を含み得る。そのような機能のためのデバイスは、システム１０００へ統合され得るか、またはシステム１０００に接続され得る。１つの例において、ユーザは、プロセッサ１０１０により受信および処理される音声コマンドを提供することにより、システム１０００とインタラクトする。

ディスプレイサブシステム１０３０は、ユーザに提示するための視覚表示を提供するハードウェア（例えば、ディスプレイデバイス）コンポーネントおよびソフトウェアコンポーネント（例えば、ドライバ）を表す。１つの例において、ディスプレイは、ユーザがコンピューティングデバイスとインタラクトするための触覚コンポーネントまたはタッチスクリーン要素を含む。ディスプレイサブシステム１０３０は、ユーザに表示を提供するために用いられる特定のスクリーンまたはハードウェアデバイスを含むディスプレイインタフェース１０３２を含む。１つの例において、ディスプレイインタフェース１０３２は、表示に関連する少なくともいくつかの処理を実行するための、プロセッサ１０１０（グラフィックスプロセッサなど）とは別個のロジックを含む。１つの例において、ディスプレイサブシステム１０３０は、ユーザへの出力および入力の両方を提供するタッチスクリーンデバイスを含む。１つの例において、ディスプレイサブシステム１０３０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイまたは超高精細度（ＵＨＤ）ディスプレイを含む。１つの例において、ディスプレイサブシステムは、タッチスクリーンディスプレイを含むか、またはタッチスクリーンディスプレイを駆動する。１つの例において、ディスプレイサブシステム１０３０は、メモリに格納されたデータに基づいて、もしくはプロセッサ１０１０により実行される操作に基づいて、またはそれらの両方に基づいて表示情報を生成する。

Ｉ／Ｏコントローラ１０４０は、ユーザとのインタラクションに関連するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０もしくはディスプレイサブシステム１０３０またはそれらの両方の一部であるハードウェアを管理するように動作し得る。加えて、Ｉ／Ｏコントローラ１０４０は、システム１０００に接続する追加のデバイスのための接続ポイントを示す。当該接続ポイントを通じて、ユーザは、システムとインタラクトし得る。例えば、システム１０００に取り付けられ得るデバイスは、マイクデバイス、スピーカシステムもしくはステレオシステム、ビデオシステムもしくは他のディスプレイデバイス、キーボードデバイスもしくはキーパッドデバイス、ボタン／スイッチ、もしくは、カードリーダなどの特定の応用品とともに用いるための他のＩ／Ｏデバイス、または他のデバイスを含み得る。

上述のように、Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０もしくはディスプレイサブシステム１０３０またはそれらの両方とインタラクトできる。例えば、マイクまたは他の音声デバイスを通じた入力により、システム１０００の１つまたは複数のアプリケーションまたは機能についての入力またはコマンドが提供され得る。加えて、音声出力は、ディスプレイ出力の代わりに、またはディスプレイ出力に加えて提供され得る。別の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、少なくとも部分的にＩ／Ｏコントローラ１０４０により管理され得る入力デバイスとしても機能する。Ｉ／Ｏコントローラ１０４０により管理されるＩ／Ｏ機能を提供するための追加のボタンまたはスイッチもシステム１０００上に存在し得る。

１つの例において、Ｉ／Ｏコントローラ１０４０は、加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）もしくはシステム１０００に含まれ得る他のハードウェアまたはセンサ１０１２などのデバイスを管理する。入力は、直接的なユーザインタラクションの一部であり得るだけでなく、その操作（ノイズのフィルタリング、輝度検出のための表示の調節、カメラ用のフラッシュの適用または他の特徴など）に影響を及ぼすようにシステムに環境入力を提供することであり得る。

１つの例において、システム１０００は、バッテリの電力使用量と、バッテリの充電と省電力動作に関連する機能とを管理する電力管理１０５０を含む。電力管理１０５０は、システム１０００のコンポーネントに電力を提供する電源１０５２からの電力を管理する。１つの例において、電源１０５２は、壁のコンセントへ差し込むためのＡＣ−ＤＣ（交流−直流）アダプタを含む。そのようなＡＣ電源は、再生可能エネルギー（例えば、太陽光発電、動きベース電力）であり得る。１つの例において、電源１０５２は、外部ＡＣ−ＤＣ変換器などのＤＣ電源により提供され得るＤＣ電力のみを含む。１つの例において、電源１０５２は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。１つの例において、電源１０５２は、内部バッテリまたは燃料電池電源を含み得る。

メモリサブシステム１０６０は、情報をシステム１０００に格納するためのメモリデバイス１０６２を含む。メモリサブシステム１０６０は、不揮発性（メモリデバイスへの電力が遮断された場合に状態が変わらない）メモリデバイスもしくは揮発性（メモリデバイスへの電力が遮断された場合に状態が不定になる）メモリデバイスまたはそれらの組み合わせを含み得る。メモリ１０６０は、アプリケーションデータ、ユーザーデータ、音楽、写真、文書または他のデータだけでなく、システム１０００のアプリケーションおよび機能の実行に関連するシステムデータ（長期間のものであるかまたは一時的なものであるかを問わない）を格納できる。１つの例において、メモリサブシステム１０６０は、メモリコントローラ１０６４（システム１０００の制御部の一部とも見なされ得るとともに、プロセッサ１０１０の一部と潜在的に見なされ得る）を含む。メモリコントローラ１０６４は、コマンドを生成および発行してメモリデバイス１０６２へのアクセスを制御するスケジューラを含む。

接続１０７０は、ハードウェアデバイス（例えば、無線コネクタもしくは有線コネクタおよび通信ハードウェアまたは有線ハードウェアと無線ハードウェアとの組み合わせ）およびシステム１０００が外部デバイスと通信することを可能にするためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局などの別個のデバイス、および、ヘッドセット、プリンタまたは他のデバイスなどの周辺機器であり得る。１つの例において、システム１０００は、メモリへの格納のために、またはディスプレイデバイスでの表示のために、外部デバイスとデータを交換する。交換されるデータは、データの読み出し、書き込みまたは編集のためにメモリに格納されるデータまたはメモリに既に格納されているデータを含み得る。

接続１０７０は、複数の異なるタイプの接続を含み得る。一般化するために、システム１０００は、セルラ接続１０７２および無線接続１０７４とともに示される。セルラ接続１０７２は概して、例えばＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）を介して提供されるなど無線キャリアにより提供されるセルラネットワーク接続もしくはその変形規格もしくは派生規格、もしくはＣＤＭＡ（符号分割多重アクセス）もしくはその変形規格もしくは派生規格、ＴＤＭ（時分割多重化）もしくはその変形規格もしくは派生規格、ＬＴＥ（「４Ｇ」とも称されるロングタームエボリューション）、５Ｇ、または他のセルラサービス規格を指す。無線接続１０７４は、セルラではない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）もしくはワイドエリアネットワーク（ＷｉＭＡＸなど）もしくは他の無線通信またはそれらの組み合わせを含み得る。無線通信は、非固体媒体を通じた変調済み電磁放射線の使用を通じてデータを転送することを指す。有線通信は、固体通信媒体によって生じる。

周辺接続１０８０は、ハードウェアインタフェースおよびコネクタならびに周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。システム１０００は、他のコンピューティングデバイスへの（「外への」１０８２）周辺デバイスであり、かつ、システム１０００へ（「外から」１０８４）接続される周辺デバイスを備え得ることが理解される。システム１０００は一般的に、システム１０００上のコンテンツの管理（例えば、ダウンロード、アップロード、変更、同期）などの目的で他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。加えて、ドッキングコネクタにより、例えばオーディオビジュアルシステムまたは他のシステムに出力されるコンテンツをシステム１０００が制御することを可能にする特定の周辺機器にシステム１０００が接続することが可能になり得る。

プロプライエタリドッキングコネクタまたは他のプロプライエタリ接続ハードウェアに加え、システム１０００は、一般的なコネクタまたは規格ベースのコネクタを介して周辺接続１０８０を行い得る。一般的なタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインタフェースのいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））を含むＤｉｓｐｌａｙＰｏｒｔまたは他のタイプを含み得る。

概して本明細書の説明に関して、１つの例において、メモリコントローラは、メモリデバイスに結合されているハードウェアインタフェースと、メモリデバイスのためのリトライコマンドを生成するコマンドロジックと、を備え、リトライコマンドは、メモリデバイスのＥＣＣ回路によるエラー検査訂正（ＥＣＣ）を適用せずに読み出しデータを返すようにメモリデバイスをトリガするようになっている。

１つの例において、コマンドロジックは、リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを生成するようになっている。１つの例において、コマンドロジックは、リトライコマンドを示すために、同じアドレスに一連の連続する読み出しコマンドを生成するようになっている。１つの例において、コマンドロジックは、メモリデバイスのモードレジスタをリトライコマンドモードに設定するために、モードレジスタ書き込みコマンドを生成するようになっており、コマンドロジックは、メモリデバイスがリトライコマンドを示すためにリトライコマンドモードである間、送信すべき読み出しコマンドを生成するようになっている。１つの例において、コマンドロジックは、前の読み出しコマンドに応答して受信されたエラーデータの受信に応答して、リトライコマンドを生成するようになっている。１つの例において、ハードウェアインタフェースは、前の読み出しコマンドに応答して、メモリデバイスから、検出済み訂正不可能エラー（ＤＵＥ）の指示を受信するようになっており、コマンドロジックは、メモリデバイスからのＤＵＥの指示に応答してリトライコマンドを生成するようになっている。１つの例において、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを備える。

概して本明細書の説明に関して、１つの例において、メモリデバイスは、読み出しデータを受信し、メモリデバイスの内部で読み出しデータにＥＣＣを適用し、読み出しコマンドに応答して、訂正済みデータを返すエラー検査訂正（ＥＣＣ）回路と、読み出しコマンドの後にリトライコマンドを受信するハードウェアインタフェースであって、リトライコマンドに応答して、ＥＣＣ回路によるＥＣＣを適用せずに読み出しデータを返すようになっている、ハードウェアインタフェースと、を備える。

１つの例において、リトライコマンドは、リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを含む。１つの例において、リトライコマンドは、他の介在コマンドを伴わない一連の読み出しコマンドを含む。１つの例において、メモリデバイスは、読み出しコマンドのアドレスを記憶するレジスタをさらに備え、メモリデバイスは、レジスタに記憶されている読み出しコマンドのアドレスが他の介在コマンドを伴わずに送信された後続の読み出しコマンドのアドレスと一致する場合、一連の読み出しコマンドをリトライコマンドとしてデコードするようになっている。１つの例において、メモリデバイスは、リトライコマンドモードを示すためのフィールドを記憶するモードレジスタをさらに備え、リトライコマンドは、リトライコマンドモードにおいて受信された読み出しコマンドを含む。１つの例において、ハードウェアインタフェースは、ＥＣＣを適用せずに読み出しデータを返すためにＥＣＣ回路をバイパスするようになっている。１つの例において、ＥＣＣ回路は、リトライコマンドを送信するようにホストをトリガするために、検出済み訂正不可能エラー（ＤＵＥ）をホストに示すようになっている。１つの例において、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。

概して本明細書の説明に関して、１つの例において、システムは、読み出しコマンドに応答して読み出しデータにＥＣＣを内部で適用し、読み出しコマンドに応答して、訂正済みデータを返すエラー検査訂正（ＥＣＣ）回路を有するメモリデバイスと、読み出しコマンドを生成し、読み出しコマンドの後にリトライコマンドを生成するコマンドロジックを有するメモリコントローラと、を備え、リトライコマンドは、メモリデバイスのＥＣＣ回路によるＥＣＣを適用せずに読み出しデータを返すようにメモリデバイスをトリガするようになっている。

１つの例において、リトライコマンドは、リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを含む。１つの例において、リトライコマンドは、他の介在コマンドを伴わない一連の読み出しコマンドを含み、メモリデバイスは、一連の読み出しコマンドをリトライコマンドとしてデコードするようになっている。１つの例において、メモリデバイスは、リトライコマンドモードを示すためのフィールドを記憶するモードレジスタをさらに備え、メモリコントローラは、メモリデバイスがリトライコマンドを示すようにリトライコマンドモードである間、読み出しコマンドを送信するようになっている。１つの例において、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。１つの例において、システムは、メモリコントローラに結合されているホストプロセッサデバイス、ホストプロセッサに通信可能に結合されているディスプレイ、ホストプロセッサに通信可能に結合されているネットワークインタフェース、またはシステムに電力を供給するバッテリのうちの１つまたは複数をさらに含む。

本明細書に示されるフロー図は、様々なプロセスアクションのシーケンスの例を提供する。フロー図は、ソフトウェアまたはファームウェアルーチン、ならびに物理的な操作によって実行される動作を示すことができる。フロー図は、ハードウェアおよび／またはソフトウェアで実装できる、有限状態機械（ＦＳＭ）の状態の実装の一例を示すことができる。特定のシーケンスまたは順序で示されているが、特に明記しない限り、動作の順序は変更できる。したがって、図示された図表は単なる例として理解されるべきであり、プロセスは異なる順序で実行でき、いくつかの動作は並列に実行することができる。さらに、１つまたは複数のアクションを省略でき、したがって、すべての実装がすべてのアクションを実行するわけではない。

様々な操作または機能が本明細書に記載されている限り、それらはソフトウェアコード、命令、コンフィグレーション、および／またはデータとして記載または定義することができる。コンテンツは、直接実行可能（「オブジェクト」または「実行可能」形式）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）とすることができる。本明細書に記載されているソフトウェアコンテンツは、コンテンツが格納された製品を介して、または通信インタフェースを介してデータを送信するための通信インタフェースを動作させる方法を介して提供することができる。機械可読記憶媒体は、記述された機能または操作を機械に実行させることができ、記録可能／記録不可能な媒体（例えば、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）などの機械（例えば、コンピューティングデバイス、電子システムなど）によってアクセス可能な形式で情報を格納する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなど、別のデバイスと通信するためのハードワイヤード、無線、光などの媒体のいずれかとインタフェースする任意の機構を含む。通信インタフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するために、コンフィグレーションパラメータを提供すること、および／または通信インタフェースを準備する信号を送信することによって構成することができる。通信インタフェースは、通信インタフェースに送信される１つまたは複数のコマンドまたは信号を介してアクセスすることができる。

本明細書に記載される様々な構成要素は、記載される操作または機能を実行するための手段とすることができる。本書に記載される各構成要素は、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。構成要素は、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装することができる。

本明細書に記載される内容に加えて、開示される内容および本発明の実装に対して、それらの範囲から逸脱することなく様々な修正を行うことができる。したがって、本明細書の説明および例は、限定的な意味ではなく、例示的な意味で解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ判断されるべきである。（項目１） メモリデバイスに結合されているハードウェアインタフェースと、
上記メモリデバイスのためのリトライコマンドを生成するコマンドロジックと、
を備え、
上記リトライコマンドは、上記メモリデバイスのＥＣＣ回路によるエラー検査訂正（ＥＣＣ）を適用せずに読み出しデータを返すように上記メモリデバイスをトリガするようになっている、メモリコントローラ。
（項目２） 上記コマンドロジックは、上記リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを生成するようになっている、項目１に記載のメモリコントローラ。
（項目３） 上記コマンドロジックは、上記リトライコマンドを示すために、同じアドレスに一連の連続する読み出しコマンドを生成するようになっている、項目１に記載のメモリコントローラ。
（項目４） 上記コマンドロジックは、上記メモリデバイスのモードレジスタをリトライコマンドモードに設定するために、モードレジスタ書き込みコマンドを生成するようになっており、
上記コマンドロジックは、上記メモリデバイスが上記リトライコマンドを示すために上記リトライコマンドモードである間、送信すべき読み出しコマンドを生成するようになっている、項目１に記載のメモリコントローラ。
（項目５） 上記コマンドロジックは、前の読み出しコマンドに応答して受信されたエラーデータの受信に応答して、上記リトライコマンドを生成するようになっている、項目１に記載のメモリコントローラ。
（項目６） 上記ハードウェアインタフェースは、上記前の読み出しコマンドに応答して、上記メモリデバイスから、検出済み訂正不可能エラー（ＤＵＥ）の指示を受信するようになっており、上記コマンドロジックは、上記メモリデバイスからの上記ＤＵＥの上記指示に応答して上記リトライコマンドを生成するようになっている、項目５に記載のメモリコントローラ。
（項目７） 上記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを備える、項目１に記載のメモリコントローラ。
（項目８） メモリデバイスであって、
読み出しデータを受信し、上記メモリデバイスの内部で上記読み出しデータにＥＣＣを適用し、読み出しコマンドに応答して、訂正済みデータを返すエラー検査訂正（ＥＣＣ）回路と、
上記読み出しコマンドの後にリトライコマンドを受信するハードウェアインタフェースであって、上記リトライコマンドに応答して、上記ＥＣＣ回路によるＥＣＣを適用せずに上記読み出しデータを返すようになっている、ハードウェアインタフェースと、
を備える、メモリデバイス。
（項目９） 上記リトライコマンドは、上記リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを含む、項目８に記載のメモリデバイス。
（項目１０） 上記リトライコマンドは、他の介在コマンドを伴わない一連の読み出しコマンドを含む、項目８に記載のメモリデバイス。
（項目１１） 上記読み出しコマンドのアドレスを記憶するレジスタをさらに備え、上記メモリデバイスは、上記レジスタに記憶されている上記読み出しコマンドの上記アドレスが他の介在コマンドを伴わずに送信された後続の読み出しコマンドのアドレスと一致する場合、上記一連の読み出しコマンドを上記リトライコマンドとしてデコードするようになっている、項目１０に記載のメモリデバイス。
（項目１２） リトライコマンドモードを示すためのフィールドを記憶するモードレジスタをさらに備え、
上記リトライコマンドは、上記リトライコマンドモードにおいて受信された読み出しコマンドを含む、項目８に記載のメモリデバイス。
（項目１３） 上記ハードウェアインタフェースは、ＥＣＣを適用せずに上記読み出しデータを返すために上記ＥＣＣ回路をバイパスするようになっている、項目８に記載のメモリデバイス。
（項目１４） 上記ＥＣＣ回路は、上記リトライコマンドを送信するようにホストをトリガするために、検出済み訂正不可能エラー（ＤＵＥ）を上記ホストに示すようになっている、項目８に記載のメモリデバイス。
（項目１５） 上記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む、項目８に記載のメモリデバイス。
（項目１６） 読み出しコマンドに応答して読み出しデータにＥＣＣを内部で適用し、上記読み出しコマンドに応答して、訂正済みデータを返すエラー検査訂正（ＥＣＣ）回路を有するメモリデバイスと、
上記読み出しコマンドを生成し、上記読み出しコマンドの後にリトライコマンドを生成するコマンドロジックを有するメモリコントローラと、
を備え、
上記リトライコマンドは、上記メモリデバイスの上記ＥＣＣ回路によるＥＣＣを適用せずに読み出しデータを返すように上記メモリデバイスをトリガするようになっている、データを記憶するシステム。
（項目１７） 上記リトライコマンドは、上記リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを含む、項目１６に記載のシステム。
（項目１８） 上記リトライコマンドは、他の介在コマンドを伴わない一連の読み出しコマンドを含み、上記メモリデバイスは、上記一連の読み出しコマンドを上記リトライコマンドとしてデコードするようになっている、項目１６に記載のシステム。
（項目１９） 上記メモリデバイスは、リトライコマンドモードを示すためのフィールドを記憶するモードレジスタをさらに備え、
上記メモリコントローラは、上記メモリデバイスが上記リトライコマンドを示すように上記リトライコマンドモードである間、読み出しコマンドを送信するようになっている、項目１６に記載のシステム。
（項目２０） 上記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む、項目１６に記載のシステム。
（項目２１） 上記メモリコントローラに結合されているホストプロセッサデバイス、
ホストプロセッサに通信可能に結合されているディスプレイ、
ホストプロセッサに通信可能に結合されているネットワークインタフェース、または、
上記システムに電力を供給するバッテリ、
のうちの１つまたは複数をさらに備える、項目１６に記載のシステム。

Claims (21)

1. メモリデバイスに結合されているハードウェアインタフェースと、
   前記メモリデバイスのためのリトライコマンドを生成するコマンドロジックと、
   を備え、
   前記リトライコマンドは、前記メモリデバイスのＥＣＣ回路によるエラー検査訂正（ＥＣＣ）を適用せずに読み出しデータを返すように前記メモリデバイスをトリガするようになっている、メモリコントローラ。
2. 前記コマンドロジックは、前記リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを生成するようになっている、請求項１に記載のメモリコントローラ。
3. 前記コマンドロジックは、前記リトライコマンドを示すために、同じアドレスに一連の連続する読み出しコマンドを生成するようになっている、請求項１に記載のメモリコントローラ。
4. 前記コマンドロジックは、前記メモリデバイスのモードレジスタをリトライコマンドモードに設定するために、モードレジスタ書き込みコマンドを生成するようになっており、
   前記コマンドロジックは、前記メモリデバイスが前記リトライコマンドを示すために前記リトライコマンドモードである間、送信すべき読み出しコマンドを生成するようになっている、請求項１に記載のメモリコントローラ。
5. 前記コマンドロジックは、前の読み出しコマンドに応答して受信されたエラーデータの受信に応答して、前記リトライコマンドを生成するようになっている、請求項１〜４のいずれか一項に記載のメモリコントローラ。
6. 前記ハードウェアインタフェースは、前記前の読み出しコマンドに応答して、前記メモリデバイスから、検出済み訂正不可能エラー（ＤＵＥ）の指示を受信するようになっており、前記コマンドロジックは、前記メモリデバイスからの前記ＤＵＥの前記指示に応答して前記リトライコマンドを生成するようになっている、請求項５に記載のメモリコントローラ。
7. 前記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを備える、請求項１〜６のいずれか一項に記載のメモリコントローラ。
8. メモリデバイスであって、
   読み出しデータを受信し、前記メモリデバイスの内部で前記読み出しデータにＥＣＣを適用し、読み出しコマンドに応答して、訂正済みデータを返すエラー検査訂正（ＥＣＣ）回路と、
   前記読み出しコマンドの後にリトライコマンドを受信するハードウェアインタフェースであって、前記リトライコマンドに応答して、前記ＥＣＣ回路によるＥＣＣを適用せずに前記読み出しデータを返すようになっている、ハードウェアインタフェースと、
   を備える、メモリデバイス。
9. 前記リトライコマンドは、前記リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを含む、請求項８に記載のメモリデバイス。
10. 前記リトライコマンドは、他の介在コマンドを伴わない一連の読み出しコマンドを含む、請求項８に記載のメモリデバイス。
11. 前記読み出しコマンドのアドレスを記憶するレジスタをさらに備え、前記メモリデバイスは、前記レジスタに記憶されている前記読み出しコマンドの前記アドレスが他の介在コマンドを伴わずに送信された後続の読み出しコマンドのアドレスと一致する場合、前記一連の読み出しコマンドを前記リトライコマンドとしてデコードするようになっている、請求項１０に記載のメモリデバイス。
12. リトライコマンドモードを示すためのフィールドを記憶するモードレジスタをさらに備え、
    前記リトライコマンドは、前記リトライコマンドモードにおいて受信された読み出しコマンドを含む、請求項８に記載のメモリデバイス。
13. 前記ハードウェアインタフェースは、ＥＣＣを適用せずに前記読み出しデータを返すために前記ＥＣＣ回路をバイパスするようになっている、請求項８〜１２のいずれか一項に記載のメモリデバイス。
14. 前記ＥＣＣ回路は、前記リトライコマンドを送信するようにホストをトリガするために、検出済み訂正不可能エラー（ＤＵＥ）を前記ホストに示すようになっている、請求項８〜１３のいずれか一項に記載のメモリデバイス。
15. 前記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む、請求項８〜１４のいずれか一項に記載のメモリデバイス。
16. 読み出しコマンドに応答して読み出しデータにＥＣＣを内部で適用し、前記読み出しコマンドに応答して、訂正済みデータを返すエラー検査訂正（ＥＣＣ）回路を有するメモリデバイスと、
    前記読み出しコマンドを生成し、前記読み出しコマンドの後にリトライコマンドを生成するコマンドロジックを有するメモリコントローラと、
    を備え、
    前記リトライコマンドは、前記メモリデバイスの前記ＥＣＣ回路によるＥＣＣを適用せずに読み出しデータを返すように前記メモリデバイスをトリガするようになっている、データを記憶するシステム。
17. 前記リトライコマンドは、前記リトライコマンドを示すために、コマンドエンコーディングを有するコマンドを含む、請求項１６に記載のシステム。
18. 前記リトライコマンドは、他の介在コマンドを伴わない一連の読み出しコマンドを含み、前記メモリデバイスは、前記一連の読み出しコマンドを前記リトライコマンドとしてデコードするようになっている、請求項１６に記載のシステム。
19. 前記メモリデバイスは、リトライコマンドモードを示すためのフィールドを記憶するモードレジスタをさらに備え、
    前記メモリコントローラは、前記メモリデバイスが前記リトライコマンドを示すように前記リトライコマンドモードである間、読み出しコマンドを送信するようになっている、請求項１６に記載のシステム。
20. 前記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む、請求項１６〜１９のいずれか一項に記載のシステム。
21. 前記メモリコントローラに結合されているホストプロセッサデバイス、
    ホストプロセッサに通信可能に結合されているディスプレイ、
    ホストプロセッサに通信可能に結合されているネットワークインタフェース、または、
    前記システムに電力を供給するバッテリ、
    のうちの１つまたは複数をさらに備える、請求項１６〜２０のいずれか一項に記載のシステム。

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