JP2011029535A - 半導体装置 - Google Patents

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Abstract

【課題】複数の被制御チップを積層して構成される積層半導体装置では、制御チップが積層半導体層の外部に設けられており、被制御チップと制御チップとの間のデータ転送による遅延等が問題となっている。
【解決手段】制御チップと共に複数の被制御チップを積層し、制御チップは、それぞれの被制御チップに異なるＩ／Ｏセットをアサインし、複数のＩ／Ｏセットを同一のアクセスサイクルで処理するシステムインパッケージにおいて、制御チップに近い下位の被制御チップのＩ／Ｏ貫通電極に関連する貫通配線は、使用されることのない上位の被制御チップまで延伸されることによって、すべての被制御チップで使用するそれぞれの貫通配線を等長配線とする半導体装置が得られる。
【選択図】 図２

Description

本発明は、ＤＲＡＭ等を搭載した半導体装置に関し、特に、複数のチップを積層して構成された半導体装置に関する。
特許文献１には、この種の半導体装置として、インターポーザ基板上に搭載されたＩＯチップと、複数のＤＲＡＭチップを積層し、各ＤＲＡＭチップとＩＯチップとをシリコン貫通ビア中に形成された貫通電極によって接続した積層構造のメモリシステムを構成した半導体装置が記載されている。
具体的に説明すると、特許文献１に示されたメモリモジュールの各ＤＲＡＭチップには、データ信号及びデータ信号に付随するデータマスク信号を転送するために、複数のビア及びこれらビアに形成された貫通電極が設けられている。
この構成の半導体装置は、複数のＤＲＡＭチップ間の配線を短縮できると共に、消費電流の大きいＤＬＬをＩＯチップだけに備えれば良いと云う利点を備えている。
また、特許文献２にも、基板上に複数の半導体チップを積層し、複数の半導体チップ間をスルーシリコンビア（Through-Silicon Via）に設けた貫通電極（以下、ＴＳＶと呼ぶ）によって接続した構成のスタックパッケージが開示されている。
特開２００４−３２７４７４号公報 特開２００９−１０３１１号公報
特許文献１に示されたメモリシステムは、積層構造のＩＯチップとＤＲＡＭチップとは、別に設けられたメモリコントローラ（チップセット：それは特許文献１の図３８の４０２に開示される）をマザーボード上に設け、当該チップセットとＩＯチップとをシステムデータバス（特許文献１に開示される）によって接続したメモリシステムを開示している。即ち、特許文献１は、コントローラによって制御される積層構造のＤＲＡＭチップ及びＩＯチップ（即ち、被制御チップ）と、コントローラを搭載した制御チップとを別個に設けたメモリシステムを開示している。
特許文献２は、被制御対象としてのスタックパッケージを開示しているだけで、当該被制御対象を制御するコントローラについて開示していない。
いずれにしても、特許文献１及び２は、制御チップと、当該制御チップによって制御される被制御チップ間の配線に伴う問題について何等開示も示唆もしていない。即ち、特許文献１及び２は、コントローラを含む制御チップと、当該コントローラによって制御される被制御チップとの間の配線を短縮することについて考慮していない。
本発明は、被制御チップと制御チップとの間の配線をより短縮できる半導体装置を得ようとするものである。
本発明の一実施の形態に係る半導体装置は、第１と第２のＩ／Ｏグループで構成される所定数のＩ／Ｏビット数を通信する機能を備える制御チップと、前記制御チップによって制御され、前記第１と第２のＩ／Ｏグループにそれぞれ対応する第１のセットの被制御チップと第２のセットの被制御チップと、を備え、前記被制御チップは、そのチップの表面と裏面とを貫通する貫通配線と、前記貫通配線に接続されその他の被制御チップの貫通配線と接続するに必要な電極と、で構成された貫通電極を含み、前記制御チップは、前記被制御チップの貫通電極と接続するノードを含み、前記第１と第２のセットの各被制御チップは、互いの前記貫通電極によって接続され、いずれかの前記被制御チップと前記制御チップとが接続され、よって、前記各被制御チップと前記制御チップとが、直列に積層された積層構造を有し、前記制御チップは、前記第１と第２のセットの各被制御チップを同一のアクセスサイクルで通信制御することにより、複数の前記被制御チップと前記所定数のＩ／Ｏビット数の情報を通信し、前記第１のセットの被制御チップは、前記制御チップと前記第１のセットの被制御チップとが通信する第１の前記貫通電極と、前記制御チップと前記第２のセットの被制御チップとが通信する第２の前記貫通電極とを含み、前記第２のセットの被制御チップは、前記制御チップと前記第２のセットの被制御チップとが通信する第３の前記貫通電極と、前記制御チップと前記第１のセットの被制御チップとが通信する第４の前記貫通電極とを含み、前記第１と第４の貫通電極が接続され、前記制御チップの第１のＩ／Ｏグループに対応する第１の前記ノードと接続され、それらが一つの第１の配線を構成し、前記第２と第３の貫通電極が接続され、前記制御チップの第２のＩ／Ｏグループに対応する第２の前記ノードと接続され、それらが一つの第２の配線を構成し、前記第１と第２の配線は、前記積層構造内において実質的に等しい長さを有することを特徴とする。
また、本発明の他の実施の形態に係る被制御チップは、互いに積層して接続する複数の被制御チップのそれぞれであって、積層数及び転送信号のビット数に関連した数の複数の貫通電極と、前記各貫通電極を電気的に導通／非導通に制御する各スイッチと、前記各スイッチに共通に接続される内部回路と、前記各スイッチに接続された補正インピーダンス素子を有することを特徴とする。
本発明では、上記した貫通電極によってＤＱ，ＤＱＳ／Ｂ配線を構成した場合、これら配線間のスキューを最小にすることができる。また、貫通電極によってアドレス、コマンド、クロック配線を構成した場合、アドレス−クロック間のスキュー及びコマンド−クロック間のスキューをも最小にすることができる。
更に、複数のグループに被制御チップを分け、各グループの被制御チップによって貫通電極を共有する場合、共有しない場合に比較して各配線の負荷を低減することができる。
本発明の第１の実施形態に係る半導体装置の原理的な構成を示す図である。 本発明の第２の実施形態に係る半導体装置を原理的に説明する配線構成図である。 本発明の第２の実施形態に係る配線インピーダンスを説明する図である。 図２及び図３で示された半導体装置の立体的構成を示す図である。 図４で示された半導体装置の等価回路図であり、ここでは、特定のデータ信号用貫通電極部分における等価回路図である。 （Ａ）、（Ｂ）、及び（Ｃ）は図５に示された半導体装置に使用されるＳＤＲＡＭチップをより具体的に示す図である。 （Ａ）及び（Ｂ）は本発明の第３の実施形態に係る半導体装置に使用されるＳＤＲＡＭチップを説明するための図である。 （Ａ）、（Ｂ）、（Ｃ）は本発明の第４の実施形態に係る半導体装置及びそれに使用されるＳＤＲＡＭチップを説明するための図である。 （Ａ）及び（Ｂ）は図８に示された半導体装置に使用されるＲＬＷＬＯＮ生成回路を示す回路図である。 図９（Ａ）及び（Ｂ）に示されたＲＬＷＬＯＮ生成回路の動作を説明するための動作波形図である。
本発明の課題を解決する技術的思想の代表的な一例を以下に説明するが、本発明は何等これに限定されることなく、本発明の特許請求の範囲の範囲にのみ限定されることは言うまでもない。
図１を参照して、本発明の第１の実施形態に係る半導体装置の原理的な構成を説明する。図示された半導体装置は、制御チップとしての論理ＬＳＩチップ２０と、当該論理ＬＳＩチップ２０上に積層された被制御チップとしての複数のＳＤＲＡＭチップとによって構成されている。制御チップは、マスターチップ（能動チップ）であり、被制御チップはスレーブチップ（受動チップ）である。例えば、マスターチップとスレーブチップで構成される半導体装置は、それらチップを積層にアセンブリし、一つにパッケージングしたシステムインパッケージの構造体を示す。図１の前記構造体は、所謂ＣＯＣ（チップオンチップ）の技術とＴＳＶ（Through-Silicon Via）の技術を組み合わせた構造体である。詳細は、図４に開示される。図１の前記構造体である半導体装置の外部端子（不図示）は、論理ＬＳＩチップ側にインターポーザ等を介してその図面の下側に配置されている。前記外部端子は、論理ＬＳＩチップと接続される。後述する被制御チップを貫通するＩ／Ｏの信号線は、論理ＬＳＩチップと接続され、前記外部端子には直接的に接続されない。
図１では、それぞれ１Ｇｂｉｔのメモリ容量を備えた１６個のＳＤＲＡＭチップＤ０〜Ｄ１５が制御チップである論理ＬＳＩチップ２０上に積層された例を示し、図では、１６個のＳＤＲＡＭチップがＤ０〜Ｄ１５であらわされている。尚、ＳＤＲＡＭはダイナミック・ランダム・アクセス・メモリであり、後述のＤＤＲはダブル・データ・レートを意味する。
更に、１６個のＳＤＲＡＭＤ０〜Ｄ１５は、ＳＤＲＡＭＤ０〜Ｄ７によって構成される第１のグループと、ＳＤＲＡＭＤ８〜Ｄ１５によって構成される第２のグループとに分けられている。第１と第２のグループは、後述する制御チップ（マスターチップ）が発行する第１のクロック信号ＣＳ０ＣＫ０、第２のクロック信号ＣＳ１ＣＫ１によって、それぞれ選択される。後述において、第１と第２のグループは、単に「グループ」または「チップ選択グループ」と呼ぶことがある。
また、図示された例では、ＳＤＲＡＭＤ０とＳＤＲＡＭＤ８によって、論理ＬＳＩチップ２０に最も近接した第１のＤＲＡＭセットが構成されており、同様に、ＳＤＲＡＭＤ１及びＤ９によって第２のＤＲＡＭセットが構成され、以下同様に、ＳＤＲＡＭＤ６とＳＤＲＡＭＤ１４によって第７のＤＲＡＭセット、ＳＤＲＡＭＤ７とＳＤＲＡＭＤ１５によって第８のＤＲＡＭセットが構成されている。図からも明らかな通り、第８のＤＲＡＭセットのＳＤＲＡＭＤ１５は論理ＬＳＩチップ２０から最も離れた位置に搭載されている。第１〜第８のＤＲＡＭセットは、後述する制御チップ（マスターチップ）との間で並列にアクセスすることによって、前述の５１．５Ｇバイト／secのデータ転送量を実現する。後述において、第１〜第８のＤＲＡＭセットは、「セット」または「ＤＲＡＭセット」と呼ぶことがある。
各ＳＤＲＡＭＤ０〜Ｄ１５は、同一の貫通電極ＴＳＶ（Through-Silicon Via）構造、即ち、ピン構造を備えている。具体的に説明すると、各ＳＤＲＡＭＤ０〜Ｄ１５には、それぞれ、２５６個のデータ信号（ＤＱ）転送用貫通電極、３２個のデータマスク（ＤＭ）用貫通電極、６４個のデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極、１４個のアドレス用貫通電極（Ａ０〜Ａ１３）、３個のバンクアドレス用貫通電極（ＢＡ０〜ＢＡ１）、３個のコマンド信号用貫通電極（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び１０個の制御信号用貫通電極（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）を含む合計３８２個の貫通電極ＴＳＶが設けられているものとする。尚、上記貫通電極以外にも電源用貫通電極が設けられることは言うまでも無い。データ信号（ＤＱ）、データマスク（ＤＭ）、データストローブ信号ＤＱＳ／ＤＱＳＢ、アドレス（Ａ０〜Ａ１３）、バンクアドレス（ＢＡ０〜ＢＡ１）、コマンド信号（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び制御信号（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）等はすべて周知のＤＲＡＭ機能をつかさどる信号である。尚、ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１は、それぞれ制御チップ（マスターチップ）と被制御チップ（スレーブチップ）間との通信に使用される所謂システムクロックであり、これらは同期式のチップである。
ここでは、各ＳＤＲＡＭＤ０〜Ｄ１５を連続的に貫通する貫通電極ＴＳＶを連続貫通型電極と呼ぶものとする。
図示された各ＳＤＲＡＭは、８バンク構成を備え、３２ビットのデータ信号をパラレルに出力する。前述したように、２５６個のデータ信号（ＤＱ）転送用貫通電極ＴＳＶは、２つのグループ（チップ選択グループ）で共用されている。この場合、ＤＤＲ３の各ＳＤＲＡＭは、通常、１６００Ｍbpsの転送レートを備えているから、各ＳＤＲＡＭは１６００Ｍbps×３２×８ＤＲＡＭセット＝４０９．６Ｇbit/sec＝５１．５Ｇバイト／secのデータ転送量を実現できる。前記２つのグループ（チップ選択グループ）のうちの第１のグループ（第１の被制御チップ）は、制御チップから出力される第１のチップ選択信号により、第１のアクセスサイクルで通信制御される。前記２つのグループ（チップ選択グループ）のうちの第２のグループ（第２の被制御チップ）は、制御チップから出力される第２のチップ選択信号により、第２のアクセスサイクルで通信制御される。制御チップは、第１と第２のグループを互いに排他的に制御することで、一つのＩ／Ｏビットに対応する貫通電極をシェアしている。
図１に実線で示すように、上記した連続貫通型電極ＴＳＶは、ＳＤＲＡＭＤ１５からＳＤＲＡＭＤ０まで全てのＳＤＲＡＭを貫通して設けられている。このため、データ信号（ＤＱ）転送用貫通電極及びデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極を構成するそれぞれの連続貫通電極ＴＳＶらは、実質的に互いに等長である。且つ、アドレス、コマンド、クロック貫通電極を構成する連続貫通型電極ＴＳＶらも実質的に互いに等長である。
図２を参照すると、本発明の第２の実施形態に係る半導体装置の構成が示されている。この実施形態においても、図１に示された第１の実施形態と同様に、論理ＬＳＩチップ２０上に、８つのＤＲＡＭセットのＳＤＲＡＭＤ０，Ｄ８：Ｄ１，Ｄ９：．．．：Ｄ７，Ｄ１５が搭載されているものとする。但し、各ＳＤＲＡＭＤ０〜Ｄ１５は２Ｇbit ＤＤＲ３ ＳＤＲＡＭであるものとする。
図２に示された論理ＬＳＩチップ２０は、クロック発生器２０１、論理制御回路（コントローラ）２０３、ＤＬＬ回路２０５、入出力回路２０７、及び、ＶＤＤＱ変換回路２０９を有している。ＶＤＤＱ変換回路２０９からは、メモリ駆動用のメイン電源ＶＤＤＱが論理ＬＳＩチップ２０の入出力回路２０７及び論理制御回路２０３だけでなく、当該論理ＬＳＩチップ２０上に積層されたＳＤＲＡＭＤ０〜Ｄ１５にも与えられている。
また、図示されたクロック発生器２０１は第１のグループ（チップ選択グループ）を構成するＳＤＲＡＭＤ０，Ｄ1，．．．Ｄ７（これらは、第１の被制御チップに属する）に第１のクロック信号ＣＳ０ＣＫ０を供給すると共に、第２のグループ（チップ選択グループ）を構成するＳＤＲＡＭＤ８，Ｄ９，．．．Ｄ１５（これらは、第２の被制御チップに属する）に第２のクロック信号ＣＳ１ＣＫ１を供給している。更に、クロック発生器２０１は、コマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢを出力する機能をも備えている。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢで一つのコマンドを示す。
第１及び第２のクロック信号ＣＳ０ＣＫ０及びＣＳ１ＣＫ１はそれぞれクロック用貫通電極ＴＳＶを通して各ＳＤＲＡＭＤ０〜Ｄ１５に供給され、また、コマンド信号はコマンド用貫通電極ＴＳＶを通して各ＳＤＲＡＭＤ０〜Ｄ１５に与えられている。ここで、第１のクロック信号ＣＳ０ＣＫ０は、第２のグループ（チップ選択グループ）に属する最上層のＳＤＲＡＭＤ１５に供給される必要はないが、この実施形態では、破線（図２）で示すように最上層のＳＤＲＡＭＤ１５にも第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶが延在しており、この結果、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶは第２のクロック信号ＣＳ１ＣＫ１用の貫通電極ＴＳＶと実質的に同じ長さを有している。即ち、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極による配線は、本来の必要な結線接続上からは不要な冗長配線部分（以下、不要冗長配線）を含んでいる。
更に、論理ＬＳＩチップ２０に設けられた論理制御回路２０３は、３ビットのバンクアドレス信号ＢＡ０‐２と、１４ビットのアドレス信号Ａ０−１３を出力すると共に、入出力回路２０７との間でデータ信号ＤＱの送受を行うコントローラとして動作する。また、当該論理制御回路２０３はＳＳＴＬ（Stub Series Terminated Logic）形式のＤＤＲのコントローラと同様な機能を備えているが、この実施形態では、当該コントローラ機能を含む論理ＬＳＩチップ２０が、ＳＤＲＡＭＤ０〜Ｄ１５と共に積層されている点で、ＳＳＴＬ形式のチップとは相違している。このため、論理ＬＳＩチップ２０は、ＳＤＲＡＭＤ０〜Ｄ１５に設けられた連続貫通型電極と電気的に接続される電極を備えている。
図示された入出力回路２０７は、各ＳＤＲＡＭＤ０〜Ｄ１５との間で３２ビット幅のデータ信号ＤＱの送受を行い、前述の合計２５６ビット幅のパラレルデータ信号ＤＱを送受する。データ信号ＤＱは、Ｉ／Ｏデータ信号である。第１のＤＲＡＭセットには第１のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられ、第２のＤＲＡＭセットには第２のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられる。第３〜第８のＤＲＡＭセットには、それぞれ第３〜第８のＩ／Ｏグループが割り当てられる。これらの８つのＩ／Ｏグループが、制御チップ（マスターチップ）との間で並列にアクセスすることによって、前述の５１．５Ｇバイト／secのデータ転送量を実現する。つまり、Ｉ／Ｏグループで定義されるＤＲＡＭセットは、データ転送量を決定する。換言すれば、転送バンド幅（それは、同時に通信するＩ／Ｏ転送のビット数を示す）を定義している。ＤＲＡＭセットの数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一つのＩ／Ｏグループを構成するＩ／Ｏビット数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一方、チップ選択グループは、メモリ容量値を決定する。チップ選択グループが多ければ、メモリ容量値は増大する。
よって、図１において、制御チップ２０（マスターチップ）上に積層するＤＲＡＭセット数は転送バンド幅を示し、各ＤＲＡＭセット内のチップ選択グループ数は記憶容量を示す、ことに注意が必要である。制御チップ２０は、第１と第２のセットのそれぞれの被制御チップ（第１と第２のＤＲＡＭセット）を同一のアクセスサイクルで制御することにより、被制御チップと所定数のＩ／Ｏバンド幅（２５６個のデータ信号（ＤＱ）、つまり×２５６Ｉ／Ｏ）の情報を通信する。
バンクアドレス信号ＢＡ０‐２と、１４ビットのアドレス信号Ａ０−１３はアドレス用貫通電極を介して、ＳＤＲＡＭＤ０〜Ｄ１５の全てに供給されている。
上記したことからも明らかな通り、第１及び第２のクロック信号用貫通電極ＴＳＶ、コマンド信号用貫通電極ＴＳＶ、及び、アドレス信号用貫通電極ＴＳＶは全て実質的に同じ長さを有している。
次に、ＳＤＲＡＭＤ０（第１のＤＲＡＭセット）と論理ＬＳＩチップ２０の入出力回路２０７とは、×３２（第１のＩ／Ｏグループ）で示されているように、３２個のデータ信号ＤＱ用貫通電極ＴＳＶを通して接続されている。入出力回路２０７には、バッファ等のインタフェース回路が各ＳＤＲＡＭチップに対応して設けられ、当該インタフェース回路を介して、ＳＤＲＡＭＤ０と論理制御回路２０３との間でデータ信号ＤＱが送受される。インタフェース回路には、パラレルーシリアル変換回路が設けられる場合もある。また、当該ＳＤＲＡＭＤ０と論理ＬＳＩチップ２０との間のデータ信号ＤＱ用貫通電極ＴＳＶは、当該ＳＤＲＡＭＤ０に留まることなく、ＳＤＲＡＭＤ８，Ｄ１，Ｄ９等を通して、最上層のＳＤＲＡＭＤ１５まで延在し、連続貫通型電極を構成している。このことは、ＳＤＲＡＭＤ０のデータ信号ＤＱ用貫通電極ＴＳＶはＳＤＲＡＭＤ１（第２のＤＲＡＭセット）からＳＤＲＡＭＤ１５（第８のＤＲＡＭセット）までの不要冗長配線を含んでいることを意味している。尚、ＳＤＲＡＭＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、後述するように、ＳＤＲＡＭＤ８（第１のＤＲＡＭセット）によっても共通に使用されるものとする。つまり、ＳＤＲＡＭＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、第１のＤＲＡＭセット（それは、ＳＤＲＡＭＤ０とＳＤＲＡＭＤ８で構成される）に共通に使用される。詳細には、論理ＬＳＩチップ２０とＳＤＲＡＭＤ０とが第１のデータ信号ＤＱ用貫通電極ＴＳＶで接続され、ＳＤＲＡＭＤ０とＳＤＲＡＭＤ８とが、前記第１のデータ信号ＤＱ用貫通電極ＴＳＶと電気的に同一な第２のデータ信号ＤＱ用貫通電極ＴＳＶで接続される。第１のＤＲＡＭセットに関連する前述の不要冗長配線は、その他のＤＲＡＭセット（第２〜第８）へも延伸（延在）している。しかし、第１のＤＲＡＭセットで使用されるデータ信号ＤＱ用貫通電極ＴＳＶ（×３２）は、第２〜第８のＤＲＡＭセットでは、本来使用しない結線接続上からは不要な冗長配線である。
同様に、ＳＤＲＡＭＤ１（第２のＤＲＡＭセット）のデータ信号ＤＱ用貫通電極ＴＳＶ（第２のＩ／Ｏグループ）も、論理ＬＳＩチップ２０の入出力回路２０７から、ＳＤＲＡＭＤ１及びＤ９を通してＳＤＲＡＭＤ１５まで延在しており、当該ＳＤＲＡＭＤ１のデータ信号ＤＱ用貫通電極ＴＳＶも第２〜第８のＤＲＡＭセットへの不要冗長配線を含んでいることが判る。以下同様に、ＳＤＲＡＭＤ７のデータ信号ＤＱ用貫通電極ＴＳＶが論理ＬＳＩチップ２０の入出力回路２０７とＳＤＲＡＭＤ７の間に設けられており、当該ＳＤＲＡＭＤ７のデータ信号ＤＱ用貫通電極ＴＳＶも３２個の貫通電極によって構成され、ＳＤＲＡＭＤ１５と共用される。このように、いずれのデータ信号ＤＱ用貫通電極ＴＳＶも、論理ＬＳＩチップ２０と最上層のＳＤＲＡＭＤ１５との間を接続する連続貫通型電極を構成しており、実質的に同じ長さを有している。
ここで、ＳＤＲＡＭＤ０を例にとって、当該実施形態で使用されるＳＤＲＡＭチップの構成を説明する。図示されたＳＤＲＡＭＤ０は、前述した貫通電極のほか、２Ｇビットのメモリ容量を有するＤＲＡＭアレイ３０１、コマンドデコーダ３０３、アドレスバッファ３０５、Ｘデコーダ３０７、Ｙデコーダ３０９、ＤＬＬ回路３１１、及び、パラレル−シリアル変換回路３１３を備えている。
第１のグループ（チップ選択グループ）に属するＳＤＲＡＭＤ０のコマンドデコーダ３０３は、論理ＬＳＩチップ２０から与えられるコマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをデコードする。
一方、論理制御回路２０３からのバンクアドレス信号ＢＡ０〜２、及び、アドレス信号Ａ０〜Ａ１３は、アドレスバッファ３０５に与えられる。アドレスバッファ３０５は、Ｘデコーダ３０７及びＹデコーダ３０９に対して、アドレス信号ＡＸ０〜１３及びＡＹ０〜９をそれぞれ出力する。図示されたＤＲＡＭアレイ３０１は、Ｘ及びＹデコーダ３０７及び３０９にアドレス信号ＡＸ０〜１３及びＡＹ０〜９が与えられると、パラレル−シリアル変換回路３１３との間で、１２８ビット（即ち、×１２８）のデータ信号をパラレルに入出力する。１２８ビットのデータ信号の入出力動作は、コマンドデコーダ３０３からのコマンド及びＤＬＬ回路３１１からのクロックの制御の下に行われる。
パラレル−シリアル変換回路３１３はＤＲＡＭアレイ３０１との間で、×１２８ビットパラレルのデータ信号を送受すると共に、論理ＬＳＩチップ２０との間で、３２ビットパラレルのデータ信号（×３２）を送受する。即ち，パラレル−シリアル変換回路３１３は×１２８ビットのデータ信号を×３２ビットのデータ信号に変換すると共に、×３２ビットのデータ信号を×１２８ビットのデータ信号に変換する機能を備えている。
図示された構造では、複数のＩ／Ｏグループにそれぞれ対応する複数のＤＲＡＭセットにおいて、すべてのＤＲＡＭセットのデータ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ用の貫通電極ＴＳＶを実質的に等長にすることができるため、データ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ間のスキューを最小限に留めることができる。複数のＤＲＡＭセットがコントローラチップに対して順に積層されている構成において、この構造（等長配線）は非常に重要である。前述の実施例において、一つのＩ／Ｏグループあたり×３２本のＤＱ信号で構成され、コントローラチップが複数のＩ／Ｏグループ（×２５６本のＤＱ信号）を一つの同期信号で且つ高い精度で通信制御できるからである。また、アドレス、コマンド、及びクロック信号用の貫通電極ＴＳＶも実質的に等長にすることができるため、アドレス−クロック間のスキュー及びコマンド−クロック間のスキューをも最小限に留めることができる。
上記したように、本発明の第１及び第２の実施形態によれば、所謂ＴＳＶ技術を用いて制御チップ（図１及び２では、論理ＬＳＩチップ２０）及び複数の被制御チップ（図１及び２では、ＳＤＲＡＭチップ）を積層した半導体装置を構成することができる。
ここで、１枚の制御チップ上に２枚の被制御チップを積層し、貫通電極を介して、２つの被制御チップを制御チップに接続した場合を考慮してみる。
例えば、第１のチップを制御チップ（マスターチップ）とし、第２のチップ（第１のＤＲＡＭセット）及び第３のチップ（第２のＤＲＡＭセット）を被制御チップ（スレーブチップ）として、第１のチップ上に第２及び第３のチップを順次積層した場合、まず、第１の制御チップと第２、第３の被制御チップ間で、それぞれのＩ／Ｏグループの通信（リード／ライト）が実行される。この時、第１の制御チップと第２の被制御チップのそれぞれの回路を接続する信号線の距離（第１インピーダンス）と、第１の制御チップと第３の被制御チップ間のそれぞれの回路を接続する前記信号線の距離（第２インピーダンス）とが異なり、信号到達時間、反射波（それぞれのチップを基準）の量も変化する。
このことを考慮して、第１及び第２の実施形態では、第１の制御チップと第２の被制御チップの間の信号線の距離と第１の制御チップと第３の被制御チップの間の信号線の距離とを等しくすることによって、第１及び第２インピーダンスとを実質的に等しくできることを指摘した。
実際には、貫通電極によって形成される信号線は、その製造工程（ＴＳＶ生成工程、バンプ生成工程、それらの接続工程）における製造バラツキによって、インピーダンスが必ずしも等しくならないことを考慮しておくことが好ましい。即ち、製造工程におけるバラツキによって、製造工程の異なる貫通電極では、異なるインピーダンスが形成されることがある。
また、複数の貫通電極によって複数の信号線を形成した場合、複数の信号線はそれぞれ固有の製造バラツキによって信号線毎にインピーダンスが変化することも予測しておくことが望ましい。
更に、各ＳＤＲＡＭチップ上で終端抵抗を接続するＯＤＴ（オンダイターミネーション）も、前記製造バラツキに応じて、個別に調整することが必要となる場合も考慮しておくことが望ましい。
一方、本発明に係る積層型半導体装置とは異なる平面実装型の周知のモジュールでは、モジュール基板内の複数チップ間の配線を、同一工程内で形成するのが普通である。即ち、平面実装型のモジュールでは、製造工程の違いによるインピーダンスの変化を考慮する必要はない。例えば、平面実装型のモジュールでは、モジュール基板内の複数の配線のそれぞれのインピーダンス、チップ内の複数の配線のそれぞれのインピーダンスも、それぞれ同一の工程により複数の配線が同時に形成される。このため、例えば、製造バラツキにより配線が細くなれば、複数の配線すべてのインピーダンスが一律に同一方向に変化することになり、異なる製造工程によって作成した配線のインピーダンスが変化することについて、考慮する必要がない。
図３を参照すると、本発明の第２の実施形態に係る半導体装置における配線インピーダンスが示されている。ここでは、第２のクロック信号ＣＳ１ＣＫ１用貫通電極ＴＳＶａ及びＳＤＲＡＭＤ１５のデータ信号ＤＱ用ＴＳＶｂにおける配線インピーダンスが例示的に示されている。また、図示された配線インピーダンスは、第２のクロック信号ＣＳ１ＣＫ１用貫通電極ＴＳＶａ及びＳＤＲＡＭＤ１５のデータ信号ＤＱ用貫通電極ＴＳＶｂにおける貫通電極抵抗ＲＶＩＡ及び容量ＣＶＩＡによってあらわされている。尚、図３では、説明を簡略化するために、第２のクロック信号ＣＳ１ＣＫ１用貫通電極ＴＳＶａ及びデータ信号ＤＱ用ＴＳＶｂおける貫通電極抵抗ＲＶＩＡ及び容量ＣＶＩＡは等しいものとして示されている。第２のクロック信号ＣＳ１ＣＫ１用貫通電極ＴＳＶａに着目すると、当該貫通電極ＶＩＡＣ１の等価回路は、各ＳＤＲＡＭＤ０〜Ｄ１５までの直列に接続された貫通電極抵抗ＲＶＩＡと、隣接した貫通電極抵抗ＲＶＩＡ間に接続された複数の容量ＣＶＩＡとによってあらわすことができる。
図示されたデータ信号ＤＱ用貫通電極（ＳＤＲＡＭＤ０，Ｄ８用の貫通電極）の一部である貫通電極ＤＱＣ１はＳＤＲＡＭＤ０及びＤ８によって共用される部分であり、同様に、ＳＤＲＡＭＤ１及びＤ９用のデータ信号ＤＱ用貫通電極の一部である貫通電極ＤＱＣ２はＳＤＲＡＭＤ１とＤ９によって共用される部分である。更に、貫通電極ＤＱＣ３はＳＤＲＡＭＤ７とＤ１５によって共用される部分である。ここで、共用される貫通電極ＤＱＣ３を一部に含むデータ信号ＤＱ用貫通電極ＴＳＶｂの等価回路は、各ＳＤＲＡＭＤ０〜Ｄ１５までの各貫通電極抵抗ＲＶＩＡを直列に接続した直列回路と、隣接する貫通電極抵抗ＲＶＩＡ間に接続された複数の容量ＣＶＩＡとによってあらわすことができる。尚、貫通電極容量ＣＶＩＡは実際には、６０ｐＦ程度である。
図３からも明らかな通り、論理ＬＳＩチップ２０に近接したＳＤＲＡＭチップほど小さな貫通抵抗を持ち、論理ＬＳＩチップ２０から離隔するＳＤＲＡＭチップほど大きな貫通抵抗を有し、且つ、これら貫通抵抗は製造工程の相違によって若干バラツキを有している。
図４を参照して、図２及び図３に示された半導体装置の構造をより具体的に説明する。ここでは、主にデータ信号ＤＱ用貫通電極の構造が示されており、図からも明らかな通り、これら貫通電極は連続貫通型電極を構成している。図４に示すように、論理ＬＳＩチップ２０上に、１６枚のＳＤＲＡＭＤ０，Ｄ８，Ｄ1，Ｄ９，Ｄ２，Ｄ１０，Ｄ３，Ｄ１１，Ｄ４，Ｄ１２，Ｄ５，Ｄ１３，Ｄ６，Ｄ１４，Ｄ７，Ｄ１５が順次積層されており、ＳＤＲＡＭＤ０〜Ｄ７により第１のグループ（第１のチップ選択グループ）、ＳＤＲＡＭＤ８〜Ｄ１５により第２のグループ（第２のチップ選択グループ）が形成されている。また、第１のグループと第２のグループの隣接する２つのＳＤＲＡＭ、例えば、Ｄ０とＤ８：Ｄ１とＤ９：Ｄ７とＤ１５はデータ信号ＤＱ用貫通電極ＴＳＶ、即ち、バス（第ｎのＩ／Ｏグループ）を共用するＳＤＲＡＭペア或いはセット（第ｎのＤＲＡＭセット）を構成している。
上記した共用関係を明らかにするため、図４では、第１のＤＲＡＭセットであるＳＤＲＡＭＤ０とＤ８が共用する単一のデータ信号ＤＱ用貫通電極をＴＳＶ０８（第１のＩ／Ｏグループ），第２のＤＲＡＭセットであるＳＤＲＡＭＤ１とＤ９が共用する単一のデータ信号ＤＱ用貫通電極をＴＳＶ１９（第２のＩ／Ｏグループ），及び第８のＤＲＡＭセットであるＳＤＲＡＭＤ７とＤ１７が共用する単一のデータ信号ＤＱ用貫通電極をＴＳＶ７１５（第８のＩ／Ｏグループ）としてあらわしている。尚、図４の右に拡大して示すように、図の上側及び下側がそれぞれシリコン（Ｓｉ）の表面及び裏面であり、表面と裏面との間に、貫通電極ＴＳＶが形成されているものとする。
図４からも理解できる通り、全てのデータ信号ＤＱ用貫通電極は、製造工程等におけるバラツキがなければ、等しい長さを有している。更に、データ信号ＤＱ用貫通電極ＴＳＶ０８はＳＤＲＡＭＤ０、Ｄ８によって共用される部分を含み、この関係で、ＳＤＲＡＭＤ０，Ｄ８の表面に形成された回路とデータ信号ＤＱ用貫通電極ＴＳＶ０８とは接続された状態（即ち、ＯＮ状態）にある。一方、ＳＤＲＡＭＤ０，Ｄ８以外のＳＤＲＡＭは、データ信号ＤＱ用貫通電極ＴＳＶ０８に接続されていない状態（即ち、ＯＦＦ状態）にある。
同様に、データ信号ＤＱ用貫通電極ＴＳＶ１９はＳＤＲＡＭＤ１，Ｄ９の表面に形成された回路と接続された状態（即ち、ＯＮ状態）にあり、ＳＤＲＡＭＤ１，Ｄ９以外のＳＤＲＡＭには接続されていない。また、データ信号ＤＱ用貫通電極ＴＳＶ７１５はＳＤＲＡＭＤ７，Ｄ１５の表面に形成された回路と接続された状態（即ち、ＯＮ状態）にある。
次に、図５を参照すると、図４に示された半導体装置のデータ信号ＤＱ用貫通電極ＴＳＶ７１５及び当該ＴＳＶ７１５に関連する回路を具体的に説明するための等価回路が示されている。ここでは、本発明の第２の実施形態に係る半導体装置を示しており、この関係で、各ＳＤＲＡＭＤ０〜ＳＤＲＡＭＤ１５には、単一のデータ信号ＤＱ用貫通電極ＴＳＶ７１５に対して、それぞれチップスイッチ回路ＣＳ０〜ＣＳ１５が含まれており、各チップスイッチ回路ＣＳ１５〜ＣＳ0には、後述する補正抵抗が含まれているものとする。
図示された各チップスイッチ回路ＣＳ１５〜ＣＳ０は、データ信号ＤＱ用貫通電極ＴＳＶ７１５に対するＯＮ／ＯＦＦ状態を決定する２つのスイッチ素子ｓａ，ｓｂを備え、これら２つのスイッチ素子ｓａ，ｓｂは、第１ＲＯＭ1及び第２ＲＯＭ２によって制御される。尚、説明を簡略化するために、第１ＲＯＭ１，第２ＲＯＭ２は全てのＳＤＲＡＭＤ０〜Ｄ１５に共通に設けられているものとして説明するが、ＳＤＲＡＭ毎に個別に第１ＲＯＭ１，第２ＲＯＭ２を備えても良い。
ここで、データ信号ＤＱ用貫通電極ＴＳＶ７１５を共用するＳＤＲＡＭＤ１５，Ｄ７のＤＲＡＭセットについて説明すると、第１ＲＯＭ１は、第１及び第２のグループ（チップ選択グループ）を指定する第１及び第２のグループ指定信号Ｃ０ＳＩＧ及びＣ１ＳＩＧを出力し、且つ、第２ＲＯＭ２は、セット（第ｎのＤＲＡＭセット）を構成するＳＤＲＡＭペアを指定するセット指定信号（ＳＤＲＡＭＤ１５ではＤ７１５）を出力する。
図５に示されたＳＤＲＡＭＤ１５のチップスイッチ回路ＣＳ１５では、セット指定信号Ｄ７１５を受けると共に、第２のグループ指定信号Ｃ１ＳＩＧが与えられている側のスイッチｓａがＯＮ（導通）状態となっており、他方、セット指定信号Ｄ７１５と第１のグループ指定信号Ｃ０ＳＩＧを受けているスイッチｓｂはＯＦＦ（非導通）状態となっている。
一方、ＳＤＲＡＭＤ７のチップスイッチ回路ＣＳ７では、ＳＤＲＡＭＤ１５とは、逆に、セット指定信号Ｄ７１５と第２のグループ指定信号Ｃ１ＳＩＧが与えられている側のスイッチｓａがＯＦＦ状態となっており、他方、セット指定信号Ｄ７１５と第１のグループ指定信号Ｃ０ＳＩＧを受けているスイッチｓｂがＯＮ状態となっている。
セット指定信号Ｄ７１５として論理“０”レベルが与えられている他のＳＤＲＡＭＤ０〜Ｄ６、Ｄ８〜Ｄ１４は、全てＯＦＦ状態となっており、この結果、データ信号ＤＱ用貫通電極ＴＳＶ７１５には、ＳＤＲＡＭＤ１５又はＤ７が論理ＬＳＩチップ２０との間で、選択的にデータ信号ＤＱを送受することができる。このように、貫通電極ＴＳＶ７１５はＳＤＲＡＭＤ１５及びＤ７によって共用されることが判る。
図示された例では、第１ＲＯＭ1及び第２ＲＯＭ２はＳＤＲＡＭＤ１５〜Ｄ０の全てに対して上記したグループ指定信号及びセット指定信号を一括して発生するものとして説明するが、ＳＤＲＡＭ毎に個別に第１ＲＯＭ１及び第２ＲＯＭ２を設けても良い。グループ指定信号はチップ選択グループ、セット指定信号はＤＲＡＭセット指定信号の代表例である。
図５では、更に、ＳＤＲＡＭＤ１５内部の等価回路が示され、且つ、他のＳＤＲＡＭＤ０〜１４もＳＤＲＡＭＤ１５と同様な等価回路であらわされるものとする。この関係で、ＳＤＲＡＭＤ０〜１４の等価回路は回路素子のみで示されている。
図示されたＳＤＲＡＭＤ１５内部の等価回路は、ＳＤＲＡＭＤ１５チップ内の配線抵抗Ｒ２、チップ内のパッド（図６のＰＡＤ）に伴う容量、配線容量等のチップ内容量Ｃ２、及び配線インダクタンスＬ１によってあらわされている。この例では、他のＳＤＲＡＭＤ０〜Ｄ１４も同様な配線抵抗Ｒ２、チップ内容量Ｃ２、及び配線インダクタンスＬ２の等価回路によってあらわされている。尚、パッドは、ＴＳＶ電極で複数のチップを積層するアセンブリ工程前に、主にチップ単体でのウェハ試験で実施される場合の、所謂プロービングパッドである。
また、前述した例と同様に、データ信号ＤＱ用貫通電極ＴＳＶ７１５は、ＳＤＲＡＭＤ１５，７以外のＳＤＲＡＭ部分においても同様な貫通電極抵抗ＲＶＩＡ及び貫通容量ＣＶＩＡを持つものとしてあらわされている。
一方、図５では、論理ＬＳＩチップ２０も等価回路によってあらわされている。論理ＬＳＩチップ２０の等価回路は、当該論理ＬＳＩチップ２０内の配線抵抗Ｒ３、配線容量等の容量Ｃ３、及び配線インダクタンスＬ２によってあらわされている。尚、図示された論理ＬＳＩチップ２０の等価回路は、メモリライト時のドライバーＭＯＳのインピーダンスによってあらわされている。更に、論理ＬＳＩチップ２０は、インピーダンス調整用の補正インピーダンスを備えていることが望ましい。
次に、図６（Ａ）を参照して、図５に示された半導体装置を構成するＤＲＡＭチップをより具体的に説明する。ここでは、積層されたＳＤＲＡＭＤ０〜Ｄ１５の一つ（例えば、ＳＤＲＡＭＤ１５）の平面図が示されており、この構成は他のＳＤＲＡＭチップにおいても同様である。
図６（Ａ）に示されたＳＤＲＡＭチップのチップスイッチ回路ＣＳ（添字省略）は、共用されるデータ信号ＤＱ用貫通電極、即ち、連続貫通型電極ＴＳＶ０８，ＴＳＶ１９，ＴＳＶ２１０，ＴＳＶ３１１，ＴＳＶ４１２，ＴＳＶ５１３，ＴＳＶ６１４，ＴＳＶ７１５に対応して、それぞれ設けられた２つのスイッチ素子ＳＷ０，ＳＷ８；ＳＷ１，ＳＷ９；ＳＷ２，ＳＷ１０；ＳＷ３，ＳＷ１１；ＳＷ４，ＳＷ１２；ＳＷ５，ＳＷ１３；ＳＷ６，ＳＷ１４；ＳＷ７，ＳＷ１５を含んでいる。尚、図６（Ａ）に示された２つのスイッチ素子ＳＷ０，ＳＷ８；ＳＷ１，ＳＷ９；ＳＷ２，ＳＷ１０；ＳＷ３，ＳＷ１１；ＳＷ４，ＳＷ１２；ＳＷ５，ＳＷ１３；ＳＷ６，ＳＷ１４；ＳＷ７，ＳＷ１５は、図５に示されたチップスイッチ回路ＣＳ１５〜ＣＳ０に設けられたスイッチ素子ｓａ，ｓｂに対応している。
図６（Ａ）に示されたＤＲＡＭチップは、更に、第１ＲＯＭ１及び第２ＲＯＭ２を備えると共に、データ信号ＤＱ用貫通電極間における位相バラツキを補正する機能を備えている。具体的には、図６（Ａ）は、データ信号ＤＱ用貫通電極ＴＳＶ０８〜７１５とスイッチ素子ＳＷ０〜ＳＷ１５との接続関係を示し、図６（Ｂ）は、制御信号ＣＳ０／１用貫通電極（ここでは、ＶＩＡＣ０及びＶＩＡＣ１であらわされている）とスイッチ素子ＳＷＣ０〜ＳＷＣ１５との接続関係を示している。また、図６（Ｃ）は、各スイッチ素子ＳＷ０〜ＳＷ１５，ＳＷＣ０〜ＳＷＣ１５の構成を示している。
図６（Ａ）では、データ信号ＤＱ用貫通電極ＴＳＶ０８〜７１５に各ＳＤＲＡＭチップ上で接続されたそれぞれスイッチ素子ＳＷ０〜１５が、集合的にスイッチ回路部ＣＳＷＤＱとしてあらわされ、図６（Ｂ）では、各ＳＤＲＡＭチップ上で制御信号ＣＳ０／１用貫通電極ＶＩＡＣ０及びＶＩＡＣ１に接続された制御信号用チップスイッチ回路が集合的にスイッチ回路部ＣＳＷＣとしてあらわされている。
図６（Ａ）の上方に設けられたデータ信号ＤＱ用貫通電極ＴＳＶ０８は、論理ＬＳＩチップ２０に最も近接したＳＤＲＡＭＤ０，Ｄ８で共用される貫通電極であり、下方に設けられた貫通電極ＴＳＶ程、論理ＬＳＩチップ２０から離れたＳＤＲＡＭチップで共用される貫通電極である。このことから、図の最下方に設けられたデータ信号ＤＱ用貫通電極ＴＳＶ７１５は、図４の最上層に設けられたＳＤＲＡＭＤ７，Ｄ１５で共用される貫通電極である。換言すれば、データ信号ＤＱ用貫通電極ＴＳＶ０８はＳＤＲＡＭＤ０，Ｄ８でのみＯＮ状態になれば良く、同様に、データ信号ＤＱ用貫通電極ＴＳＶ７１５はＳＤＲＡＭＤ７，Ｄ１５でのみＯＮ状態になる。
また、図６（Ｂ）の上方には、ＳＤＲＡＭＤ０，Ｄ８に接続され、論理ＬＳＩチップ２０に最も近い回路でＯＮ状態となるスイッチ素子ＳＷＣ０，ＳＷＣ８が設けられており、最下方には、ＳＤＲＡＭＤ７，Ｄ１５に接続され、論理ＬＳＩチップ２０から最も遠い位置にある回路でＯＮ状態となるスイッチ素子ＳＷＣ７，ＳＷＣ１５が示されている。各スイッチ素子ＳＷＣ０〜ＳＷＣ１５は、第１のＲＯＭ１からの第１及び第２のグループ指定信号Ｃ０ＳＩＧ，Ｃ１ＳＩＧ及び第２のＲＯＭ２からセット指定信号Ｄ０８〜Ｄ７１５によって選択的にＯＮ状態となり、制御信号ＣＳ０／１は、貫通電極ＶＩＡＣ０及びＶＩＡＣ１のいずれか、及び、選択されたスイッチ素子を介して、各ＳＤＲＡＭチップに供給される。
図６（Ａ）に示された出力ＭＯＳと入力回路は、所謂Ｉ／Ｏ回路（内部回路）であり、ＤＲＡＭのＤＱの場合、出力ＭＯＳと入力回路を経由して記憶セルが接続される。図６（Ｂ）に示された入力回路は、クロック、アドレス、コマンド信号等をチップ内の論理回路に伝達する所謂インタフェース入力回路である。
図６（Ａ）をより具体的に説明すると、チップスイッチ回路部ＣＳＷＤＱには、図５に示された第１ＲＯＭ１から第１及び第２グループ指定信号Ｃ０ＳＩＧ、Ｃ１ＳＩＧが各グループ（チップ選択グループ）を構成するＳＤＲＡＭに与えられており、また、第２ＲＯＭ２からセット指定信号Ｄ０８〜Ｄ７１５が各セット（各ＤＲＡＭセット）を構成するＳＤＲＡＭペアに与えられている。この例では、第１及び第２グループ指定信号Ｃ０ＳＩＧ、Ｃ１ＳＩＧが各グループ（チップ選択グループ）に属するＳＤＲＡＭチップに対して出力される場合、即ち、選択されたＳＤＲＡＭチップに対して出力される場合、第１及び第２グループ指定信号Ｃ０ＳＩＧ、Ｃ１ＳＩＧは、論理“１”レベルをとるものとする。また、セット指定信号は指定されたセットの時、論理“１”レベルをとり、選択されないセット（選択されないＤＲＡＭセット）の場合には、論理“０”レベルをとるものとする。
図６（Ａ）に示されたＳＤＲＡＭチップが、第１グループ（第１のチップ選択グループ）を構成するＳＤＲＡＭＤ０〜Ｄ７として使用される場合、チップスイッチ回路部ＣＷＳＤＱに設けられたスイッチ素子ＳＷ０〜ＳＷ７に、第１のＲ０Ｍ１から第１グループ指定信号Ｃ０ＳＩＧとして論理“１”レベルが与えられている。
他方、図６（Ａ）に示されたＳＤＲＡＭチップが、第２グループ（第２のチップ選択グループ）を構成するＳＤＲＡＭＤ８〜Ｄ１５として使用される場合、チップスイッチ回路ＣＷＳＤＱに設けられたスイッチ素子ＳＷ８〜ＳＷ１５に第１のＲＯＭ１から論理“１”レベルが与えられている。
更に、セット（ＤＲＡＭセット）を構成するＳＤＲＡＭチップペア、例えば、ＳＤＲＡＭＤ７，１５として使用される場合、スイッチ素子ＳＷ１５，ＳＷ７には、第２ＲＯＭ２から論理“１”のセット指定信号Ｄ７１５が与えられており、同様に、ＳＤＲＡＭＤ１４，６として使用される場合、スイッチ素子ＳＷ１４，ＳＷ６には、論理“１”のセット指定信号Ｄ６１４が与えられている。以下同様に、ＳＤＲＡＭＤ８，Ｄ０として使用される場合、スイッチ素子ＳＷ８，ＳＷ０に論理“１”のセット指定信号Ｄ０８が与えられている。
図６（Ｃ）を参照して、上記したスイッチ素子ＳＷ０，ＳＷ１５の構成を説明する。各スイッチ素子ＳＷ０〜ＳＷ１５は図６（Ｃ）からも明らかな通り、第１ＲＯＭ１からのグループ指定信号（Ｃで示されている）と第２ＲＯＭ２からのセット指定信号（Ｄであらわされている）とのＮＡＮＤを取るＮＡＮＤゲート、ＮＡＮＤゲート出力を反転するインバータ、及び、ＮＡＮＤゲート出力及びインバータ出力をうけるＣＭＯＳによって構成されたＣＭＯＳスイッチとを備えている。当該ＣＭＯＳスイッチはグループ指定信号Ｃ及びセット指定信号Ｄが論理“１”レベルをとるときに、スイッチＯＮ状態になる。ＣＭＯＳスイッチがＯＮ状態のとき、この例では、貫通電極側からの出力を各ＤＲＡＭのパッド（ＰＡＤ）に送出する動作を行なう。
ここで、図６（Ａ）に示されたＳＤＲＡＭチップが、例えば、ＳＤＲＡＭＤ１５として使用されるものとし、各スイッチ素子ＳＷ０〜ＳＷ１５が、図６（Ｃ）に示された構成を備えているものとする。
この場合、図６（Ａ）に示すように、第２グループ（第２のチップ選択グループ）のＳＤＲＡＭＤ１５におけるスイッチ素子ＳＷ１５に、論理“１”レベルの第２グループ指定信号Ｃ１ＳＩＧと、論理“１”レベルのセット指定信号Ｄ７１５が与えられる。このため、スイッチ素子ＳＷ１５はＯＮ状態となる。一方、他のスイッチ素子ＳＷ０〜ＳＷ１４のうち、論理“０”レベルの第１グループ指定信号Ｃ０ＳＩＧが与えられているスイッチ素子ＳＷ０〜ＳＷ７はＯＦＦ状態にあり、更に、論理“０”レベルのセット指定信号Ｄ０８〜Ｄ６１４が与えられているスイッチ素子ＳＷ８〜ＳＷ１４もＯＦＦ状態にある。
この結果、ＳＤＲＡＭＤ１５のスイッチ部ＳＷ１５だけがＯＮ状態となり、データ信号ＤＱ用貫通電極ＴＳＶ７１５とパッド（ＰＡＤ）との間で、データ信号ＤＱの送受が可能になる。
一方、図６（Ａ）に示されたＳＤＲＡＭチップがＳＤＲＡＭ７として使用される場合、スイッチ素子ＳＷ７に、論理“１”の第１グループ指定信号Ｃ０ＳＩＧと、論理“１”のセット指定信号Ｄ７１５とが第１のＲＯＭ１及び第２のＲＯＭ２から与えられる。この結果、スイッチ素子ＳＷ７はＯＮ状態となって、当該ＤＲＡＭＤ７はデータ信号ＤＱ用貫通電極ＴＳＶ７１５を介してデータ信号ＤＱの送受が可能になる。図６（Ａ）に示されたＳＤＲＡＭチップが他のＳＤＲＡＭＤ０〜Ｄ６，Ｄ８〜Ｄ１４として使用される場合にも、第１のＲＯＭ１及び第２のＲＯＭ２でグループ指定信号及びセット指定信号を設定することによって、同様な動作を行なうことができる。
更に、図６（Ａ）を参照すると、ＤＲＡＭチップのスイッチ素子ＳＷ０〜ＳＷ１５と、データ信号ＤＱ用貫通電極ＴＳＶ０８〜７１５との間には、補正インピーダンス素子として抵抗素子がそれぞれ接続されている。この場合、論理ＬＳＩチップ２０に最も近い位置に搭載されるＳＤＲＡＭＤ０，Ｄ８に使用される貫通電極ＴＳＶ０８とスイッチ素子ＳＷ０との間には、最も大きい抵抗値を有する抵抗素子が接続され、論理ＬＳＩチップから最も遠い最上層のＳＤＲＡＭＤ１５のＴＳＶ７１５とスイッチ部ＳＷ１５との間には、抵抗が接続されていない。この例では、貫通電極抵抗ＲＶＩＡの１５倍の抵抗値（ＲＶＩＡ×１５）を有する抵抗素子がスイッチ素子ＳＷ０に接続されている。
以下、論理ＬＳＩチップから離れるにしたがって、小さな値を有する抵抗が接続されている。この例の場合、ＳＤＲＡＭＤ８には、ＲＶＩＡ×１４の抵抗値を有する抵抗素子、ＳＤＲＡＭＤ１，Ｄ９には、それぞれＲＶＩＡ×１３及びＲＶＩＡ×１２の抵抗値を有する抵抗素子が接続されている。
前述したように、図６（Ａ）に示された構成を有するＤＲＡＭチップの構成は、第１のＲＯＭ１及び第２のＲＯＭ２を設定すること以外、ＳＤＲＡＭＤ０〜Ｄ１５に使用できるから、ＳＤＲＡＭチップに図６（Ａ）に示された１６種類の抵抗素子を作り込むことによって、容易に作成できる。尚、全体のインピーダンス調整のために、ＴＳＶ７１５とスイッチ部ＳＷ１５との間にも、抵抗素子を付加しても良い。
更に、前述の補正抵抗について、各貫通電極抵抗ＲＶＩＡは、その所定抵抗値（インピーダンス値）を微調整するトリミング機能（不図示）が付加されている。このトリミング機能は、前述のＴＳＶ生成工程、バンプ生成工程、それらの接続工程における製造バラツキをその製造後に試験し、その試験結果に対応して前記トリミング機能を使用して前記所定抵抗値を微調整する。これによって、個々の半導体装置内に積層される被制御チップ間を接続する製造結果に対応した実質的に真の等長配線が実現できる。尚、試験結果は、それぞれの被制御チップに搭載される第３のＲＯＭ（不図示）に記憶される。前記第３のＲＯＭからそれぞれの抵抗素子に備わる前述のトリミング素子に対して個々別にその抵抗値の調整が実施される。
図６（Ｂ）に示されたＳＤＲＡＭチップは、制御信号ＣＳ０／１用貫通電極ＶＩＡＣ０及びＶＩＡＣ１に接続されたチップスイッチ回路部ＣＳＷＣにも、第１ＲＯＭ1、第２ＲＯＭ２からのグループ指定信号Ｃ０ＳＩＧ，Ｃ１ＳＩＧ及びセット指定信号Ｄ０９〜Ｄ７１５に応答して、選択的にＯＮ状態となるスイッチ素子ＳＷＣ０〜ＳＷＣ１５が組み込まれている。また、各スイッチ素子ＳＷＣ０〜ＳＷＣ１５と貫通電極ＶＩＡＣ０又はＶＩＡＣ１との間には、論理ＬＳＩチップに近い程、大きい抵抗値を有する抵抗素子が補正インピーダンス素子として接続され、論理チップから遠くなるにしたがって、小さい抵抗値を有する抵抗素子が補正インピーダンス素子として接続されている。この場合にも、最上層のＳＤＲＡＭＤ１５に抵抗が接続されていない。
これらの抵抗素子を備えたＳＤＲＡＭチップは、ＳＤＲＡＭＤ０〜Ｄ１５として使用できるから、ＳＤＲＡＭチップを製造する際に、各抵抗素子をも含めて設計しておくだけで、製造工程を増加させることなく容易に製造できる。即ち、これらの抵抗もアドレス、クロック、及び、コマンド貫通電極の作成の際、これらの電極に、前述した抵抗値を有する抵抗素子を埋め込めば良い。
図６に示されたように、ＳＤＲＡＭチップに、各ＳＤＲＡＭチップの論理ＬＳＩチップ２０上の積層位置に応じた抵抗素子を全て用意しておき、当該抵抗素子を積層位置及びセット（ＤＲＡＭセット）に応じて選択することによって、論理ＬＳＩチップ２０に入力されたデータ信号ＤＱの位相のバラツキを補正することができる。また、各ＳＤＲＡＭチップに対するクロック、アドレス、及びコマンドの位相のバラツキをも補正できる。したがって、図５及び図６に示された本発明の第２の実施形態に係る半導体装置は、位相バラツキ補正機能付半導体装置であることが判る。換言すれば、積層位置おける貫通電極における抵抗とは相補的に変化する補正抵抗を選択的に接続することにより、全ての貫通電極における抵抗を実質的に等しくすることによって、データ信号ＤＱだけでなく、クロック、アドレス、コマンドにおける位相バラツキを均一にすることができる。
更に、積層されるＳＤＲＡＭチップをグループ（チップ選択グループ）に分け、各グループで貫通電極を共用する構成を採用することにより、全てのＳＤＲＡＭチップをグループに区分しない場合に比較して、各ＳＤＲＡＭチップの負荷を半減することができる。
図７（Ａ）及び（Ｂ）を参照して、本発明の第３の実施形態に係る半導体装置として、被制御チップであるＤＲＡＭチップの他の例を説明する。図７に示されたＤＲＡＭチップも、図６と同様に、位相バラツキ補正機能を備えている。図７（Ａ）はデータ信号ＤＱ用貫通電極ＴＳＶ０８〜７１５に接続される位相バラツキ補正用補正抵抗を説明するものであり、図７（Ｂ）はクロック、アドレス、コマンドの制御信号用貫通電極ＶＩＡＣ０，ＶＩＡＣ１に接続される補正抵抗を説明するためのものである。
図７（Ａ）に示されたＳＤＲＡＭチップは、補正抵抗値を一定にした構成（ここでは、貫通電極抵抗ＲＶＩＡに等しい抵抗）を有している。また、ＳＤＲＡＭチップが最上層のＳＤＲＡＭＤ１５として使用される場合には、補正抵抗を組み込まない構成を採用指定している点では、図６（Ａ）と同様である。このため、ＳＤＲＡＭチップがＳＤＲＡＭＤ１５として使用される場合、データ信号ＤＱは補正抵抗を介することなく、ＳＤＲＡＭＤ１５の内部回路との間で、データ信号ＤＱの送受が行われる。
また、ＳＤＲＡＭＤ７として使用される場合、当該ＳＤＲＡＭＤ７からのデータ信号ＤＱは、一つの補正抵抗ＲＶＩＡを介してパッドに出力されると共に、ＳＤＲＡＭＤ６及び１４として使用される場合、これらＳＤＲＡＭＤ６，Ｄ１４からのデータ信号ＤＱはそれぞれ３本及び２本の補正抵抗ＲＶＩＡを介してパッド（ＰＡＤ）に出力される。同様に、論理ＬＳＩチップ２０に最も近接したＳＤＲＡＭＤ０として使用される場合、当該ＳＤＲＡＭＤ０からのデータ信号は１５個の補正抵抗ＲＶＩＡを介して出力され、また、ＳＤＲＡＭＤ１からのデータ信号は１４個の補正抵抗ＲＶＩＡを介して出力されるように構成されている。
即ち、図７（Ａ）に示すＳＤＲＡＭチップでは、データ信号ＤＱ用貫通電極ＴＳＶ０８〜７１５とスイッチ部ＳＷ０〜ＳＷ１５との間ではなく、隣接する２つのスイッチ素子ＳＷ０とＳＷ８：ＳＷ１とＳＷ９等の間に補正抵抗ＲＶＩＡが接続されている。この結果、選択されたＳＤＲＡＭチップからのデータ信号ＤＱは、選択されたスイッチ素子から、補正抵抗ＲＶＩＡを介してパッドに出力される。この場合、他のＳＤＲＡＭチップは非選択状態にあるから、選択されたスイッチ素子とパッドとの間には、補正抵抗ＲＶＩＡが直列に接続され、補正抵抗ＲＶＩＡの倍数に等しい数の補正抵抗を介してデータ信号ＤＱは出力される。したがって、この構成でも、図６と同様に、位相バラツキを補正することができる。
尚、スイッチ部ＳＷ０〜ＳＷ１５としては、図６（Ｃ）に示した回路を使用することができる。
図７（Ｂ）に示されたＤＲＡＭチップおいても、ＳＤＲＡＭＤ０〜Ｄ１４として使用される場合に備えた補正抵抗ＲＶＩＡを実現できる。即ち、各補正抵抗ＲＶＩＡをスイッチ素子ＳＷＣ０〜ＳＷＣ７の外側、即ち、論理ＬＳＩチップのパッド側に設けた構成が示されている。この構成では、クロック、アドレス、コマンド等の制御信号は、制御用貫通電極ＶＩＡＣ０，ＶＩＡＣ１から、選択されたＳＤＲＡＭチップの積層位置及びセット（ＤＲＡＭセット）に応じた数の補正抵抗ＲＶＩＡを介して供給される。したがって、図７（Ｂ）の回路構成によっても制御信号の位相バラツキを補正することができる。
図８（Ａ）、（Ｂ）、及び（Ｃ）を参照して、本発明の第４の実施形態に係る位相バラツキ補正機能付半導体装置を説明する。図８（Ａ）に示された半導体装置は、セット（ＤＲＡＭセット）を構成すると共に、データ信号ＤＱ用貫通電極ＴＳＶを共有するＳＤＲＡＭペアのいずれか一方だけをデータ信号ＤＱ用貫通電極ＴＳＶに接続し、他方のＳＤＲＡＭを完全にデータ信号ＤＱ用貫通電極ＴＳＶから切り離すことにより、単に、データ信号ＤＱの位相バラツキを補正するだけでなく、データ信号ＤＱ用貫通電極ＴＳＶによって構成されるデータバスの負荷容量を半減させる構成を備えている。具体的に説明すると、図８（Ａ）には、説明を簡略化するために、ＳＤＲＡＭＤ０〜ＤＳＤＲＡＭＤ１５，Ｄ７１５のうち、ＳＤＲＡＭＤ１５、Ｄ７だけが示されており、ＳＤＲＡＭＤ１５，Ｄ７には、リードレイテンシ（ＲＴ），ライトレイテンシ（ＷＴ）の時間中、ＳＤＲＡＭＤ１５，Ｄ７をＯＦＦ状態にし、それ以外の時間、ＳＤＲＡＭＤ１５，Ｄ７をＯＮ状態にするＲＬＷＬＯＮ（リードライテンシライトレイテンシＯＮ）生成回路９０１５，９０７が設けられている。図８に示された例では、各ＳＤＲＡＭＤ１５，Ｄ７のチップスイッチ回路ＣＳ１５，ＣＳ７に図８（Ｃ）に示されたスイッチ素子ｓａ，ｓｂが設けられている。
図８（Ｃ）に示されているように、各スイッチ素子ｓａ、ｓｂは、ＲＬＷＬＯＮ生成回路９０（添字省略）、第１ＲＯＭ１及び第２ＲＯＭ２からの３入力のＮＡＮＤを取るＮＡＮＤ回路と、インバータ、及びＣＭＯＳスイッチによって構成されている。この結果、図８（Ｃ）に示されたスイッチ素子は、ＲＬＷＬＯＮ生成回路９０から論理“１”レベルの信号（ＯＮ信号）を受け、且つ、第１のＲＯＭ１、第２のＲＯＭ２から論理“１”レベルを受けたときに、ＣＭＯＳスイッチはＯＮ状態となり、貫通電極ＴＳＶからのデータ信号ＤＱをパッド（ＰＡＤ）側に出力する。
図８（Ａ）では、ＳＤＲＡＭＤ１５のＲＬＷＬＯＮ生成回路９０１５が論理“０”レベル信号を出力し、他方、ＳＤＲＡＭＤ７のＲＬＷＬＯＮ生成回路９０７が論理“１”レベルのＯＮ信号を出力しているものとする。この場合、ＳＤＲＡＭＤ１５のチップスイッチ回路ＣＳ１５の上側のスイッチ素子ｓａは、第１のＲＯＭ１，第２のＲＯＭ２から第２グループ指定信号Ｃ１ＳＩＧ及びセット指定信号Ｄ７１５として、論理“１”レベルを受けても、論理“０”レベルのＲＬＷＬＯＮ生成回路ＯＮ１５によってＯＦＦ状態に保たれる。また、チップスイッチ回路ＣＳ１５の下側のスイッチ素子ｓｂも、論理“０”レベルのＲＬＷＬＯＮ信号によって、ＯＦＦ状態に保たれる。このため、ＳＤＲＡＭＤ１５はデータ信号ＤＱ用貫通電極ＴＳＶ７１５から完全に切り離された状態になる。
一方、ＳＤＲＡＭＤ７のチップスイッチ回路ＣＳ７の上側のスイッチ素子ｓａには、ＲＬＷＬＯＮ回路９０７のＲＬＷＬＯＮ信号（論理“１”レベル）、論理“０”レベルの第２グループ指定信号Ｃ１ＳＩＧ，論理“１”レベルのセット指定信号Ｄ７１５が与えられ、他方、チップスイッチ回路ＣＳ７の下側のスイッチ素子ｓｂには、ＲＬＷＬＯＮ回路９０７のＲＬＷＬＯＮ信号（論理“１”レベル）、論理“１”レベルの第１グループ指定信号Ｃ０ＳＩＧ，論理“１”レベルのセット指定信号Ｄ７１５が与えられている。ここで、ＳＤＲＡＭＤ７は第１グループに属するから、第１グループ指定信号Ｃ０ＳＩＧが論理“１”で、他方、第２グループ指定信号Ｃ１ＳＩＧは論理“０”である。また、セット指定信号Ｄ７１５は論理“１”である。この状態で、ＳＤＲＡＭＤ７のＲＬＷＬＯＮ回路９０７から論理“１”のＲＬＷＬ信号が与えられると、スイッチ素子ＳＷ７の下側のスイッチ素子がＯＮ状態となる。
したがって、ＳＤＲＡＭＤ７だけがデータ信号ＤＱ用貫通電極ＴＳＶ７１５に接続されることになり、当該貫通電極ＴＳＶ７１５を共用するＳＤＲＡＭＤ１５は貫通電極ＴＳＶ７１５から完全に切り離された状態となる。即ち、ＳＤＲＡＭＤ１５，Ｄ７のデータ信号ＤＱ貫通電極ＴＳＶ７１５に対する接続／非接続は、ＲＬＷＬＯＮ回路９０の出力、即ち、ＲＬＷＬＯＮ信号によって決定される。
図８（Ｂ）を参照すると、図６（Ａ）に示したＤＲＡＭＤ１５，Ｄ７として使用できるＤＲＡＭチップの平面的な構成が示されている。図８（Ｂ）に示されたＳＤＲＡＭチップは、データ信号ＤＱ用貫通電極ＴＳＶ０８〜７１５、図８（Ａ）に示されたチップスイッチ回路ＣＳ１５〜ＣＳ７内のスイッチ素子ｓａ，ｓｂに対応したスイッチ素子ＳＷ０〜ＳＷ１５、ＲＬＷＬＯＮ信号、及び、第１のＲＯＭ１、第２のＲＯＭ２を備えている。各スイッチ素子ＳＷ０〜ＳＷ１５に対して、ＲＬＷＬＯＮ信号が加えられている点以外、図６（Ａ）と同様であり、図８（Ｂ）に示された各スイッチ素子ＳＷ０〜ＳＷ１４の動作はＲＬＷＬＯＮ信号によって決定されることは、図８（Ａ）と同様であるから、ここでは、説明を省略する。
いずれにしても、図８（Ｂ）に示されたように、ＲＬＷＬＯＮ回路９０からの信号によって動作するスイッチ素子ＳＷ０〜ＳＷ１５を設けることにより、セット（ＤＲＡＭセット）を構成し、データ信号ＤＱ用貫通電極を共用する２つのＳＤＲＡＭチップのいずれか一方のみを共用するデータ信号ＤＱ用貫通電極に接続し、他方を当該貫通電極から切り離した状態にすることができる。尚、各スイッチ素子ＳＷ０〜ＳＷ１５と、データ信号ＤＱ用貫通電極ＴＳＶ０８〜ＴＳＶ７１５との間には、図５（Ａ）の場合と同様に、（ＲＶＩＡ×１５〜０）の抵抗値を有する補正抵抗が接続されており、位相バラツキ補正機能をも備えた半導体装置を構成している。尚、補正抵抗は図７（Ａ）に示された位置に設けられても良いことは言うまでもない。
図８（Ａ）では、ＳＤＲＡＭチップの単一のデータ信号ＤＱ用貫通電極ＴＳＶ７１５についてのみ説明したが、実際には、図１及び図３を参照して説明したように、各ＳＤＲＡＭチップには、２５６個の貫通電極を備え、これらによって、データ信号ＤＱ用バスを構成している。
このようなデータ信号ＤＱ用バスに、図８（Ａ）及び（Ｂ）に示した構成を採用すると、ライト動作時及びリード動作時、以下のような利点がある。
まず、ライト動作時における利点を説明すると、２５６本のデータ信号ＤＱに対する負荷容量が半減する。このため動作電流が減少すると共に高周波動作を実現する。さらに、各ＤＱピンの持つ容量バラツキ（２＋−０．５）ｐＦから生じるデータバスの負荷容量バラツキも半減する。そのため、ＳＤＲＡＭ入力のセットアップ、ホールドマージンが増大する。
一方、リード動作時には以下のような利点がある。２５６本のデータバスのＳＤＲＡＭチップ側のＤＱ負荷が半減するため、動作電流が減少すると共に、高周波動作が実現できる。データバスの容量バラツキを除去することもできる。ＳＤＲＡＭＤ１５のＬ１から生じる反射波による干渉を除去できる。論理ＬＳＩチップ入力のセットアップ、ホールドマージンが増大する。
図９（Ａ）及び（Ｂ）を参照して、図８に示されたＲＬＷＬＯＮ生成回路９０の一例を説明する。図示されたＲＬＷＬＯＮ生成回路９０は、コマンドデコーダ９１、レイテンシレジスタ９３、ＲＬ用出力制御回路９５、ＷＬ用出力制御回路９７、及びＯＲ回路９９によって構成されている。図示されたコマンドデコーダ９１は、チップセレクト（ＣＳ）信号、ＲＡＳＢ，ＣＡＳＢ，ＷＥＢを受けてモードレジスタ信号（ＭＲＴ）、リード信号（ＲＤＴ）、及びライト信号（ＷＴＴ）を出力する。ここで、モードレジスタ信号（ＭＲＴ）はレイテンシ動作を指定する論理“１”レベル信号であり、リード信号（ＲＤＴ）及びライト信号（ＷＴＴ）は、それぞれ、リード及びライト動作を指示する論理“１”レベル信号である。
モードレジスタ信号（ＭＲＴ）は、ＲＬ用出力制御回路９５及びＷＬ用出力制御回路９７に出力されると共に、レイテンシレジスタ９３にも与えられている。レイテンシレジスタ９３にはアドレス信号Ａ０〜Ａ１３が入力されており、モードレジスタ信号（ＭＲＴ）は、アドレス信号の所定ビットに設定されたレイテンシモードを指定する。レイテンシレジスタ９３はモードレジスタ信号（ＭＲＴ）で指定された所定ビットの状態から、ＲＬ信号或いはＷＬ信号を出力する。ＲＬ信号はリードコマンドから実際にデータ信号ＤＱが読み出されるまでのサイクル数（ｎ）をあらわし、他方、ＷＬ信号はライトコマンドから実際にデータ信号ＤＱが書き込まれるまでのサイクル数（ｎ）をあらわしている。
ＲＬ用出力制御回路９５はＲＬ信号、クロック信号ＣＫ、及びリード信号（ＲＤＴ）を受け、データ信号ＤＱの出力期間をあらわすＲＬＯＮ信号を、ＯＲ回路９９を介して、ＲＬＷＬＯＮ信号として出力する。換言すれば、ＲＬ信号によってあらわされるクロック信号のサイクル数（ｎ）後、ＲＬＯＮ信号が論理“１”レベルを有している時間内に、ＳＤＲＡＭチップはデータ信号ＤＱ用貫通電極に接続され、ＲＬＯＮ信号が論理“０”レベルの期間中、当該ＳＤＲＡＭチップは貫通電極から切り離された状態になる。したがって、当該ＳＤＲＡＭチップからの負荷容量はＯＦＦ状態になる。
同様に、ＷＬ用出力制御回路９７は、ＷＬ信号、クロック信号ＣＫ、及びライト信号（ＷＴＴ）を受けて、ＷＬ信号であらわされるサイクル数（ｎ）後、データ信号ＤＱの書き込み期間だけ論理“１”レベルのＷＬＯＮ信号をＲＬＷＬＯＮ信号としてＯＲ回路９９を介して出力する。
図９（Ｂ）では、ＲＬ用出力制御回路９５の回路構成の一例が示されている。尚、ＷＬ用出力制御回路９７の回路構成は、ライト信号（ＷＴＴ）によって動作する以外、実質的にＲＬ用出力制御回路９５と同様であるので、ここでは説明を省略する。
図９（Ｂ）に示されたＲＬ用出力制御回路９５は、ＲＬ（１）〜ＲＬ（４）までのレイテンシサイクルに適応できるように構成されており、この関係で、ＲＬ（１）〜ＲＬ（４）を受けて動作する４つのＡＮＤ回路が設けられている。また、モードレジスタ信号（ＭＲＴ）及びリード信号（ＲＤＴ）を受けて動作する入力側ＳＲラッチ、入力側ＳＲラッチからのリセット信号ＲＢを受信号、クロック信号ＣＫをカウントする７段のフリップフロップ（ＦＦ１〜ＦＦ７）、及び、ＦＦ１〜ＦＦ７の出力ＲＬＲ１〜ＲＬＲ７を論理処理する論理回路を備えている。
次に、図１０に示されたＲＬ用出力制御回路９５の内部波形図をも参照して、動作を説明する。図１０では、ＤＤＲ３ ＳＤＲＡＭにおけるレイテンシサイクル数（ＲＬ）が１で、且つ、データ信号ＤＱのバーストレングス（ＢＬ）が４の場合を示している。したがって、図９（Ａ）及び（Ｂ）に示されたＲＬ用出力制御回路９５は、リード信号（ＲＤＴ）後、第１番目のクロック信号ＣＫをカウントしたときに出力されるＦＦ１の出力ＲＬＲ１によって、論理“１”のＲＬＯＮ信号の出力を開始し、第４番目のクロック信号ＣＫをカウントするＦＦ４の出力ＲＬＲ４によって論理“０”となるＲＬＯＮ信号をＲＬＷＬＯＮ信号として出力する。
具体的に説明すると、図１０に示すように、モードレジスタコマンド（ＭＲＳ）によってモードレジスタ信号（ＭＲＴ）が論理“１”レベルになると同時に、ＲＬ（１）信号が論理“１”レベルになっている。この状態で、リードコマンド（ＲＥＡＤ）が与えられると、図９（Ａ）のコマンドデコーダ９１はリード信号（ＲＤＴ）を出力して、図９（Ｂ）の入力側ＳＲラッチからリセット信号ＲＢをＦＦ１〜ＦＦ７に出力する。これによって、これらＦＦ１〜ＦＦ７はリセット状態が解除される。
この状態で、ＦＦ１〜ＦＦ７はクロック信号ＣＫをカウントし、それぞれ、出力ＲＬＲ１〜ＲＬＲ７を出力する。ＦＦ１〜ＦＦ７の出力のうち、ＦＦ１の出力ＲＬＲ１は直接、ＲＬ（１）が与えられているＡＮＤ回路に与えられている。ＦＦ１の出力ＲＬＲ１を受けると、ＲＬ（１）を受けているＡＮＤ回路の出力は論理“１”レベルとなり、このＡＮＤ回路の出力は出力側ＯＲ回路を通して、ＲＬＯＮ信号として出力される。
ＲＬＯＮ信号の論理“１”レベルの状態は、ＦＦ４の出力ＲＬＲ４が論理“１”レベルとなるまで継続し、この結果、図１０の最下行に示されるようなＲＬＯＮ信号がＲＬ用出力制御回路９５から出力される。一方、入力側ＳＲラッチは、ＦＦ４の出力ＲＬＲ４が論理“１”になると、リセット状態となる。
この例では、ＲＬ（１）に設定されているから、ＲＤＴ後の第１番目のクロック信号ＣＫに応答して、ＲＬ（１）が与えられているＡＮＤ回路の出力が論理“１”レベルになる。この結果、出力側ＯＲ回路からは、論理“１”レベルのＲＬＯＮ信号が出力される。以下、クロック信号ＣＫがＦＦ１〜ＦＦ７でカウントされ、ＦＦ４の出力ＲＬＲ４が論理“１”レベルになるまで、即ち、バーストレングス（ＢＬ）が４になるまで、ＲＬＯＮ信号は論理“１”レベルを取る。
ＲＬＯＮが論理“１”レベルの期間中、データ信号ＤＱはバースト状にＳＤＲＡＭから読み出される。一方、ＲＬＯＮが論理“０”レベルになると、当該ＳＤＲＡＭは切り離され、データ信号ＤＱはから出力されない。このため、切り離されたＳＤＲＡＭの負荷容量がＯＦＦとなり、データ信号ＤＱの負荷を半減させることができる。
上記した例は、リードライトレイテンシＯＮ（即ち、ＲＬＷＬＯＮ）生成回路をＳＤＲＡＭのスイッチ素子ＳＷに接続する場合について説明したが、本発明は何等これに限定されることなく、オンダイターミネーション（ＯＤＴ）生成回路を各ＳＤＲＡＭのチップスイッチ回路に接続する場合にも適用できる。
上に説明した実施形態では、ＳＤＲＡＭチップに補正抵抗を設ける場合について説明したが、制御チップ２０に同様な補正抵抗を備えても良い。この場合、制御チップ２０の補正抵抗は、最も近接したＳＤＲＡＭチップに接続される補正抵抗と同等の抵抗をデータ信号ＤＱ配線に接続しておけば、積層された半導体装置において、読出し、書き込み動作の際、常に、インピーダンスマッチングが取れた状態に維持することができる。
本発明の基本的技術的思想は前述した実施形態に限定されない。例えば、実施形態では、ＳＤＲＡＭチップについてのみ説明したが、本発明はこれに限らず、複数のチップが共通に備える信号線が最上層チップから最下層チップまで連続的に貫通している構造であれば、それぞれのチップの機能に関係なく適用できる。更に、非制御チップ（スレーブチップ）は、ＳＤＲＡＭに限られず、例えばＳＲＡＭ、不揮発性メモリであってもよい。また、回路形式も実施形態で開示した回路形式に限られない。また、制御チップを最下位層に配置する開示をしたが、最上位層に配置してもよい。
トランジスタは、電界効果トランジスタ（Field Effect Transistor）、ＭＯＳ（Metal Oxide Semiconductor）以外にも、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等、様々なＦＥＴであっても良いし、バイポーラ型トランジスタ等、ＦＥＴ以外のトランジスタであってもよい。尚、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。尚、システムインパッケージには複数のシステムを混載することができる。例えば、複数のスレーブチップとしてのＤＲＡＭチップとそのマスターチップで構成される第１のシステム、複数のスレーブチップとしてのＮＡＮＤフラッシュメモリとそのマスターチップで構成される第２のシステムとが、一つにパッケージングされた２つのシステムを備えるシステムインパッケージである。更に、一つのシステムにおいては、ＤＲＡＭチップとＮＡＮＤフラッシュメモリチップとが一つのマスターチップで制御されるシステムであっても良い。更に、システムは、前述のメモリシステムに限られず、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等を搭載した半導体製品全般に、本発明が適用できる。
更に、本発明を適用したシステムインパッケージは、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。ＰＯＰの場合、実施例で開示したＴＳＶは、積層された個々のパッケージ間を接続する例えばボールバンプに置換することが出来る。
また、それぞれ複数の被制御チップで構成される第１と第２の被制御チップグループが、制御チップの両面に、それぞれ貫通電極を介して接続される構造であってもよい。
また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。即ち、本発明は、特許請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得るであろう各種変形、修正を含むことは勿論である。
２０ 論理ＬＳＩチップ
Ｄ０〜Ｄ１５ ＳＤＲＡＭチップ
２０１ クロック発生器
２０３ 論理制御回路
２０５ ＤＬＬ回路
２０７ 入出力回路
２０９ ＶＤＤＱ変換回路
３０１ ＤＲＡＭアレイ
３０３ コマンドデコーダ
３０５ アドレスデコーダ
３０７ Ｘデコーダ
３０９ Ｙデコーダ
３１１ ＤＬＬ回路
３１３ パラレルーシリアル変換回路
ＣＳ０〜１５ チップスイッチ回路
ｓａ，ｓｂ，ＳＷ０〜１５ スイッチ素子

Claims (27)

  1. 第１と第２のＩ／Ｏグループで構成される所定数のＩ／Ｏビット数を通信する機能を備える制御チップと、
    前記制御チップによって制御され、前記第１と第２のＩ／Ｏグループにそれぞれ対応する第１のセットの被制御チップと第２のセットの被制御チップと、を備え、
    前記被制御チップは、そのチップの表面と裏面とを貫通する貫通配線と、前記貫通配線に接続されその他の被制御チップの貫通配線と接続するに必要な電極と、で構成された貫通電極を含み、
    前記制御チップは、前記被制御チップの貫通電極と接続するノードを含み、
    前記第１と第２のセットの各被制御チップは、互いの前記貫通電極によって接続され、いずれかの前記被制御チップと前記制御チップとが接続され、よって、前記各被制御チップと前記制御チップとが、直列に積層された積層構造を有し、
    前記制御チップは、前記第１と第２のセットの各被制御チップを同一のアクセスサイクルで通信制御することにより、複数の前記被制御チップと前記所定数のＩ／Ｏビット数の情報を通信し、
    前記第１のセットの被制御チップは、前記制御チップと前記第１のセットの被制御チップとが通信する第１の前記貫通電極と、前記制御チップと前記第２のセットの被制御チップとが通信する第２の前記貫通電極とを含み、
    前記第２のセットの被制御チップは、前記制御チップと前記第２のセットの被制御チップとが通信する第３の前記貫通電極と、前記制御チップと前記第１のセットの被制御チップとが通信する第４の前記貫通電極とを含み、
    前記第１と第４の貫通電極が接続され、前記制御チップの第１のＩ／Ｏグループに対応する第１の前記ノードと接続され、それらが一つの第１の配線を構成し、
    前記第２と第３の貫通電極が接続され、前記制御チップの第２のＩ／Ｏグループに対応する第２の前記ノードと接続され、それらが一つの第２の配線を構成し、
    前記第１と第２の配線は、前記積層構造内において実質的に等しい長さを有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１と第４の貫通電極は、それぞれの前記被制御チップの座標において同一な第１の座標に配置され、
    前記第２と第３の貫通電極は、それぞれの前記被制御チップの座標において同一な第２の座標に対して配置され、
    前記第１と第２の配線は、それぞれ、前記制御チップの第１と第２のノードに対して垂直且つ直線に構成された第１と第２の連続貫通型電極である、ことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１と第２のＩ／Ｏグループは、それぞれｎビットの前記Ｉ／Ｏビット数で構成され、
    前記制御チップは、２ｎビットの前記所定数のＩ／Ｏビット数を前記第１と第２のセットの各制御チップと通信する２ｎの前記ノードを含み、
    前記第１のセットの被制御チップは、ｎ個のノードに対応するｎ個の前記第１の貫通電極を含み、且つ、前記ｎ個のノードに対応するｎ個の前記第２の貫通電極を含み、
    前記第２のセットの被制御チップは、ｎ個のノードに対応するｎ個の前記第３の貫通電極を含み、且つ、前記ｎ個のノードに対応するｎ個の前記第４の貫通電極を含み、
    前記ｎ個の第１の貫通電極と前記ｎ個の第４の貫通電極がそれぞれ接続され、前記制御チップの第１のＩ／Ｏグループに対応する前記ｎ個の第１のノードとそれぞれ接続され、それらがｎ個の第１の配線を構成し、
    前記ｎ個の第２の貫通電極と前記ｎ個の第３の貫通電極がそれぞれ接続され、前記制御チップの第２のＩ／Ｏグループに対応する前記ｎ個の第２のノードとそれぞれ接続され、それらがｎ個の第２の配線を構成し、
    前記ｎ個の第１の配線と前記ｎ個の第２の配線は、前記積層構造内において実質的に等しい長さを有する、ことを特徴とする半導体装置。
  4. 請求項１〜３のいずれかに記載の半導体装置において、
    前記第１のセットの被制御チップは、前記制御チップと前記第２のセットの被制御チップとの間に配置され、
    前記第１の配線は、前記第２のセットの被制御チップでは使用しない前記第４の前記貫通電極に相当する不要冗長配線を含んでいる、ことを特徴とする半導体装置。
  5. 請求項１〜４のいずれかに記載の半導体装置において、
    前記第１と第２のセットは、それぞれ、前記制御チップが出力する第１と第２のチップ選択信号により、前記制御チップから互いに排他的な第１と第２の前記アクセスサイクルでそれぞれ通信制御される第１のチップ選択グループを構成する第１の被制御チップと、第２のチップ選択グループを構成する第２の被制御チップと、を含み、
    前記第１のセットの前記第１と第２の被制御チップは、それぞれ、前記第１と第２の貫通電極を含み、
    前記第２のセットの前記第１と第２の被制御チップは、それぞれ、前記第２と第３の貫通電極を含み、
    前記第１のセットの第１と第２の被制御チップの夫々の第１の貫通電極と、前記第２のセットの第１と第２の被制御チップの夫々の第４の貫通電極とで、前記第１の配線を構成し、
    前記第１のセットの第１と第２の被制御チップの夫々の第２の貫通電極と、前記第２のセットの第１と第２の被制御チップの夫々の第３の貫通電極とで、前記第２の配線を構成する、ことを特徴とする半導体装置。
  6. 請求項１〜４のいずれかに記載の半導体装置において、
    前記被制御チップは、
    前記被制御チップ上に設けられ、前記第１と第２のＩ／Ｏグループのいずれかのグループに対応する内部回路と、
    前記被制御チップ上に設けられ、前記第１と第２のＩ／Ｏグループにそれぞれ対応する前記第１と第２の貫通電極にそれぞれ対応して設けられる第１と第２のスイッチと、を備え、
    前記第１と第２のスイッチは、それぞれ対応する前記第１と第２の貫通電極と前記内部回路との間に接続され、
    前記第１と第２のスイッチは、前記被制御チップが前記第１と第２のＩ／Ｏグループのいずれのグループに割り当てられたかを示すセット指定信号にマッチングする条件に対応して、前記第１と第２の貫通電極のいずれか一つを前記内部回路に接続する、ことを特徴とする半導体装置。
  7. 請求項５に記載の半導体装置において、前記被制御チップは、
    前記被制御チップ上に設けられ、前記第１と第２のＩ／Ｏグループのいずれかのグループ、且つ前記第１と第２のチップ選択グループのいずれかのグループに対応する内部回路と、
    前記被制御チップ上に設けられ、前記第１のＩ／Ｏグループに対応する前記第１の貫通電極にそれぞれ対応して設けられる第１と第３のスイッチと、を備え、
    前記被制御チップ上に設けられ、前記第２のＩ／Ｏグループに対応する前記第２の貫通電極にそれぞれ対応して設けられる第２と第４のスイッチと、を備え、
    前記第１〜第４のスイッチは、それぞれ対応する前記第１と第２の貫通電極と前記内部回路との間に接続され、
    前記第１〜第４のスイッチは、前記被制御チップが前記第１と第２のＩ／Ｏグループのいずれのグループに割り当てられたかを示すセット指定信号と、前記被制御チップが前記第１と第２のチップ選択グループのいずれのグループに割り当てられたかを示すグループ指定信号と、の両者の信号にマッチングする条件に対応して、前記第１〜第４のスイッチのいずれか一つが導通し、導通したスイッチに対応する前記貫通電極を前記内部回路に接続する、ことを特徴とする半導体装置。
  8. 請求項６又は７に記載の半導体装置において、
    更に、前記セット指定信号、又は、前記セット指定信号とグループ指定信号を格納するＲＯＭを備える、ことを特徴とする半導体装置。
  9. 請求項６、７又は８に記載の半導体装置において、
    すべての前記スイッチは、補正インピーダンス素子を含む、ことを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    複数の前記補正インピーダンス素子は、それぞれが対応する前記スイッチが導通に選択される前記条件となる前記被制御チップの積層位置に関連したインピーダンス値であり、前記複数の補正インピーダンス素子のそれぞれのインピーダンス値は、互いに異なる値である、ことを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    一つの前記被制御チップにおいて、複数の前記補正インピーダンス素子のそれぞれの前記インピーダンス値は、
    前記制御チップから最も遠い積層位置に関連して前記導通に選択される条件に対応するスイッチに含まれる前記インピーダンス値が最も小さく、
    前記制御チップから最も近い積層位置に関連して前記導通に選択される条件に対応するスイッチに含まれる前記インピーダンス値が最も大きい、ことを特徴とする半導体装置。
  12. 請求項１０又は１１に記載の半導体装置において、
    前記制御チップから最も近い積層位置にあたる前記被制御チップにおいて前記導通に選択される条件に対応するスイッチに含まれる前記インピーダンス値は、前記制御チップから最も遠い積層位置にあたる前記被制御チップまでの前記第１と第２の配線のインピーダンス値と整合するように設定される、ことを特徴とする半導体装置。
  13. 請求項１０又は１１に記載の半導体装置において、
    前記被制御チップに含まれる複数のスイッチにそれぞれ対応する前記補正インピーダンス素子のそれぞれは、前記積層構造内における前記制御チップから最も遠い積層位置にあたる前記被制御チップまでの前記第１と第２の配線のインピーダンスの値を基準とし、その基準に対して前記被制御チップが前記積層構造内に位置する前記制御チップまでの距離に応じて設定される、ことを特徴とする半導体装置。
  14. 請求項９に記載の半導体装置において、
    前記スイッチは第１と第２の端子、前記補正インピーダンス素子は第１と第２の端子を含み、
    前記スイッチの第１端子は、対応する前記貫通電極に接続され、
    前記スイッチの第２端子は、対応する前記補正インピーダンス素子の第１端子に接続され、
    前記補正インピーダンス素子の第２端子は、隣接するチップに関連する貫通電極に対応するスイッチの第２端子に接続され、よって、複数の前記補正インピーダンス素子は、互いに直列に接続され、
    前記制御チップから最も遠い積層位置に関連して使用される貫通電極に対応するスイッチに対応する前記補正インピーダンス素子の第２端子が、前記内部回路に接続する、ことを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    それぞれの前記補正インピーダンス素子は、隣接するチップと自チップとを接続する前記貫通電極のインピーダンス値と整合するように設定される、且つ実質的に等しいインピーダンスを有する、ことを特徴とする半導体装置。
  16. 請求項９〜１５のいずれかに記載の半導体装置において、
    前記補正インピーダンス素子は、そのインピーダンス値を変更するトリミング部を備える、ことを特徴とする半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記トリミング部は、前記貫通電極の抵抗値を測定した試験結果の信号によって制御される、ことを特徴とする半導体装置。
  18. 請求項６に記載の半導体装置において、
    更に、前記セット指定信号を出力する第１の回路を備える、ことを特徴とする半導体装置。
  19. 請求項７に記載の半導体装置において、
    更に、前記セット指定信号を出力する第１の回路と、前記グループ指定信号出力する第２の回路と、を備える、ことを特徴とする半導体装置。
  20. 請求項１８に記載の半導体装置において、
    更に、前記被制御チップは、前記制御チップからのアクセスに対応するリードレイテンシとライトレイテンシを制御するＲＬＷＬ生成回路を備え、
    前記ＲＬＷＬ生成回路の出力信号は、前記第１及び第２のスイッチ素子または、前記第１乃至第４のスイッチ素子に接続されている、ことを特徴とする半導体装置。
  21. 請求項１〜２０のいずれか一項に記載の半導体装置において、前記被制御チップは同期式のメモリチップであり、且つ、前記制御チップは前記被制御チップを制御するコントローラを含む論理ＬＳＩチップであることを特徴とする半導体装置。
  22. 互いに積層して接続する複数の被制御チップのそれぞれは、
    積層数及び転送信号のビット数に関連した数の複数の貫通電極と、
    前記各貫通電極を電気的に導通／非導通に制御する各スイッチと、
    前記各スイッチに共通に接続される内部回路と、
    前記各スイッチに接続された補正インピーダンス素子を有することを特徴とする被制御チップ。
  23. 請求項２２に記載の被制御チップにおいて、
    前記各補正インピーダンス素子は、前記積層数及び積層位置に応じて定められた互いに異なる抵抗値を有する抵抗素子によって構成され、それぞれの前記抵抗素子は対応する前記貫通電極と前記内部回路との間に接続されている、ことを特徴とする被制御チップ。
  24. 請求項２２に記載の被制御チップにおいて、
    前記各補正インピーダンス素子は、それぞれ同一の抵抗値を有する抵抗素子によって構成され、
    前記各抵抗素子の一端は、対応する前記各スイッチに接続され、
    複数の前記抵抗素子のうち第１の抵抗素子の他端は、その他の第２の抵抗素子の一端に接続され、よって、複数の前記抵抗素子は直列に接続され、
    前記第２の抵抗素子の他端は、前記内部回路に接続されている、ことを特徴とする被制御チップ。
  25. 請求項２２〜２４のいずれかに記載の被制御チップにおいて、
    前記複数の被制御チップのそれぞれは、複数のチップ選択グループのうちいずれかのチップ選択グループに属し、且つ複数のＩ／ＯグループのうちいずれかのＩ／Ｏグループに属し、
    更に、前記被制御チップのチップ選択グループを指定するグループ指定信号を出力する第１のＲＯＭと、前記被制御チップのＩ／Ｏグループを指定するセット指定信号を出力する第２のＲＯＭとを備え、
    前記各スイッチは前記第１のＲＯＭ及び前記第２のＲＯＭに接続され、前記各スイッチのうち一つのスイッチが選択的に導通して、対応する前記貫通電極と前記内部回路とを電気的に接続する、ことを特徴とする被制御チップ。
  26. 請求項２５において、
    更に、制御チップからのアクセスに対応するリードレイテンシとライトレイテンシを制御するＲＬＷＬ生成回路を備え、
    前記ＲＬＷＬ生成回路は前記各スイッチ回路に接続され、前記選択的に導通しているスイッチを所定の時間、非導通に制御する、ことを特徴とする被制御チップ。
  27. 請求項２２〜２６のいずれか一項に記載の被制御チップにおいて、前記被制御チップは同期式のメモリチップであることを特徴とする被制御チップ。
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