JP2008187061A - 積層メモリ - Google Patents

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Abstract

【課題】 積層メモリの貫通電極は同一配置位置であり、各層は並列接続となる。そのため各層を個別にアクセスするために複数の貫通電極が必要になるという問題がある。
【解決手段】 本発明の積層メモリは、各層の階層認識情報を設定するＩＤ用貫通電極の配置位置を異ならせた第１及び第２のメモリチップを交互に積層する。このように交互に積層することで、各層の階層認識情報用の内部回路はカスケード接続となる。内部回路は各層の階層認識情報を簡単に生成することができる。これらの階層認識情報を識別することで各層の動作又は非動作が選択できる積層メモリが得られる。
【選択図】 図７

Description

本発明は複数の半導体チップを貫通電極により積層した積層メモリに係り、特に積層された半導体チップの階層認識手段を備えた積層メモリ及びその階層認識方法に関する。
近年半導体デバイスは微細化され、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の半導体メモリは大容量化が進んでいる。しかし、これらの半導体メモリが搭載される電子機器も小型化されている。そのために半導体メモリとしては、大容量化されるとともに、複数のメモリチップを積層した３次元の積層メモリが使用されている。３次元の積層メモリは複数のメモリチップを積層し、それぞれのメモリチップはワイヤーボンディングされて１つのパッケージに収容されている。このようにメモリチップを積層し、３次元の積層メモリとすることで、大容量半導体装置の小型化が図られている。
さらに最近では、さらなる半導体装置の小型化と高速動作のためにワイヤーボンディングの代わりに、貫通電極を用いた積層メモリが開発されている。これらの積層メモリは積層されたメモリチップ間を、チップ内部を貫通させた貫通電極により接続させている。貫通電極を使用することでワイヤーボンディングに起因するスペースやインダクタを減少させ、半導体装置のさらなる小型化、高速動作を達成するものとして期待されている。特に複数のメモリチップを積層した場合には、超高密度・超大容量のメモリモジュールやメモリシステムを構築することができる。今までメモリの大容量化は微細デバイスの採用を主体として進められていた。しかし３次元積層メモリとすることで、数世代先の大容量化が可能となる。このことからも、３次元積層メモリは注目され、その開発が進められている。
積層メモリにおける貫通電極の形成方法としては種々のプロセス技術が検討されている。これらの貫通電極としては、現在のメモリチップにおけるパッドの径及びその配置間隔のピッチよりもさらに微細化が要求されることになる。貫通電極の径の微細化と配置間隔の狭ピッチ化を満足させるためには、ダイシングした後のチップをハンドリングする技術(Chip to Chip及びChip to Wafer)では適用しにくい。そのためウエハ同士の積層を行う技術(Wafer to Wafer)を採用する必要がある。
ウエハ工程のどの工程において貫通電極を形成するかは、幾つかの選択肢がある。その１つに拡散工程が終了したウエハに対して貫通電極形成を行う手法がある。これらは貫通電極の形成を工程の最後に行うことからVia-Lastプロセスと呼ばれる。Via-Lastプロセスは、積層対象ウエハの製造プ ロセスに依存せずに、貫通電極の形成、及び積層構造の構築ができるという利点がある。このことから高度な積層メモリ製造技術として適切な選択肢である。
Via-Lastプロセスについて図１〜５を参照して説明する。図１は非特許文献１に記載された貫通電極の形成及び積層プロセスである。図１（Ａ）は拡散工程が終了した断面図であり、シリコン基板１にトランジスタ（不図示）等が形成され層間絶縁膜２中にパッド３が形成されている。深さ７０μｍのスルホール４を形成する（図１Ｂ）。スルホール４の内部を電極絶縁膜５として酸化膜（ＳｉＯ２）等で絶縁する（図１Ｃ）。さらに例えばバリア層として窒化チタン（ＴｉＮ）を成膜し、銅（Ｃｕ）をめっき法で形成し、スルホールを貫通電極材５で充填する（図１Ｄ）。Chemical Mechanical Polishingにより表面を平坦化し、表面側の上部バンプ７を形成する（図１Ｅ）。以上がウエハの表面サイドの加工工程である。
ウエハの表面に接着膜８と保護シート９とを貼り付ける（図１Ｆ）。シリコン基板１の裏面から研削し、シリコン基板１を５０μｍまで薄くする（図１Ｇ）。シリコン基板の裏面に裏面絶縁膜１１として窒化膜（Ｓｉ３Ｎ４）を成膜し、貫通電極１０の裏面側に下部バンプ１２を形成する（図１Ｈ）。シリコン基板表面の接着膜８と保護シート９を取り去る（図１Ｉ）。この半導体チップをインターポーザ１３上に積層し、貫通電極１０の表面及び裏面側の上下バンプ７，１２を接合する（図１Ｊ）。このようにしてチップサイズとほぼ等しいサイズの積層メモリが構築できる。
さらに他のVia-Lastプロセスについて図２、３を参照して説明する。ここではさらにシリコン基板を薄く、例えば３０μｍ以下の場合である。このように薄い場合にはウエハ単独では加工できないため暫定支持体に貼り付けた状態で加工する。図２（Ａ）は拡散工程が終了した断面図であり、シリコン基板１にトランジスタ（不図示）等が形成され層間絶縁膜中に配線とパッド３が形成されている。そのウエハ表面に暫定支持体１５を貼り付ける。
シリコン基板１を厚さ１０μｍまでの裏面から研削し、裏面絶縁膜１１として窒化膜（Ｓｉ３Ｎ４）を成膜する（図２Ｂ）。研削したウエハを研削前のウエハに貼り付け、積層する（図２Ｃ）。暫定支持体を取り外す（図２Ｄ）。研削したウエハに下層のウエハに到達するスルホールを形成する（図２Ｅ）。スルホール内部を電極絶縁膜５として酸化膜（ＳｉＯ２）等で絶縁する（図２Ｆ）。この場合には、シリコン基板の厚さが薄いことから、アスペクト比が小さくなり、スルホール４の径を小さくできる。そのため小さな径の貫通電極を形成することができ、微細化された貫通電極を多数配置できることになる。
その後導電体物質によりスルホールを充填し、上下層のパッドに接続された貫通電極１０を形成する。このとき同時にパッド３との接続配線を形成する（図３Ｇ）。さらに図２（Ｃ）と同様に、その上に薄く研削したウエハを貼り付け、積層する。その後図３（Ｇ）までの工程行う。この図２（Ｃ）〜図３（Ｇ）までの積層、貫通電極形成（内部パッドとの接続配線の形成うを含む）工程を繰り返すことで図３（Ｈ）の積層メモリが形成できる。本プロセスでは微細な径の貫通電極形成するために、ウエハを非常に薄く研削した後に、積層と貫通電極形成工程を繰り返す方法である。
図３（Ｈ）に示す積層メモリの構成を図４に示す。図４（Ａ）は積層メモリの概略図、（Ｂ）はその断面図、（Ｃ）はそのチップ接続図である。積層メモリは、同一構成のメモリチップ２０―１〜―６の６層が積層され各メモリチップには、例えばコマンド／アドレス信号線Ｃｏｍ／Ａｄｄとデータ線Ｄａｔａの貫通電極を備えている（図４Ａ、Ｂ）。これらのコマンド／アドレス信号線Ｃｏｍ／Ａｄｄとデータ線Ｄａｔａは図４（Ｃ）に示すように各層のメモリチップは並列接続となる。そのため積層された各層は同時動作となり、各層を個別にアクセスする積層メモリとしての機能を果たさないという問題がある。
このように同一構成のチップを積層する場合、積層された各層を個別にア クセスする為に、階層認識手段を組み込む事が必要となっている。そのための階層認識手段の構成を図５に示す。図５（Ａ）は通常の貫通電極を備えたメモリチップであり、貫通電極１０は上下の金属バンプ７、１１に接続されている。一方図５（Ｂ）に示すメモリチップ２０は、貫通電極１０と金属バンプ７，１１間に階層認識手段を含む内部回路３０を備えている。階層認識情報を設定する貫通電極は、コマンド／アドレス信号線Ｃｏｍ／Ａｄｄ等の貫通電極を共用することもできる。しかし以下の説明においては、理解しやすいために階層認識情報を設定する貫通電極をＩＤ用貫通電極と称することにする。
図５（Ｂ）に示すメモリチップ２０を積層した場合には、図５（Ｃ）となる。各層のメモリチップ２０−１〜ｎはそれぞれ階層認識手段を含む内部回路３０を備えている。各層の内部回路３０は並列接続されていることから、並列同時動作となり各層の個別設定が困難である。従って各層を個別に動作させるための専用に積層数分の個別貫通電極が必要となる。または各層の認識（ＩＤ）情報を最初に設定し、アクセス階層指定入力と、記憶された階層認識情報とを比較判定し、一致不一致により各層を個別にアクセスすることになる。このように各層の階層認識には、多数の貫通電極や、初期設定が必要になるという問題がある。
半導体チップを積層した積層半導体装置に関する特許文献として下記文献がある。特許文献１（特開２００４−９５７９９）では、各層毎に個別貫通電極を備え、各層を個別にアクセスしている。特許文献２（特開２００４−２６４０５７）では、各層毎にＩＤ用貫通電極からの接続配線パターンを異ならせることで各層のバウンダリスキャンを個別に実施できるようにしている。特許文献３（特開２００６−４０２６１）では、各層のチップセレクト端子とＩＤ用貫通電極との接続の有無により、各層チップごとに変化した認識コマンドを受信し、各層チップを個別にアクセスしている。特許文献４（特開２００６−３１３６０７）では、複数のＩＤ用貫通電極からの選択信号を倫理処理して各層チップを選択し、アクセスしている。
上記したように、これらの先行文献はいずれも各層ごとにＩＤ用貫通電極、またはその接続配線パターンを異ならせることで、各層の階層認識情報としている。又は論理処理により各層の階層認識情報を設定するものである。いずれの先行文献も、専用の貫通電極や、または複数のＩＤ用貫通電極を必要とするものであり、本発明の課題を解決する技術を示唆するものではない。
特開２００４−９５７９９号公報 特表２００４−２６４０５７号公報 特開２００６−４０２６１号公報 特開２００６−３１３６０７号公報 Naotaka Tanaka et. al. "Mechanical Effects of Copper Through-Vias in a 3D Die-Stacked Module", 2002 Electronic Components and Technology Conference Proceedings, s11p6
大容量半導体装置の小型化と高速動作のために、貫通電極を用いた積層メモリが開発されている。しかし積層メモリの貫通電極は共通であり、各層は並列接続となる。そのため各層を個別にアクセスするために各層の階層認識情報の設定には、専用のＩＤ用貫通電極や、複数のＩＤ用貫通電極と内部回路が必要になるという問題がある。本発明の目的は、これらの課題に鑑み、少ないＩＤ用貫通電極により各層の階層認識情報を設定でき、各層を個別にアクセスすることができる積層メモリを提供することにある。
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明の積層半導体装置は、第１のＩＤ用貫通電極を備えた第１の半導体チップと、前記第１のＩＤ用貫通電極と異なる位置に配置された第２のＩＤ用貫通電極を備えた第２の半導体チップとを交互に積層することを特徴とする。
本発明の積層半導体装置における前記第１及び第２の半導体チップは、各階層の階層認識情報を生成し、記憶する内部回路をそれぞれ備えたことを特徴とする。
本発明の積層半導体装置における前記第１の半導体チップは、階層設定入力信号を第１のＩＤ用貫通電極から入力され、内部回路により自身の階層の階層認識情報を生成し、その階層認識情報を次の階層の階層設定入力信号として第２のＩＤ用貫通電極に出力することを特徴とする。
本発明の積層半導体装置における前記第２の半導体チップは、階層設定入力信号を第２のＩＤ用貫通電極から入力され、内部回路により自身の階層の階層認識情報を生成し、その階層認識情報を次の階層の階層設定入力信号として第１のＩＤ用貫通電極に出力することを特徴とする。
本発明の積層半導体装置における前記内部回路は、入出力パッドのペアを２組備え、第１組の入出力パッドのペアは第１のＩＤ用貫通電極が配置される領域の近くに配置され、第２組の入出力パッドのペアは第２のＩＤ用貫通電極が配置される領域の近くに配置されることを特徴とする。
本発明の積層半導体装置における前記内部回路は、一方の入出力パッドのペアの入力パッドからの階層設定入力信号を入力とし、階層認識情報を生成し、その階層認識情報を他方の入出力パッドのペアの出力パッドから出力することで、各階層の内部回路をカスケード接続することを特徴とする。
本発明の積層半導体装置における前記第１及び第２のＩＤ用貫通電極は、貫通電極形成時に同時に形成されたそれぞれの入出力接続配線により入力パッド及び出力パッドに接続されることを特徴とする。
本発明の積層半導体装置における前記内部回路は加算器を含み、一方の入出力パッドのペアの入力パッドからの階層設定入力信号を入力とし、加算した階層認識情報を生成し、その階層認識情報を他方の入出力パッドのペアの出力パッドから出力することで、加算結果を各階層の階層認識情報とすることを特徴とする。
本発明の積層半導体装置の階層認識方法においては、積層半導体装置は第１のＩＤ用貫通電極を備えた第１の半導体チップと、前記第１のＩＤ用貫通電極と異なる位置に配置された第２のＩＤ用貫通電極を備えた第２の半導体チップとを交互に積層され、前の階層からの階層認識情報を入力された第１の半導体チップは、その内部回路において自身の階層の階層認識情報を生成し、生成した階層認識情報を次の階層の第２の半導体チップに出力することで各階層の階層認識情報を生成することを特徴とする。
本発明の積層半導体装置の階層認識方法においては、各階層の半導体チップは生成された階層認識情報と入力される階層指定信号とを比較判定する比較判定回路をさらに備え、各階層の選択又は非選択を決定することを特徴とする。
本発明の積層メモリは、各層のチップの階層認識情報を設定するためにＩＤ用貫通電極の位置が異なる２種類のメモリチップから構成する。積層メモリの階層に応じて、ＩＤ用貫通電極の位置が異なるメモリチップを交互に積層する。交互に積層することで、各層の内部回路をカスケード接続とすることができる。内部回路をカスケード接続とすることで、各層の内部回路にはＩＤ用貫通電極からの設定信号により各層の階層認識情報を簡単に設定することができる。本発明の構成においては、各層メモリチップに個別の階層認識情報を簡単に設定でき、各層の動作を個別に制御できる積層メモリが得られる。
本発明の積層メモリについて、以下に図６〜図１２を参照して詳細に説明する。図６には本発明の積層メモリの基本構成図を示し、図７には積層メモリの各層における内部接続図を示す。図８〜１２には積層メモリの１層から８層のメモリチップ積層処理工程を示す。本実施形態においてはシリコン基板を極薄、例えば３０μｍ以下とした場合の積層処理工程を説明する。極薄に研削したシリコン基板を積層した後に、貫通電極形成とパッドとの接続配線を形成している。
本発明の積層メモリの基本構成は、第１のＩＤ用貫通電極２１を有する第１のメモリチップと第２のＩＤ用貫通電極２２を有する第２のメモリチップとを交互に積層する。図６に示すように、第１のメモリチップを１、３、５層とし、第２のメモリチップを２、４、６層とし、それぞれ交互に積層する。ここでのＩＤ用貫通電極に入力される信号は各層の階層認識情報を設定する階層設定入力信号である。第１、第２のメモリチップはそれぞれ内部回路３０を備えている。内部回路３０は、階層認設定入力信号により階層認識情報を生成する生成回路、認識情報の記憶回路、認識情報の一致不一致を判定し、各層の動作又は非動作を判定する比較判定回路を備えている。
第１のメモリチップからなる奇数番目層の内部回路３０は図の右側のＩＤ用貫通電極２１からの信号を入力され、その出力を図の左側のＩＤ用貫通電極２２に出力する。第２のメモリチップからなる偶数番目層の内部回路３０は図の左側のＩＤ用貫通電極２２からの信号を入力され、その出力を図の右側のＩＤ用貫通電極２１に出力する。このようにＩＤ用貫通電極の配置位置を異ならせ、右側又は左側に配置する。内部回路３０には一方側のＩＤ用貫通電極からの信号を入力され、反対側のＩＤ用貫通電極に出力する。このように構成することで各層の内部回路をカスケード接続とすることができる。
これらの積層メモリの構成について、図７を参照して詳しく説明する。積層されるメモリチップ２０は、階層設定入力信号により階層認識情報を生成、記憶する為の内部回路３０を備えている。内部回路３０の右側には入力パッドＩＮ−１と出力パッドＯＵＴ−１のペアと、左側には入力パッドＩＮ−２と出力パッドＯＵＴ−２のペアとをそれぞれ２組配置している。メモリチップ２０としてｎ層を下層として、順に（ｎ＋１）、（ｎ＋２）層が積層されているとする。ここでのメモリチップは、それぞれメモリチップ２０−ｎ、２０−（ｎ＋１）、２０−（ｎ＋２）とする。
メモリチップ（２０−ｎ）は、内部回路の右側にＩＤ用貫通電極２１が形成される。このＩＤ用貫通電極２１の形成時に、このＩＤ用貫通電極２１を入力パッドＩＮ−１に接続する入力接続配線１６と、出力パッドＯＵＴ−２に接続された出力接続配線１７とを同時に形成する。出力接続配線１７は次のメモリチップの貫通電極に接続するための接続配線である。入出力接続配線は、例えばダマシン構造の配線とすることができる。内部回路３０は入力パッドＩＮ−１、出力パッドＯＵＴ−２に接続される。
メモリチップ（２０−ｎ）は、階層設定入力信号を右側のＩＤ用貫通電極２１、入力パッドＩＮ−１に入力され、内部回路３０で自分自身（ｎ層）の階層認識情報を生成する。生成した階層認識情報を左側の出力パッドＯＵＴ−２、上層のＩＤ用貫通電極２２に出力する。ここでは入力パッドＩＮ−２、出力パッドＯＵＴ−１は使用されない。メモリチップ（２０−ｎ）は、内部回路の右側にＩＤ用貫通電極２１が形成された第１のメモリチップである。
メモリチップ（２０−（ｎ＋１））は、内部回路の左側にＩＤ用貫通電極２２が形成される。このＩＤ用貫通電極２２の形成時に、このＩＤ用貫通電極２２を入力パッドＩＮ−２に接続する入力接続配線１６と、出力パッドＯＵＴ−１に接続された出力接続配線１７とを同時に形成する。ＩＤ用貫通電極２２は下層のメモリチップ（２０−ｎ）の出力パッドＯＵＴ−２の出力接続配線１７と、自層の入力パッドＩＮ−２の入力接続配線１６に接続される。内部回路は入力パッドＩＮ−２、出力パッドＯＵＴ−１に接続される。
メモリチップ（２０−（ｎ＋１））は、階層設定入力信号を左側のＩＤ用貫通電極２２、入力パッドＩＮ−２に入力され、内部回路で（ｎ＋１）層の階層認識情報を生成する。生成した階層認識情報を右側の出力パッドＯＵＴ−１、上層のＩＤ用貫通電極２１に出力する。ここでは入力パッドＩＮ−１、出力パッドＯＵＴ−２は使用されない。メモリチップ（２０−（ｎ＋１））は、内部回路の左側にＩＤ用貫通電極２２が形成された第２のメモリチップである。
メモリチップ（２０−（ｎ＋２））は、内部回路の右側にＩＤ用貫通電極２１が形成される。このＩＤ用貫通電極２１の形成時に、このＩＤ用貫通電極２１を入力パッドＩＮ−１に接続する入力接続配線１６と、出力パッドＯＵＴ−２に接続された出力接続配線１７とを同時に形成する。ＩＤ用貫通電極２１は下層のメモリチップ（２０−（ｎ＋１））の出力パッドＯＵＴ−１の出力接続配線１７と、自層の入力パッドＩＮ−１の入力接続配線１６に接続される。内部回路３０は入力パッドＩＮ−１、出力パッドＯＵＴ−２に接続される。
メモリチップ（２０−（ｎ＋２））は、階層設定入力信号を右側のＩＤ用貫通電極２１、入力パッドＩＮ−１に入力され、内部回路で（ｎ＋２）層の階層認識情報を生成する。生成した階層認識情報を左側の出力パッドＯＵＴ−２、上層に出力する。ここでは入力パッドＩＮ−２、出力パッドＯＵＴ−１は使用されない。メモリチップ（２０−（ｎ＋２））は、内部回路の右側にＩＤ用貫通電極２１が形成された第１のメモリチップである。
このように第１のメモリチップは内部回路の右側にＩＤ用貫通電極２１を形成し、次の第２のメモリチップは内部回路の左側にＩＤ用貫通電極２２が形成する。このように交互に積層することで、各層の内部回路をカスケード（従属）接続とすることができる。内部回路をカスケード接続することで、それぞれの層で生成した階層認識情報を次の層の階層設定入力信号とする。そのために各層の階層認識情報が簡単に設定できる。
図７の内部回路３０の例として加算器（＋１）や、減算器が使用できる。例えば内部回路３０として加算器（＋１）を使用した場合には、メモリチップ２０の加算器は下層から順に１、２、３、４と＋１加算した結果を出力する。このように積層階層順に応じた加算結果が各内部回路の出力となり、層毎の階層認識情報（認識番号、ＩＤ）として用いることが出来る。この階層認識情報と他の貫通電極群（不図示）から入力されるアドレス（バンク＋Row）信号等との一致結果により、各層の動作又は非動作が選択できる。
次に各層の積層処理工程を図８〜１２を参照して説明する。図８には１層目のメモリチップ２０−１を示す。このメモリチップはシリコン基板を極薄に研削され、裏面には不図示の支持体を備えている。その表面には内部回路３０と、内部回路３０の右側には入力パッドＩＮ−１と出力パッドＯＵＴ−１のペアと、左側には入力パッドＩＮ−２と出力パッドＯＵＴ−２のペアとをそれぞれ２組備えている。内部回路３０の左側に貫通電極２２を形成し、さらに入力パッドＩＮ−２に接続された入力接続配線と、出力パッドＯＵＴ−１に接続された出力接続配線とを形成する。メモリチップ２０−１は、内部回路の左側にＩＤ用貫通電極２２を備えた第２のメモリチップである。
メモリチップ２０−１の上に、２層目のメモリチップ２０−２を積層する（図９）。このメモリチップ２０−２はシリコン基板を極薄に研削され、その表面には内部回路３０と、内部回路３０の右側には入力パッドＩＮ−１と出力パッドＯＵＴ−１のペアと、左側には入力パッドＩＮ−２と出力パッドＯＵＴ−２のペアとをそれぞれ２組備えている。このメモリチップ２０−２には、内部回路３０の右側に貫通電極２１を形成し、入力パッドＩＮ−１に接続された入力接続配線と、出力パッドＯＵＴ−２に接続された出力接続配線とを形成する。メモリチップ２０−２は、内部回路の右側にＩＤ用貫通電極２１を備えた第１のメモリチップである。
同様に図１０には、さらに３層目のメモリチップ２０−３を積層し、ＩＤ用貫通電極２２と、入力パッドＩＮ−２に接続された入力接続配線と、出力パッドＯＵＴ−１に接続された出力接続配線とを形成する。図１１には、さらに４層目のメモリチップ２０−４を積層し、ＩＤ用貫通電極２１と、入力パッドＩＮ−１に接続された入力接続配線と、出力パッドＯＵＴ−２に接続された出力接続配線とを形成する。図１２には、８層に積層された積層メモリを示す。このように順次第２のメモリチップ、第１のメモリチップを交互に積層することで積層メモリが構成できる。各層の階層認識情報用の内部回路はカスケード接続となる。カスケード接続することで簡単に各層を識別することが可能になり、各層の動作又は非動作が選択できる。
以上の説明においてはシリコン基板を極薄に研削したチップを積層した後に、貫通電極と入出力接続配線とを形成している。しかし、図１と同様にチップの貫通電極と入出力接続配線とを形成し、シリコン基板を研削した後で積層し、積層メモリを構成することができる。この場合には、ＩＤ用貫通電極を内部回路の右側に備えた第１のチップと、ＩＤ用貫通電極を内部回路の左側に備えた第２のチップとの２種類のチップを制作する。この第１、第２のチップを交互に積層することで本発明の積層メモリを構成することができる。またＩＤ用貫通電極を内部回路の左側又は右側に設けたが、特に限定されるものではない。貫通電極と入出力パッドの一方にそれぞれ接続配線を設け、接続できる領域であれば任意の場所に設けることができる。
本発明の積層メモリは、各層の階層認識情報を設定するＩＤ用貫通電極の配置位置を異ならせた第１及び第２のメモリチップを交互に積層する。ＩＤ用貫通電極の配置位置が異ならせることで、各層の階層認識情報用の内部回路はカスケード接続となる。例えば内部回路を加算器で構成した場合には、各層の階層認識情報を簡単に生成することができる。これらの階層認識情報を識別することで各層の動作又は非動作が選択できる。本発明によれば、ＩＤ用貫通電極の配置位置を異ならせた第１及び第２のメモリチップを交互に積層することで、各層の識別が簡単に行える積層メモリが得られる。
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。例えば本発明の説明は、メモリチップを積層した積層メモリとしたが、メモリに限定されることなく他の半導体装置にも適用できる。
第１の従来例における貫通電極の形成及び積層プロセスを説明する断面図（Ａ）〜（Ｊ）である。 第２の従来例における貫通電極の形成及び積層プロセスを説明する断面図（Ａ）〜（Ｆ）である。 第２の従来例における貫通電極の形成及び積層プロセスを説明する断面図（Ｇ）、（Ｈ）である。 従来例における積層メモリの概略図（Ａ）、断面図（Ｂ）、接続図（Ｃ）である。 階層認識のための内部回路を説明する断面図（Ａ）〜（Ｃ）である。 本発明における積層メモリの基本構成図である。 本発明における積層メモリの内部接続図ある。 本発明の積層メモリにおける１層目のチップ概略図である。 本発明の積層メモリにおける２層積層したチップ概略図である。 本発明の積層メモリにおける３層積層したチップ概略図である。 本発明の積層メモリにおける４層積層したチップ概略図である。 本発明の積層メモリにおける８層積層したチップ概略図である。
符号の説明
１ シリコン基板
２ 層間絶縁膜
３ パッド
４ スルホール
５ 電極絶縁膜
６ 貫通電極材
７ 上部バンプ
８ 接着膜
９ 保護シート
１０ 貫通電極
１１ 裏面絶縁膜
１２ 下部バンプ
１３ インターポーザ
１４ バンプ
１５ 暫定支持体
１６ 入力接続配線
１７ 出力接続配線
２０ メモリチップ
２１、２２ ＩＤ用貫通電極
３０ 内部回路
ＩＮ−１、ＩＮ−２ 入力パッド
ＯＵＴ−１、ＯＵＴ−２ 出力パッド

Claims (10)

  1. 第１のＩＤ用貫通電極を備えた第１の半導体チップと、前記第１のＩＤ用貫通電極と異なる位置に配置された第２のＩＤ用貫通電極を備えた第２の半導体チップとを交互に積層することを特徴とする積層半導体装置。
  2. 前記第１及び第２の半導体チップは、各階層の階層認識情報を生成し、記憶する内部回路をそれぞれ備えたことを特徴とする請求項１に記載の積層半導体装置。
  3. 前記第１の半導体チップは、階層設定入力信号を第１のＩＤ用貫通電極から入力され、内部回路により自身の階層の階層認識情報を生成し、その階層認識情報を次の階層の階層設定入力信号として第２のＩＤ用貫通電極に出力することを特徴とする請求項２に記載の積層半導体装置。
  4. 前記第２の半導体チップは、階層設定入力信号を第２のＩＤ用貫通電極から入力され、内部回路により自身の階層の階層認識情報を生成し、その階層認識情報を次の階層の階層設定入力信号として第１のＩＤ用貫通電極に出力することを特徴とする請求項２に記載の積層半導体装置。
  5. 前記内部回路は、入出力パッドのペアを２組備え、第１組の入出力パッドのペアは第１のＩＤ用貫通電極が配置される領域の近くに配置され、第２組の入出力パッドのペアは第２のＩＤ用貫通電極が配置される領域の近くに配置されることを特徴とする請求項３または請求項４に記載の積層半導体装置。
  6. 前記内部回路は、一方の入出力パッドのペアの入力パッドからの階層設定入力信号を入力とし、階層認識情報を生成し、その階層認識情報を他方の入出力パッドのペアの出力パッドから出力することで、各階層の内部回路をカスケード接続することを特徴とする請求項５に記載の積層半導体装置。
  7. 前記第１及び第２のＩＤ用貫通電極は、貫通電極形成時に同時に形成されたそれぞれの入出力接続配線により入力パッド及び出力パッドに接続されることを特徴とする請求項６に記載の積層半導体装置。
  8. 前記内部回路は加算器を含み、一方の入出力パッドのペアの入力パッドからの階層設定入力信号を入力とし、加算した階層認識情報を生成し、その階層認識情報を他方の入出力パッドのペアの出力パッドから出力することで、加算結果を各階層の階層認識情報とすることを特徴とする請求項５に記載の積層半導体装置。
  9. 第１のＩＤ用貫通電極を備えた第１の半導体チップと、前記第１のＩＤ用貫通電極と異なる位置に配置された第２のＩＤ用貫通電極を備えた第２の半導体チップとを交互に積層した積層半導体装置の階層認識方法であって、
    前の階層からの階層認識情報を入力された第１の半導体チップは、その内部回路において自身の階層の階層認識情報を生成し、生成した階層認識情報を次の階層の第２の半導体チップに出力することで各階層の階層認識情報を生成することを特徴とする積層半導体装置の階層認識方法。
  10. 各階層の半導体チップは、生成された階層認識情報と入力される階層指定信号とを比較判定する比較判定回路をさらに備え、各階層の選択又は非選択を決定することを特徴とする請求項９に記載の積層半導体装置の階層認識方法。
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