CN102338853B - 三维芯片之突波型态层识别编号检测器 - Google Patents

Abstract

一种堆栈组件之每一层之三维芯片检测器包括一突波产生器以接收一初始讯号以及产生一突波输入讯号至一下一层检测器。一锁存器耦接突波产生器以接收突波产生器之一输出讯号与产生一层识别讯号。一计数器耦接前一层检测器及初始讯号以执行一计数操作，一加法器耦接计数器以增加一数值至一计数器之计数输出与输入增加讯号至突波产生器。

Description

三维芯片之突波型态层识别编号检测器

【技术领域】

本发明系关于一种三维堆栈芯片组件，特别系有关于一种三维芯片之突波型态层识别编号检测器。 

【背景技术】

进来可携式电子设备，例如行动电话与非挥发性半导体记忆媒体(例如集成电路记忆卡)，已缩小尺寸来设计或制造，并且新增的需求欲减少用于设备与媒体中的零件数目并缩小其大小。因此，在半导体工业中，集成电路之封装技术已经进展至符合小型化与接着可靠性的需求。举例而言，小型化的需求而导致封装技术的加速发展，使其具有与一半导体芯片的相似尺寸。再者，接着可靠性于封装技术上的重要性在于可以提升接着制程的效率，以及于接着制程完成之后提高机械与电性的可靠度。因此，已有相当多的工作在于发展有效率地封装半导体芯片。符合上述需求之封装包括：具有约略等于半导体芯片的封装大小之芯片尺寸封装(CSP)，有多重半导体芯片纳入一单一封装之多重芯片封装，以及多重封装体堆栈及结合于一单片构装之堆栈封装。 

随着技术的发展，响应内存与其相关的所需储存容量的增加，而提出堆栈型态的半导体组件(多重芯片组件)，其具有半导体集成电路芯片堆栈一起。换言之，其系提供至少二个半导体集成电路组件堆栈所形成之堆栈型态半导体组件，每一个具有规格并包括一半导体集成电路芯片，其中每一个半导体集成电路组件包括一导体穿过其中，且半导体集成电路组件藉由导体电性连接，而上述规格值包括最上层或最下层半导体集成电路组件的大小是最大的或最小的。因此，堆栈型态半导体组件具有复数个芯片堆栈于丨垂直方向。在堆栈型态半导体组件中，芯片系透过例如穿过芯片的插塞(plugs)而电性连接在一起。因此，选择适当的一个相同结构之堆栈内存芯片是一份重要的工作。若一个堆栈型态半导体组件完成制造，芯片可以个别地被操作测试，使得仅仅正常的芯片能够被挑选出并堆栈。 

一种提供垂直连接的技术称为硅晶穿孔(TSV)，其已经成为三维堆栈组件的一个有前景的解决方案。上述技术中，垂直连接线系穿过晶圆而形成，而使堆栈芯片之间得以沟通。一个相关的论文可以参考标题为“利用硅晶穿孔技术之8千兆位三维DDR3动态随机存取内存”(IEEE，JOURNAL OF SOLID-STATE CIRCUITS，VOL.45，NO.1，JANUARY2010)。在此篇论文中，具有硅晶穿孔三维动态随机存取内存之提出系为了克服传统的模块方法的限制。其亦揭露如何设计该结构与数据路径。其也揭露包括三维技术之硅晶穿孔连接性检查与修复方法，以及功率噪声降低方法。硅晶穿孔可以透过简单的方式于出厂之后形成，因此无需于正常的制程期间另加特别的制程整合。芯片识别系通常地分配。 

相同或不同的芯片堆栈形成三维芯片之后，为了于三维集成电路组件之多重芯片之间选择一想要的芯片来操作，当系统操作时，三维集成电路组件之每一芯片必须确认其层识别编号以选择指定芯片来操作。过去已有许多确认层识别编号的方法提出，然而其不仅增加成本，且没有克服较多的三维集成电路组件之堆栈芯片会有更多电极的问题。举例而言，尔必达内存公司所申请的美国20070126105专利，揭露一种堆栈型半导体内存组件与芯片选择电路。其提供一堆栈型半导体内存组件，当于复数个堆栈型半导体芯片之间选择一想要的半导体芯片，彼此不同的复数个芯片识别编号可以藉由复数个串连排列连接的操作电路而自动产生，并且想要的半导体芯片可以藉由指定给每一个半导体芯片的唯一识别编号而确实地选择，其系利用半导体芯片具有相同的结构而无需利用复杂的结构或特别的控制。习知技术中，M个串连排列连接的增量电路之间最后的一个增量电路之一计算输出可以用于决定半导体芯片的数目M。据此，当堆栈型半导体组件的数目未知时，正确数目的半导体芯片可以确实地确认。进一步的习知技术为美国第7,494,846号专利，其由台湾半导体制造公司所揭露，申请于2007年3月9日。其揭露包括第一半导体晶粒以及与第一半导体晶粒相同的第二半导体晶粒。第一半导体晶粒包括一第一识别电路与第一复数个输入/输出垫形成于第一半导体晶粒之表面上。第二半导体晶粒包括一第二识别电路，其中第一识别电路与第二识别电路之编程彼此不同，以及第二复数个输入/输出垫形成于第二半导体晶粒之表面上。第一复数个输入/输出垫之每一个系垂直对准与连接至相对应的第二复数个输入/输出垫。第二半导体晶粒系垂直对准与焊接于第一半导体晶粒之上。 

本发明提供一种新颖的三维集成电路识别之方法。 

【发明内容】

本发明之一观点在于提供一种堆栈组件之三维集成电路检测器之方法与结构。 

一种堆栈组件之每一层之三维芯片检测器包括一突波产生器以接收一初始讯号以及产生一突波输入讯号至一下一层检测器。一锁存器耦接突波产生器以接收突波产生器之一输出讯号与产生一层识别讯号。一计数器耦接前一层检测器及初始讯号以执行一计数操作，一加法器耦接计数器以增加一数值至一计数器之计数输出与输入增加讯号至突波产生器。下一层检测器与前一层检测器系位于堆栈组件之不同层中。 

突波产生器包括复数个串连的除频器，复数个突波电路，每一该突波电路耦接当前此层除频器之一输出与下一层除频器之输入，复数个AND闸，每一复数个AND闸耦接相对应的复数个突波电路，以及一NOR闸耦接复数个AND闸。 

突波电路包括一延迟器，一反向器耦接延迟器，以及一第二AND闸耦接反向器。 

每一该复数个除频器为一除2除频器，其中第一除频器的输入讯号频率是2倍第二除频器之一，第一除频器的输入讯号频率是4倍第三除频器之一，第一除频器的输入讯号频率是8倍第四除频器之一。 

第一除频器的输入讯号周期是1/2倍第二除频器之一；第一除频器的输入讯号周期是1/4倍第三除频器之一；第一除频器的输入讯号周期是1/8倍第四除频器之一。 

【附图说明】

上述组件，以及本发明其它特征与优点，藉由阅读实施方式之内容及其图式后，将更为明显： 

图1显示根据本发明之识别编号检测器之一实施例。 

图2显示根据本发明之突波产生器之一实施例。 

图3显示本发明之讯号时序图。 

图4显示本发明之4层三维集成电路之示意图。 

主要组件符号说明 

200  层识别编号检测器 

210  突波产生器 

220  锁存器 

230  加法器 

240  计数器 

212  第一除频器 

212p 第一突波电路 

214  第二除频器 

214p 第二突波电路 

216  第三除频器 

216p 第三突波电路 

218  第四除频器 

【具体实施方式】

本发明将配合其较佳实施例与随附之图示详述于下。应可理解者为本发明中所有之较佳实施例仅为例示之用，并非用以限制。因此除文中之较佳实施例外，本发明亦可广泛地应用在其它实施例中。且本发明并不受限于任何实施例，应以随附之权利要求及其同等领域而定。一堆栈组件之每一层之三维芯片检测器包括一突波产生器以接收一初始讯号以及产生一突波输入讯号至一下一层检测器。一锁存器耦接突波产生器以接收突波产生器之一输出讯号与产生一层识别讯号。一计数器耦接前一层检测器及初始讯号以执行一计数操作，一加法器耦接计数器以增加一数值至一计数器之计数输出与输入增加讯号至突波产生器。 

本发明系有关于一三维集成电路组件，三维集成电路组件典型地系藉由堆栈复数个芯片而形成，上述芯片可以为相同或不同型态的芯片。三维集成电路组件之侧视图可以参考任一习知技术知结构。如前述之习知技术所显示，三维集成电路组件系具有许多层堆栈于最上层之母板上，以及一接口芯片堆栈于其上。再者，三维集成电路组件之第一至最上层依序被指定编号。复数个焊锡球形成于母板之下表面上，并且三维集成电路组件可以透过上述焊锡球而电性连接一外在组件。接口芯片控制5层三维集成电路组件之输入/输出讯号。复数个凸块形成于三维集成电路组件之最上表面与背面以及接口芯片之背面。上述凸块连接至三维集成电路组件之每一堆栈芯片，并且其可以透过硅晶穿孔技术形成。在该技术中，垂直内连接线系形成以穿透晶圆使得堆栈芯片之间可以沟通。凸块系三维集成电路组件之每一组件的电性连接路径。此外，5层组件之讯号系透过彼此之间的凸块而垂直连接。在本实例中，芯片可以有相同的储存容量与相同的结构，并藉由存取其中个别的每一个而执行读/写操作。在本发明之实例中，三维集成电路组件之每一芯片(或层)具有一独具的层识别编号以区分彼此。藉由指定一层识别编号，一指定芯片可以从三维集成电路组件之堆栈层中选出来；彼此组件之间的层识别编号系不同的。三维集成电路组件之每一芯片具有一检测器以执行层识别编号的检测操作，其系额外的内存电路。检测器之特定结构与操作将于底下叙述。 

图1显示每一层之层识别编号检测器200。检测器200包括一突波产生器210，其第一端耦接CLK讯号，第二端输出CK讯号至下一层识别编号检测器，第三端耦接一锁存器220以输出本层之层识别编号，以及第四端耦接一加法器230。加法器230增加1至一计数器240传送来的讯号。CLK讯号输入至突波产生器210，计数器240耦接CLK讯号以计算CLK讯号之时间。然后，讯号馈入至加法器230以增加1至计数器240传送来的讯号，接下来传送该计算至突波产生器210，结果因此输出CK4讯号至锁存器220以识别该层编号。 

图2显示突波产生器210，其包括复数个除频器212，除频器212可以输出一分割频率，其系经由输入频率除以丨整数而得到。在一实施例中，该整数为2。除频器212的数目端示需求以及所需而定，任何数目系可能的。第一除频器212的输入端耦接CLK讯号，第一除频器212的输出端耦接下一个输入端，亦即第二除频器214与第一突波电路212p。基于类似的结构，前一个除频器之每一输出耦接下一个除频器与突波电路之输入。因此，第三除频器216与第二突波电路214p分别耦接第二除频器214之输出。类似地，第四除频器218与第三突波电路216p分别耦接第三除频器216之输出。CLK讯号输出至第四除频器218之输出。 

前述之突波电路包含212p、214p与216p将分别输出讯号CKp1、CKp2与CKp3至一相对应的AND闸。然后，讯号S0、S1与S2将分别输入至相对应AND闸的另一端。在上述AND闸操作之后，这些AND闸之输出讯号将传送至一OR闸，接着输出CK讯号。 

CK值表可以参考第二图之右侧，其意谓输出CK值系基于AND闸之输入讯号且由OR闸来决定。根据上表，例如，若从AND闸来之OR闸输入讯号为000，则OR闸输出为0。当CK为0，则识别编号数为0。举另一例子，若从AND闸来之OR闸输入讯号为001，OR闸输出(CK)为Ckp3，则识别编号数为1。其意谓仅有第三AND闸输出讯号，其由OR闸决定，kp3可以视为识别编号1。类似地，若从AND闸来之OR闸输入讯号为011，OR闸输出(CK)将为Ckp2与Ckp3，其意谓第二与第三AND闸输出讯号kp2与kp3，其输出讯号可以视为层识别编号3。第一、第二与第三AND闸输出讯号为kp1+kp2+kp3，其意谓OR闸输出讯号(CK)为Ckp1+Ckp2+Ckp3，其可以视为层识别编号7。其它操作类似上述之方法，省略其说明。在此架构下，每一层可以藉由上述方法得到识别，其设定于表中从0至7。 

图2底边说明突波电路之组件，其包括一延迟器与一反向器串连耦合。一AND闸连接至反向器之输出，而另一端耦接延迟器之输入。在此架构之下，输入讯号将延时并藉由反向器而反向，结果因此在反向讯号通过AND闸之后产生一突波。 

图3显示图2之每一讯号的波形时序图。从图标中，由于CLK的频率被第一除频器212分割，CK1的周期是CLK的二倍，因此若第一除频器212是一个除2除频器，则其周期为二倍。基于相同理由，CK2与CK3的周期是初始讯号CLK的4倍与8倍。而CK4的周期是初始讯号CLK的16倍。相对应的突波讯号CKp1、CKp2与CKp3亦显示于图标之中。其不仅显示产生突波讯号CKp1、CKp2 与CKp3的时间不同，亦显示他们的周期也不同。CKp2的周期是CKp1的2倍，而CKp3的周期是CKp2的2倍。因此，突波时间可以区分彼此。 

若复数个除频器之一系除2除频器，第一除频器的输入讯号频率是2倍第二除频器之一；第一除频器的输入讯号频率是4倍第三除频器之一；第一除频器的输入讯号频率是8倍第四除频器之一。换言之，第一除频器的输入讯号周期是1/2倍第二除频器之一；第一除频器的输入讯号周期是1/4倍第三除频器之一；第一除频器的输入讯号周期是1/8倍第四除频器之一。 

图4显示4层堆栈半导体组件，每一个具有一个如上所述之识别编号检测器200，其操作方法与上述程序相同。当前堆栈组件之每一层的三维集成电路检测器系位于堆栈组件之一层中。其意谓一突波产生器用以接收一初始讯号以及产生一突波输入讯号至一下一层检测器。一锁存器耦接突波产生器以接收突波产生器之一输出讯号与产生一层识别讯号。一计数器耦接前一层检测器及初始讯号以执行一计数操作，一加法器耦接计数器以增加一数值至一计数器之计数输出与输入增加讯号至突波产生器。其中当前此层、下一层检测器与前一层检测器系位于堆栈组件之不同层中。 

前一层的CK输出讯号将被视为下一层检测器之计数器的输入讯号(突波输入)。CLK讯号将透过一沟通总线线而耦接堆栈组件之每一层之每一突波产生器210的输入端。总线线可以藉由硅晶穿孔400技术而制作。硅晶穿孔提供三维堆栈组件的层之间的垂直连接。在该技术中，垂直内连接线系形成以穿透晶圆使得堆栈芯片之间可以沟通。此外，本层检测器之计数器与前一层之突波产生器之间的连接系透过硅晶穿孔而形成。类似地，下一层检测器之计数器与此层之突波产生器之间的连接系透过硅晶穿孔而形成。藉由利用前述方法，每一层可以自动地藉由其识别编号而得到侦测。从上述说明，每一层之每一个锁存器可以输出一数字态000，001，010，100以作为堆栈组件之每一层的层识别编号。其分别指示第一层具有一识别编号0，第二层具有一识别编号1，第三层具有一识别编号2，第四层具有一识别编号3。 

对于当前之方法，本发明提供一三维集成电路检测器(或产生器)，透过突波产生器与加法器，以识别三维集成电路组件之每一芯片之层识别编号，当系统操作时接着选择一指定芯片。 

一实施例系为本发明之一实例或范例。叙述于说明书中之「一实施例」、「一些实施例」或「其它实施例」系指所描述联结于此实施例中之一特殊特征、结构或特性被包含最少一些实施例中，但并非对所有实施例而言皆为必需。「一实施例」或「一些实施例」等不同叙述系指并非必须提及这一些实施例。值得注意的是，于前文叙述关于本发明之特定实施例中，不同特征有时可集合于一单一实施例、图式或叙述中系用以简化说明并助于对本发明一或多种不同方面之理解。然而，此揭露方法不应被用以反映所请求之发明范畴，因而将所述范例中之特征加入每一权利要求中。反之，于下述之权利要求所反映本发明之观点会少于上述所揭露之单一实施例中的所有特征。因此，权利要求系涵盖所述之实施例，且每一权利要求本身皆可视为本发明之一独立实施例。

Claims (7)

1.一种堆栈组件之每一层之三维集成电路检测器，一当前此层检测器位于该堆栈组件之一层中，其特征在于包括：

一突波产生器，以接收一初始讯号以及产生一突波输入讯号至一下一层检测器；

一锁存器，耦接该突波产生器以接收该突波产生器之一输出讯号与产生一层识别讯号；

一计数器，耦接前一层检测器及该初始讯号以执行一计数操作；以及

一加法器，耦接该计数器以增加一数值至该计数器之一计数输出，与输入增加讯号至该突波产生器；

其中该当前此层、该下一层检测器与前一层检测器系位于该堆栈组件之不同层中。

2.如权利要求1所述之堆栈组件之每一层之三维集成电路检测器，其特征在于该堆栈组件之该不同层之每一该突波产生器藉由硅晶穿孔而耦接CLK讯号。

3.如权利要求1所述之堆栈组件之每一层之三维集成电路检测器，其特征在于该突波产生器包括复数个串连的除频器，复数个突波电路，每一该突波电路耦接当前此层除频器之一输出与下一层除频器之输入，复数个AND闸，每一该复数个AND闸耦接相对应的该复数个突波电路，以及一NOR闸耦接该复数个AND闸。

4.如权利要求3所述之堆栈组件之每一层之三维集成电路检测器，其特征在于该突波电路包括一延迟器，一反向器耦接该延迟器，以及一第二AND闸耦接该反向器。

5.如权利要求3所述之堆栈组件之每一层之三维集成电路检测器，其特征在于该堆栈组件之该不同层之每一该突波产生器藉由硅晶穿孔而耦接CLK讯号。

6.如权利要求3所述之堆栈组件之每一层之三维集成电路检测器，其特征在于每一该复数个除频器为一除2除频器。

7.如权利要求6所述之堆栈组件之每一层之三维集成电路检测器，其特征在于第一除频器的输入讯号频率是第二除频器输入讯号频率的2倍，是第三除频器输入讯号频率的4倍，是第四除频器输入讯号频率的8倍。

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