CN102971793B - 多管芯封装件内的基于规则的半导体管芯堆叠和接合 - Google Patents

多管芯封装件内的基于规则的半导体管芯堆叠和接合 Download PDF

Info

Publication number
CN102971793B
CN102971793B CN201180013464.0A CN201180013464A CN102971793B CN 102971793 B CN102971793 B CN 102971793B CN 201180013464 A CN201180013464 A CN 201180013464A CN 102971793 B CN102971793 B CN 102971793B
Authority
CN
China
Prior art keywords
tube core
pin
heap
line
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180013464.0A
Other languages
English (en)
Other versions
CN102971793A (zh
Inventor
查尔斯·弘-祥·吴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN102971793A publication Critical patent/CN102971793A/zh
Application granted granted Critical
Publication of CN102971793B publication Critical patent/CN102971793B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

公开了一种优化线接合跳接的基于规则的方法，该方法使用于线接合的线的量最少和/或使基底上的用于支持所有有线连接的电源垫和接地垫的量最少。

Description

多管芯封装件内的基于规则的半导体管芯堆叠和接合
技术领域
实施方式涉及一种多管芯半导体封装件内的半导体管芯的基于规则的堆叠和线接合（wirebonding）。
背景技术
对便携式消费类电子产品的需求的强劲增长驱动了对高容量存储设备的需要。如快闪存储器存储卡等非易失性半导体存储器件越来越多地用于满足对数字信息存储和交换的空前增长的需求。这些存储器件的便携性、通用性和强健的设计以及高可靠性和大容量已经使得这样的存储器件能够理想地用于多种电子设备中，包括例如数字照相机、数字音乐播放器、电视游戏控制台、个人数字助理以及移动电话。
虽然已知多种封装配置，然而通常可以将快闪存储器存储卡制造为系统级封装（SiP）或多芯片模块（MCM），其中，在所谓的三维堆叠配置中，多个管芯安装在基底上。图1和图2的现有技术中示出了传统的半导体封装件20（没有模制化合物）的边视图。典型的封装件包括安装至基底26的多个半导体管芯22、24。虽然示出了两个这样的管芯，但是，已知可以在半导体封装件中堆叠八个或更多个管芯。半导体管芯可以在管芯的上表面上形成有管芯接合垫，本文中称为引脚。基底26可以由夹在上导电层与下导电层之间的电绝缘核形成。可以对上和/或下导电层进行蚀刻以形成包括电引线和接触垫的导电图案。接触垫在本文中被称作指状物（finger）。在半导体管芯22、24的引脚与基底26的指状物之间焊接有线接合物以将半导体管芯电耦接至基底。基底上的电引线又在管芯与主机装置之间提供电路径。一旦在管芯与基底之间进行了电连接，则接着通常将组件装入模制化合物中以提供保护封装件。
如图1的现有技术所示，已知，可以将两个或更多个半导体管芯直接叠放，从而占据基底上的很小的区域。但是，在堆叠配置中，在相邻半导体管芯之间必须提供用于接合线30的空间。除了接合线30本身的高度，接合线上方必须留有额外的空间，这是因为一个管芯与下一个管芯的接合线30的接触可能导致电短路。如图1所示，因此，已知，可以提供介电间隔层34，以便为将线接合物30接合至较低管芯24上的引脚提供足够的空间。
作为半导体管芯的对准堆的可替选物，已知，可以将半导体管芯以如图2至4的现有技术所示的偏移量叠放，使得下一个较低管芯的引脚暴露。例如，在Lin等人的题为“MultichipModuleHavingAStackedChipArrangement（具有堆叠的芯片布置的多芯片模块）”的美国专利No.6,359,340中示出了这样的配置。偏移配置提供了便于接入每个半导体管芯上的引脚的优点。对于如图2所示的具有少量管芯的配置，例如2个管芯，已知，可以将堆中的每个管芯直接线接合至基底。但是，如上所述，管芯堆通常包括8个或更多个堆叠的半导体管芯。在这种情况下，堆中的每个管芯可以线接合至紧下方的管芯，或可能是两个管芯下方的管芯。图3至4的现有技术中示出了该配置。
在图3和图4所示的示例中，堆包括三个半导体管芯22、24和34，每个管芯通过线30接合至堆中的下方管芯。底部管芯24可以线接合至基底26。此外，各个管芯上的相应引脚被线接合在一起。因此，管芯34上的引脚被线接合至管芯24上的第一引脚；管芯24上的第一引脚又线接合至管芯22上的第一引脚；管芯22上的第一引脚又线接合至基底26上的第一指状物。在图4中，跨管芯34、24和22的每个相应管芯正是如此。
虽然以上布线配置可以用于数据引脚和控制引脚，然而，在多于四个管芯的更大的管芯堆中，管芯的地址引脚的布线变得更加困难。除了竖直线接合，还需要对角地进行线接合，并且要求堆中的间隔开的两个管芯之间的跳接很长。如关于图5的现有技术更加详细地说明的，该复杂情况的一个原因是管芯在基底上按升数序进行传统堆叠。图5是包括安装至基底26的八个管芯的典型的NAND半导体管芯堆的示意图。传统上，从管芯0开始，依次前进至管芯7，以一定的偏移将管芯叠放。图5还示出了来自每个管芯的对准的多行引脚，即，引脚19至23（未示出其他引脚）。在这些引脚中，引脚20、21和23用作用于识别管芯堆中的管芯0-7中的每个管芯的芯片地址引脚（CADD2x、CADD1x和CADD0x）。
对于堆中给定的管芯，引脚20、21、23中的一个引脚的低电压表示逻辑0，引脚20、21、23中的一个引脚的高电压表示逻辑1。因此，使用每个管芯上的三个地址引脚，可以依次从在堆底部处的000（管芯0）到在堆顶部处的111（管芯7）唯一地寻址图5的传统堆中的每个管芯。图5还示出了可以是用于每个管芯0-7的电源信号Vcc的引脚19以及可以是电压监控器Vmon的引脚22。如NAND半导体封装件中所示出（没有线接合连接）的，通常可以省略Vmon或使Vmon断开。
堆中的各个管芯上的处于低电压状态的地址引脚20、21、23可以经由多组竖直的和/或对角的线接合而电耦接在一起，然后这些多组已接合的引脚可以接合至基底上的接地接触垫。类似地，堆中的各个管芯上的处于高电压状态的地址引脚20、21、23可以经由多组竖直的和/或对角的线接合而电耦接在一起，然后这些多组已接合的引脚可以接合至基底上的电源接触垫。必须以能够防止线交叉的方式来实现该线接合，其中，线交叉可能导致电短路。
具有例如三个地址引脚的更大的管芯堆的线接合的一个缺点是，没有以使得实现所有线接合所需要的线的长度最小的方式来实施接合处理。通常，在进行线接合的第一通过之后，需要将管芯堆中彼此间隔很大的距离的剩余的引脚彼此连接。这种情况需要长度很长的线来进行连接。线接合线通常由昂贵的金形成。并且，不仅仅线的长度是问题。越长的接合线更容易折断、松弛或与相邻接合线发生短路。因此，为了提供所需要的牢固性，较长的接合线由较粗直径的材料制成。使用来自单个线轴的线对半导体封装件进行线接合。因此，即使仅有少量较长的连接需要较粗直径的线接合，相同直径的线可以用于所有连接。假定每个封装件中的大量线接合，以及大量制造的封装件，使用更多且更粗的金线明显地增加了封装件的制造成本。
传统线接合封装件的另一问题是，需要超过两个接地接触垫和电源接触垫来唯一地寻址堆中的地址引脚。在图5的现有技术中，具有三个地址引脚CADD2x、CADD1x和CADD0x的传统的八个管芯的堆可能总共需要六个接地（GND）引脚和电源（PWR，Vcc）引脚来将地址引脚连接至基底。基底上的空间是非常宝贵的，并且使用较少的接地引脚和电源引脚来连接至地址引脚是有利的。
附图说明
图1至图3是不同传统半导体器件的现有技术侧视图。
图4是半导体器件的立体图，示出了管芯堆中的每个管芯上的、竖直接合至相邻管芯上的对准的引脚的引脚。
图5是包括按升数序排列的八个管芯的半导体堆的示意性表示。
图6是本技术的实施方式的操作的高级别流程图。
图7是按照本技术的实施方式的用于使用格雷码（graycode）来在基底上对管芯进行排序的流程图。
图8是按照图7的流程图排序的管芯堆的示意性布局。
图9是按照图7的流程图排序的管芯堆的俯视图。
图10是用于在本技术的实施方式的线接合处理期间进行单跳竖直跳接的流程图。
图11是在图10的流程图中示出的处理期间进行单跳竖直跳接的管芯堆的俯视图。
图12是在图10的流程图中示出的处理完成时进行单跳竖直跳接的管芯堆的俯视图。
图13A和图13B是用于在本技术的实施方式的线接合处理期间进行对角跳的流程图。
图14是在图13A的流程图中示出的处理的第一部分期间进行对角跳接的管芯堆的俯视图。
图15是在图13A的流程图中示出的处理的第二部分期间进行对角跳接的管芯堆的俯视图。
图16是在图13A和图13B的流程图中示出的处理完成时进行对角跳接的管芯堆的俯视图。
图17是作为图14至16的对角跳接的可替选实施方式的进行水平跳接的管芯堆的俯视图。
图18是用于进行多跳竖直跳接以将隔离的多组低电压状态的引脚被线接合在一起的流程图。
图19是在图18的流程图中示出的处理完成时进行多跳竖直跳接的管芯堆的俯视图。
图20是使用单个接地引脚和单个电源引脚来线接合至基底的管芯堆的俯视图。
图21是按照本技术的实施方式排序和线接合的十六个管芯的堆的示意性布局。
图22是按照图21的实施方式排序和线接合的十六个管芯的堆的俯视图。
图23是根据本技术的实施方式制造的半导体封装件的边视图。
具体实施方式
现在将参考图6至图23描述实施方式，图6至图23涉及基于规则的方法，该方法用于优化线接合跳接以使用于线接合的线的量最少和/或使基底上的用于支持所有有线连接的电源垫和接地垫的量最少。一般而言，本技术教导一种方法，该方法使用最短的线接合跳接将低电压引脚彼此线接合以及将高电压引脚彼此线接合。这使接合所有引脚所需要的线的长度最小化。此外，由于堆中的所有线接合跳接的长度被最小化，所以也可以使线的直径最小。
本技术的方法还将堆中的管芯上的所有低电压地址引脚彼此电耦接，以及将管芯堆上的所有高电压地址引脚彼此电耦接。因此，可以通过基底上的单个接地接触和单个电源接触来给堆上的所有地址引脚供电。这减小了接地接触垫和电源接触垫所需要的基底上的空间。
在实施方式中，本系统优化了半导体封装件中的器件堆的管芯ID排序以及基底上的管芯的线接合。管芯例如可以是NAND快闪存储器管芯，但是，应理解，本技术可以用于优化其他多种类型的堆叠的半导体部件的排序和线接合，例如NOR型快闪存储器管芯以及DRAM（动态随机存取存储器）、SDRAM（同步动态随机存取存储器）和CMOS（互补金属氧化物半导体）器件。基底可以是任何已知类型的基底，例如印刷电路板（PCB）、引线框或磁带自动接合（TAB）基底。下面关于八个管芯的堆来说明实施方式。但是，应理解，本技术可以用于少于八个管芯的堆。本技术在设定用于超过八个管芯的半导体管芯堆的线接合布局方面也具有特别的优势。
可以理解，可以以许多不同的形式来实施本半导体器件，并且不应该认为本半导体器件局限于本文中阐述的实施方式。本文中使用的术语“左”和“右”、“顶部”和“底部”、“较高”和“较低”以及这些术语的衍生术语仅是出于方便和说明目的，而并不是意在对限制半导体器件的描述，其中，可以尽可能多地交换参考项目的位置。
图6是根据本技术的实施方式的用于优化线接合的方法的高级别流程图。在步骤100，确定堆中的管芯的顺序。如背景技术部分中说明的，该顺序通常是管芯的升数序，从底部处的管芯0开始到顶部处的管芯7。因此，引脚CADD2x、CADD1x和CADD0x从000至111依次编号。根据本技术的一方面，可以使用格雷码代替简单的升数序来对堆中的管芯进行排序。格雷码是二进制数的有序序列，其中，从一个数到下一个数，位仅在一个位上变化。因此，在3位格雷码中，元素0（000）可以紧跟着元素1（001）放置，这是因为仅元素的最低有效的位变化。但是，元素1（001）不能紧跟着元素2（010）放置，这是因为元素的最后两位都发生了变化。
通过格雷码而不是传统的按升数序来对管芯堆中的管芯进行排序，部分导致了优化的线接合图案。给出以上用于通过格雷码来对管芯ID进行排序的公开内容，技术人员可以理解大量可以设定管芯ID的格雷码排序的方法。在实施方式中，可以使用状态机和卡诺图映射以已知的方式来设定格雷码堆，使得管芯的格雷码堆具有反射特性和循环性质（筒式移位），反射特性使得能够容易添加更多的地址线和位，循环性质允许起始数字是任何数字，并且，保持循环特性。
图7的流程图示出了一种在八个管芯的堆中设定管芯0至7的顺序的方法。在实施方式中，从堆的顶部向下设定管芯的排序，并且在实施方式中，堆上的顶部管芯以管芯0开始。如下所示，在另外的实施方式中，排序可以从底部处开始，或者从底部与顶部之间的任何位置处开始，并且，在另外的实施方式中，堆不需要以管芯0开始。下面详细说明图7，但是，通常，按照图7操作的系统以给定的管芯ID号码（N）开始。然后，系统通过寻找高于（N+1）的1管芯，然后寻找低于（N-1）的1管芯、然后寻找高于（N+2）的2管芯、然后寻找低于（N-2）的2管芯等来堆叠下一个管芯，直到找到符合格雷码并且没有被使用的下一个管芯。系统持续地堆叠管芯，直到设定了堆中的所有管芯的顺序。
在步骤130中，系统以顶部管芯N开始，其中，N表示管芯的十进制身份。在管芯0处于堆的顶部处的实施方式中，初始地，N=0。步骤130也初始化任意计数器j至1。在步骤132中，系统检查是否有更多管芯要放置在堆中。首次通过回路时，有更多的管芯要放置在堆上。在八个管芯的堆中，系统八次通过回路，直到所有管芯在管芯堆中被分配了一个位置。一旦在步骤132中设定了所有八个管芯的位置，则在步骤134中，可以按照通过图7的步骤所设定的顺序将管芯堆叠在基底上。在那种情况下，本系统的用于在基底上对管芯进行排序的操作结束。
假设在步骤132中有更多管芯要放置在堆中，则接下来在步骤136中，系统检查是否存在与管芯N满足格雷码的剩余的管芯N+j。因此，在第一管芯是管芯0并且j=1处，N+j等于1，并且系统检查管芯1（001）的二进制表示是否与管芯0（000）的二进制表示满足格雷码。在这种情况下，满足，因此，在步骤138中，在将管芯N+j的位置设定为在下方并且与管芯N紧邻。在步骤140中将N递增至N+j，然后在步骤142中将j重新初始化为1。然后，系统重新返回至步骤136，以在堆中寻找下一个管芯。
在步骤136中，对于N和j的给定值，如果没有满足格雷码的剩余的管芯N+j，则系统跳到步骤144。例如，继续对管芯的上述排序，其中，N现在等于1，j被重置为1，系统检查管芯2（N+j）是否与管芯1满足格雷码。不满足，因此，系统跳到步骤144。在步骤144中，系统检查是否存在满足格雷码的剩余的管芯N-j。其中，N=1，j=1，N-j=0。已经设定了管芯0在堆上的位置，因此，没有这样的剩余的管芯。因此，系统跳到步骤154，使j递增1，并且返回至步骤132以检查要放置在堆上的更多的管芯。
继续以上示例，堆中有更多管芯，因此，系统移动至步骤136并且再次检查是否存在满足格雷码的剩余的管芯N+j。这次，虽然N仍然是1，但是j=2，因此，系统检查管芯3（N+j）是否与管芯N满足格雷码。管芯3（011）与管芯1（001）满足格雷码，因此，在步骤138中，将管芯3的位置设定成放置在管芯1的紧下方。在步骤140中，将N设定成芯片3，在步骤142中，将j重新初始化为1，并且系统返回至步骤132。
循环中的接下来的时间，在步骤132中仍然有更多管芯，因此，系统检查是否存在与管芯N满足格雷码的剩余的管芯N+j。管芯4（100）没有与管芯3（011）满足格雷码，因此，系统跳到步骤144，以检查是否存在满足格雷码的剩余的管芯N-j。管芯2（N-j）保持被放置在堆上，并且与管芯3满足格雷码，因此，在步骤148中，将管芯2的位置设定为在管芯3的紧下方。在步骤150中，将N设定成N-j，并且在步骤152中将j重新初始化为1。然后，系统返回至步骤132以检查堆上的更多的管芯。
系统继续以上步骤，直到已经设定了所有芯片在堆中的位置。对于八个芯片的堆，图7中示出的以上步骤将生成如表格2中示出的堆中的管芯的序列。
表格2
如所示出的，堆中的从顶部至底部的每个管芯具有用于三个地址引脚的二进制数，该二进制数相对于其上方和下方的管芯变化了单个位。给出以上公开内容，本领域技术人员可以理解用于提供管芯堆中的管芯的其他格雷码序列的对图7中描述的步骤130至154所做的变化。表格3和4示出了满足格雷码并且可以用于另外的实施方式中的堆中的管芯的其他序列。注意，表格3中的堆叠是循环的（筒式移位），其中，堆的顶部处的管芯0与堆中的底部管芯处的管芯1满足格雷码（对于表格2，情况正是如此）。表格4是不循环的示例，但是仍然可以用于另外的实施方式中。
表格3
表格4
本领域技术人员可以理解，更大或更小的管芯堆叠可以具有按照根据图7的流程图的格雷码或按照其他实施方式排序的管芯。
如上所示，在其他实施方式中，系统可以不以顶部处的管芯0开始，替代地，可以以堆中的任何管芯开始。图7的步骤可以描述用于对这样的管芯进行排序的实施方式。图5示出了管芯排序，其中，管芯3例如被选作堆中的最高的管芯。
表格5
给出以上公开内容，本领域技术人员可以理解，其他管芯可以位于堆的顶部处、并然后可以按照格雷码对管芯进行排序。
本技术的实施方式使用管芯的格雷码序列来提供如下说明的线接合效果。但是，如下所述，本技术的可替选实施方式可以使用传统的升数序代替格雷码来堆叠管芯，并且仍然产生了优于传统的线接合技术的线接合效果。
返回至图6的高级别，在将管芯堆中的管芯的顺序如上所述那样设定之后，在步骤102至110中应用根据本技术的另一方面的布线方法。具体地，这些布线步骤优化了对引脚的线接合，以确保使用最少量的线接合步骤和最少量的基底上的电源垫和接地垫来实现线接合。
参考图8，示出了由图7的流程图所确定的管芯序列，包括具有从顶部至底部排序的管芯的管芯堆：0-1-3-2-6-7-5-4。图9示出了包括按照图8的表格排序的管芯302的管芯堆300的俯视图。每个管芯302包括多个引脚304（在图9中对其中一个引脚进行编号）。根据本技术的多个方面，具有相同电压状态（本文中也称作逻辑状态）的引脚接合在一起。在图9中，所有连接至低电压状态（“v-”）的这些引脚304可以接合在一起，且所有连接至高电压状态（“v+”）的这些引脚304可以接合在一起。每个管芯302上的三个地址引脚上的电压状态用于唯一地识别堆中的每个管芯。
在图6的高级别流程图上的步骤102中，在管芯堆300（图9）上的具有相同电压状态的引脚304的布线中，第一步骤是从一个管芯到下一个管芯在处于相同电压状态的引脚304之间进行“单跳”竖直线接合。术语“单跳”指代如下事实：线接合仅在相邻管芯之间进行，与其中可以在非相邻管芯之间进行线接合的多跳相对。术语“竖直”指代如下事实：线接合在竖直对准的引脚之间进行，与下文中描述的对角的线接合相对。现在，将关于图10的流程图以及图11和图12的俯视图更加详细地描述接合竖直对准的引脚的步骤。如下面说明的，图11示出了通过竖直线接合处理设定大约一半的竖直线接合，图12示出了在竖直线接合处理中进行的完成的线接合。
在概念上，管芯堆300中的引脚304可以被认为是N×M阵列，其中，N表示堆中的管芯302的数量，M表示每个管芯上的地址引脚的数量。线接合处理可以以最高的管芯开始并且向下进行。在该上下文中，N不表示实际的管芯ID的十进制值（如图7中一样），而是从顶部管芯（在八个管芯堆中，N=7）向下至底部管芯（N=0）的连续编号。
可以对M进行初始化来以任意二进制引脚数字开始。在一种实施方式中，图10至图12的竖直线接合可以以最高有效位地址引脚开始。在三位地址堆中，这可以为CADD2x（M=引脚20）。在步骤160和162中（图10），处理以将M初始化为开始引脚数字并且将N初始化为堆中的管芯的数量开始。由于对N和M两者计数，因此他们可以被设定成任意值，右上方引脚（根据图10的立体）被分配了起始（N,M）值。如下文中说明的，在另外的实施方式中，系统不需要在右上方引脚处开始。
在步骤168中，系统检查引脚（N,M）是否具有其可连接至的处于相同状态的引脚（N-1，M）。在概念上，系统从在管芯N的紧下方的第二管芯N-1上的具有相同状态的对准的引脚中寻找为“单跳”的第一管芯N上的引脚。
如果步骤168确定引脚（N,M）具有其可连接至的处于相同状态的引脚（N-1，M），则在步骤170中设定该连接。在一个实施方式中，首先确定所有的单跳竖直连接，然后在最后步骤184中实际地进行线接合。在另外的实施方式中，可以在设定时进行这些线接合。如果步骤168确定引脚（N,M）不具有其可连接至的处于相同状态的引脚（N-1，M），则跳过步骤170，并且系统检查是否N=0，这表明系统正在检查底部管芯。假设不是正在检查底部管芯，则N减小1以检查堆中的下一个较低管芯，并且系统返回至步骤162，以查看在能够使用单跳竖直地线接合在一起的具有相同电压状态的引脚的行中是否存在任何其他相邻管芯。
如果在步骤172中N等于0，则于是系统检查是否有更多待检查的地址行。如果有更多的地址行待检查，则在步骤182中将M递增，在步骤162中将N再次重新初始化为其起始值，并且如上所述，在步骤168至172中，系统检查在新的行中的线接合。对于按照本技术线接合的所有行，如果所有行被检查使得M位于最后一行（最大引脚数字），则系统可以在步骤184中进行所有的线接合。在其中引脚是有线的并且如上所述那样设定的可替选实施方式中，则可以省略步骤184。
图11的俯视图示出了部分完成的以上处理。系统以顶部管芯0中的引脚20开始。系统识别出顶部四个管芯（0-1-3-2）上的引脚都处于低电压状态，因此，设定要连接的引脚。系统确定，行20中的在管芯2与管芯6之间的引脚不处于相同状态，因此不进行连接，然后确定底部四个管芯（6-7-5-4）上的引脚都处于高电压状态，因此，设定要连接的引脚。在图中，实线310表示高电压状态引脚之间的连接，虚线312表示低电压状态引脚之间的连接。图12示出了完成所有步骤160-184之后的管芯堆300，其中，进行了所有可能的竖直单跳连接。
在实施方式中，可以使用低光滑度的细直径的线接合进行竖直、单跳连接。在另外的实施方式中，通过使用类似于数字喷墨印刷机的线接合装置，能够数字地印刷竖直单跳电连接。例如，题为“ThreeDimensionalInterconnectSystem（三维互联系统）”的美国专利No.6,501,663中公开了用于印刷竖直单跳电连接的这样的线接合系统的另外的细节，其全部内容通过引用合并到本文中。
给出以上公开内容，本领域技术人员可以理解在不背离本技术的情况下可以进行的变化。例如，代替以顶部管芯开始，按照本技术的单跳竖直接合可以可替选地以底部管芯开始来实现并且以相同方式工作。类似地，代替以开始引脚/行数字开始，本技术可以以结束引脚/行数字开始并且逆向进行。进一步设想，处理可以在顶部管芯与底部管芯之间中的某处被初始化，和/或在开始和结束引脚/行之间被初始化，并且按照本技术完成。
返回至图6的高级别流程图，一旦进行了所有竖直、单跳电连接，则在步骤106中，系统接下来进行不同行中的处于相同电压状态的引脚之间的对角电连接。现在，将关于图13A和图13B的流程图以及图14至图17的俯视图更加详细地描述用于进行对角连接的步骤。如下面说明的，图14至图16示出了系统按照图13A、13B的流程图工作时所设定的对角接合。图17示出了已经完成步骤190-248的所有步骤之后的管芯堆300，其中，进行了所有可能的对角跳连接。
图13A和图13B的流程图可以使用被描述用于图10的上述N×M阵列，其中，N是堆中的管芯的数量，M是根据本技术的将被施加线接合的引脚/行的起始数字。在步骤190和步骤192中，处理以将M初始化为开始引脚数字并且将N初始化为堆中的管芯的数量开始。如上所述，N和M两者都被计数，并且它们可以被设定成任意值，右上引脚（根据图14的立体图）被分配了开始（N,M）值。如下文中说明的，在另外的实施方式中，系统不需要在右上引脚处开始。
在步骤194中，系统检查引脚（N,M）是否具有从相邻行M+1到较早的对角连接的电连接。如果具有该连接，则从引脚（N,M）的另外的电连接将是冗余的，并且系统跳到以下说明的步骤204。
在步骤198中，系统检查是否存在引脚（N,M）可线接合至的具有相同电压状态的引脚（N-1，M+1）。在概念上，系统寻找在对角方向上高一个管芯和低一个管芯的相同电压状态引脚。
但是，如果步骤194示出了将不是冗余的连接，并且步骤198示出了存在至低一个管芯和高一个管芯的相同引脚的对角连接，则在步骤202中设定该线接合。在实施方式中，随着处理前进，可以超驰并改变对角接合，因此，在实施方式中，不进行实际的线接合，直到设定了所有的对角的线接合为止。但是，在另外的实施方式中，可以省略对线接合的超驰，并且除了仅识别线接合，可以在步骤202中进行线接合。
在步骤204中，系统检查是否正在检查底部管芯。如果不，则N减小1以检查管芯堆中的下一个较低管芯，并且系统再次执行步骤194至202。另一方面，在LSB地址行是将按照本技术的被线接合的最后一行的实施方式中，如果系统确定了底部管芯正在被检查，则系统接下来检查下一行是否是最低有效位（LSB）地址行，CADD0x。具体地，在实施方式中，最后一行上方的行希望接合至较低行（即，给定的行数字希望接合至下一个较高的行数字）。
但是，如果系统在待检查的最低行处，则系统希望接合至下一个较高行（较低的行数字）。下面关于图13B中的步骤220至244说明在最低行处使用的步骤。另一方面，如果步骤210确定了下一行不是待检查的最后一行，则在步骤214中将M递增至下一行，将N再次初始化为堆中的管芯的数量，并且重复步骤194至210。
现在关于图14-15中示出的管芯堆300的俯视图说明以上步骤190至214。图14示出了将在第一行M中进行的电连接。系统以管芯0上的引脚20开始。第一引脚在行中没有较早的对角连接，并且其在（N-1，M+1）处具有相同的引脚。因此在步骤202中设定该连接。无其他引脚满足这个标准，直到堆6上的引脚20为止。设定该引脚至引脚21、管芯7的连接。第二行中没有满足步骤194和198的标准的其他引脚，因此在步骤204（底部管芯）处，系统检查在最后一行之前是否存在更多行（步骤210）。存在（行21），因此，系统将M增大至下一行，将N重新初始化为顶部管芯，并返回至步骤192。
图15示出了将从行21进行的电连接。在地址引脚CADD1x（引脚21）与CADD0x（引脚23）之间存在Vmon的实施方式中，所进行的电连接至行23、跳过行22，Vmon（未示出）。在行21中，只有管芯6和管芯5处的引脚满足步骤194和198的标准。引脚21、堆6被设定用于至引脚23、堆7的连接，且引脚21、堆5被设定用于至引脚23、堆4的连接。如下面说明的，系统接下来希望进行从底部行的对角连接。
再次参考图13A和图13B的流程图，在步骤210中，如果系统确定了下一行是将要按照本技术布线的底部行（在本示例中为行23），则于是系统执行图13B的步骤220。在该步骤中，M被递增至最后一行，在步骤224中，N再次被初始化为堆300中的管芯302的数量。在步骤228中，系统查找至上方行的较早的对角连接，其将使得从当前的管芯N的连接是冗余的。这与上面的步骤194中相同，但是其在底部行中，系统希望下一个较高行（下一个较低M-1）而不是希望下一个较低行。可以理解，在地址引脚CADD0x引脚23与CADD1x引脚21之间存在Vmon引脚22的情况下，步骤228可以跳过Vmon引脚并且寻找至引脚21的在前的连接。
在步骤230中，系统检查是否存在引脚（N,M）可线接合至的具有相同电压状态的引脚（N-1，M-1）。该步骤类似于上面的步骤198，但是由于在底部行中，系统希望下一个较高行（下一个较低的M）而不是下一个较低行。再次地，在地址引脚CADD0x引脚23与CADD1x引脚21之间存在Vmon引脚22的情况下，步骤230可以跳过Vmon引脚并且寻找至引脚21的相同连接。
如果没有至相同引脚（N-1，M-1）的连接，则系统跳到下面描述的步骤240。否则，如果引脚（N,M）满足步骤228和230的标准，则在步骤238中设定从引脚（N,M）的对角接合。在步骤240中，系统查找堆中的另外的管芯。如果存在这样的管芯，则系统降低N至堆中的下一个管芯，并且系统针对堆中的下一个管芯重复步骤228至240。另一方面，如果系统已前进至最后一行中的底部管芯，则系统完成设定线接合。可以在步骤248中进行这些接合（假设它们没有按照设定的那样进行），并且对角的线接合处理结束。
图16中示出了用于线接合最后一行的步骤220至248。一旦检查了最后一行23中的顶部管芯0，则引脚不耦接至进行对角连接的较早的引脚，并且其在管芯1、行21处具有待连接至的处于相同状态的引脚（N-1，M-1）。在步骤238中设定该连接。针对管芯1处的引脚23重复这些步骤，导致从该引脚至引脚21、管芯3的最后的对角连接。行中不存在满足步骤228和230的标准的其他引脚23，因此，在步骤248中进行所有连接，并且结束线接合处理。
给出以上公开内容，本领域技术人员可以理解在不背离本技术的情况下可以进行的变化。例如，代替以顶部管芯开始，按照本技术的对角接合可以可替选地以从底部管芯开始被实现并且以相同的方式进行。类似地，代替以开始引脚/行数字开始，本技术可以以结束行数字开始并且逆向进行。进一步设想，处理可以在顶部管芯与底部管芯之间中的某处被初始化，和/或在开始行和结束行之间被初始化，并且按照本技术完成。
此外，代替关于图14-16的视图向下及向左接合，可以向下及向右、向上及向左（第一行之后）或向上及向右（第一行之后）进行对角接合。给出以上公开内容，可以理解另外的可替选方案。
在另外的实施方式中，可以使用数字印刷技术来代替至少部分对角的线接合。具体地，如上面讨论的，可以使用电连接的数字印刷来建立单跳竖直连接。在另外的实施方式中，可以使用电连接的数字印刷来在同一管芯上的具有相同状态的引脚之间进行水平连接。图17中示出了根据该实施方式进行布线的八个管芯的封装件的示例。在该实施方式中，所有的对角的线接合被同一管芯上的距离为一个跳的相同状态引脚之间的水平电连接所替换。可以通过数字印刷进行这些水平单跳连接。在另外的实施方式中，可以使用线接合进行相同状态引脚之间的水平单跳连接。给出以上公开内容，技术人员可以理解可以如何更改图6和图13A的流程图以根据该替换的实施方式执行水平单步电连接。
返回至图6的高级别流程图，接合处理中的下一个步骤110包括使用多跳竖直连接将隔离的任何多组相同逻辑状态连接至底部管芯。“隔离的组”是没有至底部管芯上的引脚的电连接的、具有相同电压状态的一组电连接的引脚。使用格雷标度对管芯排序并且将顶部管芯设定为管芯0的一个特征是：高电压状态连接将全部被连接并且具有至底部管芯的连接。但是，低电压状态连接中的一些可以是隔离的。使用格雷标度对管芯排序并且将顶部管芯设定为管芯0的又一个特征是：可以从LSB地址引脚即CADD0x进行将所有隔离的组连接至底部管芯的所有最短连接，并且跳将是三个管芯的竖直跳。因此，在实施方式中，如关于图18的流程图和图19的俯视图更加详细地描述的，沿着LSB地址引脚竖直地进行所有多跳竖直连接。
在图18的流程图中，隔离的低逻辑状态引脚的多跳竖直接合以在步骤250中将M初始化为LSB地址引脚并且将N初始化为底部管芯（N=0）开始。然后，在步骤260中，系统查找未连接至底部管芯（或连接至底部管芯的管芯）的距离为三个管芯（N+3）的管芯。如果没有发现这样的管芯，则将N递增1至堆中的下一个较高管芯（步骤262），并且在步骤266中检查系统是否处于顶部管芯处。如果不，则系统返回至步骤260以查看堆中的下一个较高管芯。
另一方面，如果发现管芯N+3未连接至管芯N，则在步骤264中，在管芯N与N+3的LSB引脚之间设定接合。再次地，进行N+3的检查，因为使用其中管芯0在堆的顶部处的格雷码知道可能存在的隔离的多个组将被3管芯所分离。在步骤268中，将N递增三至刚好连接（直接或间接）至底部管芯的管芯。并且，如上所述，系统执行步骤266以检查系统是否处于顶部管芯处。一旦N已递增至顶部管芯，则将进行所有竖直线接合并且没有引脚组会保持隔离。在步骤270中，系统进行在步骤264中设定的竖直线接合，并且管芯堆中的管芯302之间的线接合结束。
图19示出了按照图18的流程图进行的竖直接合的俯视图。系统从底部管芯沿着引脚23向上移动直到其到达管芯6。管芯6和管芯2与底部管芯4相隔离。在步骤264中，系统设定从管芯6到管芯4的多跳竖直接合。在实践中，使用上面阐述的布置，八个管芯的堆中的跳接将不超过三个管芯的竖直跳接。系统持续递增N，直到也是隔离的低电压组的一部分的顶部管芯。然后，在步骤264中，系统将管芯0连接至管芯2（如上面讨论的，其被较早地设定用于连接至底部管芯）。在该点处，设定所有竖直连接，并且在步骤270中进行连接。
本领域技术人员可以理解在隔离的多组引脚之间进行至底部管芯的电连接的可替选方法。在上述实施方式中，在这些步骤中的每个步骤完成期间或之后进行步骤102（图6，单跳竖直连接）、步骤106（对角连接）以及步骤110（多跳竖直连接）的线接合。在另外的实施方式中，可以如上所述那样设定这些步骤中的每个步骤中的连接，但是在步骤110的完成时可以进行在这些步骤中进行的所有物理接合。
本技术的特征是，可以使用使线接合的长度最小的线接合连接将所有管芯302线接合在一起。如背景技术部分所示，较长的线也需要做得更粗，以保持刚性并且在它的两个端点之间保持就位。此外，使所使用的线的长度最小化以及不具有比三个管芯长的跳接允许线设有小的线直径。
最后的接合步骤114（图6）包括将堆300线接合至基底320。本技术的另一特征是允许在基底上使用最少的接触将有线堆300电耦接至基底320。具体地，如图20所示，至堆300中的地址引脚的所有低电压状态连接电耦接在一起，且至堆300中的所有高电压状态连接电耦接在一起。如此，可以从基底上的单个电源接触垫326到堆300进行至所有地址引脚（以及耦接至其的任何其他引脚）的高电压连接。类似地，可以从基底上的单个接地接触垫328到堆300进行至所有地址引脚（以及耦接至其的任何其他引脚）的低电压连接。这提供了对现有技术所进行的连接的改进，现有技术需要多个接地引脚和电源引脚来服务于具有四个管芯或更多管芯的堆。
如上所示，本技术可以用来线接合不同尺寸的管芯堆300。图21和22示出了包括十六个管芯的堆300的实施方式。可以以上述流程图中阐述的用于形成八个管芯的堆的方式形成十六个管芯的堆。具体地，使用格雷码设定管芯的顺序，然后通过以下方式对管芯进行线接合：1）将堆中的相邻管芯上的多个引脚中的所有具有相同电压状态的对准的引脚彼此电连接，2）将堆中的相邻管芯上的多个引脚中的所有具有相同电压状态的对角引脚彼此电连接，该对角是指与下一个相邻地址引脚成对角，以及3）将隔离的任一组电连接的引脚电连接至堆中的与基底相邻的底部管芯。单个组的高电压状态引脚可以安装至基底上的单个电源引脚。并且单个组的低电压状态引脚可以安装至基底上的单个接地引脚。
目前，包括具有多于上面讨论的数量的管芯的管芯堆的封装件是不可行的。但是，给出以上公开内容，本领域技术人员可以理解如何按照格雷码在基底上依次提供这样的管芯堆，以及然后如何按照以上公开内容对堆中的管芯进行线接合。这样的另外的封装件例如可以包括多达32个或更多个半导体管芯。关于管芯堆中的少量的管芯，本技术可以用于对具有一个管芯至四个管芯的半导体封装件进行接线，但是这些封装件的线接合通常不呈现例如由本技术所解决的问题。一旦封装件中有五个或更多个管芯，则需要三个地址线来对堆中的每个管芯进行寻址，并且本技术可以在基底上使用最少数量的接触垫来有效地线接合这些封装件。虽然具有八个管芯的配置比具有五个管芯的配置更常见，但五个管芯封装件是已知的。
再次参考八个管芯的堆，在最后的制造步骤116中（图6），如图23所示，可以对有线堆300和基底320进行包封以形成完成的封装件350。可以在树脂模制化合物340中包封管芯302和基底320以及所有线接合来形成完成的半导体封装件350。也可以在步骤116中测试并检查完成的封装件350。
在一种实施方式中，本技术提供了一种对在基底上包括半导体管芯的堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向管芯传递信号以及从管芯传递信号的多个引脚。方法包括如下步骤：（a）基于按照格雷码对堆中的管芯上的多个引脚中的地址引脚进行排序来设定管芯在基底上的顺序；以及（b）按照在所述步骤（a）中设定的顺序将管芯固定至基底。
在另外的实施方式中，本技术提供了一种对在基底上包括五个或更多个半导体管芯的堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向管芯传递信号以及从自管芯传递的信号的多个引脚，对线接合的优化使服务于多个引脚中的地址引脚所需要的基底上的电源垫和接地垫最少。在该实施方式中，方法包括以下步骤：（a）将所有指定用于低电压状态的地址引脚彼此电连接；（b）将所有指定用于高电压状态的地址引脚彼此电连接；（c）将所有用于低电压状态的地址引脚连接至基底上的单个接地接触垫；以及（d）将所有用于高电压状态的地址引脚连接至基底上的单个电源接触垫。
在另外的实施方式中，本技术提供了一种对在基底上包括半导体管芯堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向管芯传递信号以及从管芯传递的信号的多个引脚。在该实施方式中，方法包括如下步骤：（a）将堆中的相邻管芯上的多个引脚中的所有具有相同电压状态的对准的引脚彼此电连接；（b）将堆中的相邻管芯上的多个引脚中的具有相同电压状态的对角引脚彼此电连接，该对角是指与相邻管芯上的下一个相邻地址引脚成对角；以及（c）将隔离的任一组电连接引脚电连接至堆中的与基底相邻的底部管芯。
在另外的实施方式中，本技术提供了一种对在基底上包括半导体管芯堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向管芯传递信号以及从管芯传递的信号的多个引脚。该实施方式的方法包括如下步骤：（a）基于通过格雷码对堆中的管芯上的多个引脚中的地址引脚进行排序来设定管芯在基底上的顺序；（b）按照在所述步骤（a）中设定的顺序将管芯固定至基底；（c）将堆中的相邻管芯上的多个引脚中的所有具有相同电压状态的对准的引脚彼此电连接；（d）将堆中的相邻管芯上的多个引脚中的具有相同电压状态的对角引脚彼此电连接，该对角是指与相邻管芯上的下一个相邻地址引脚成对角；以及（e）将隔离的任一组电连接的低电压状态引脚电连接至堆中的与基底相邻的底部管芯，所述步骤（c）至（e）导致所有低电压状态引脚在单个组中电耦接在一起。
出于示出和描述目的，已经呈现了在前的详细描述。不是意在穷举或将本发明限制为所公开的精确形式。鉴于上面的教导，许多更改和变化是可能的。选择所描述的实施方式，以最好地说明权利要求的方法的原则和其实际应用，从而使得本领域其他技术人员最好地利用多种实施方式中要求保护的方法并且考虑适用于具体应用的各种更改。本方法的范围意在由所附权利要求限定。

Claims (14)

1.一种对在基底上包括半导体管芯堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向所述管芯传递信号以及从所述管芯传递信号的多个引脚，所述方法包括以下步骤：
(a)基于通过格雷码对所述堆中的所述管芯上的所述多个引脚中的地址引脚进行排序来设定所述管芯在所述基底上的顺序；以及
(b)按照在所述步骤(a)中设定的所述顺序将所述管芯固定至所述基底。
2.根据权利要求1所述的方法，所述步骤(a)和(b)包括以下步骤：设定三个或更多个半导体管芯的顺序，以及将所述半导体管芯固定至所述基底。
3.根据权利要求1或2所述的方法，设定所述管芯在所述基底上的顺序的所述步骤(a)包括以下步骤：将具有标识0的管芯设定为所述堆中的顶部管芯。
4.根据权利要求1所述的方法，进一步包括以下步骤：
(c)在所述堆中将所述管芯彼此线接合；以及
(d)将所述堆线接合至所述基底。
5.根据权利要求4所述的方法，在所述堆中将所述管芯彼此线接合的所述步骤(c)包括以下步骤：
(c)(1)将所有被分配了低电压状态的地址引脚彼此电连接；以及
(c)(2)将所有被分配了高电压状态的地址引脚彼此电连接。
6.根据权利要求4所述的方法，将所述堆线接合至所述基底的所述步骤(d)包括以下步骤：
(d)(1)将所有被分配了低电压状态的地址引脚连接至所述基底上的单个接地接触垫；以及
(d)(2)将所有被分配了高电压状态的地址引脚连接至所述基底上的单个电源接触垫。
7.根据权利要求4所述的方法，在所述堆中将所述管芯彼此线接合的所述步骤(c)包括以下步骤：
(c)(1)将所述堆中的相邻管芯上的所述多个引脚中的所有具有相同电压状态的对准的引脚彼此电连接；
(c)(2)将所述堆中的相邻管芯上的所述多个引脚中的具有相同电压状态的对角引脚彼此电连接，所述对角是指与相邻管芯上的下一个相邻地址引脚成对角；以及
(c)(3)将隔离的任一组电连接的引脚电连接至所述堆中的与所述基底相邻的底部管芯。
8.根据权利要求4所述的方法，在所述堆中将所述管芯彼此线接合的所述步骤(c)包括以下步骤：
(c)(1)将所述堆中的相邻管芯上的所述多个引脚中的所有具有相同电压状态的竖直对准的引脚彼此电连接；
(c)(2)将所述堆中的给定管芯上的所述多个引脚中的具有相同电压状态的水平引脚彼此电连接，所述水平是指与所述给定管芯上的下一个相邻地址引脚成水平；以及
(c)(3)将隔离的任一组电连接的引脚电连接至所述堆中的与所述基底相邻的底部管芯。
9.根据权利要求7所述的方法，将隔离的任一组电连接的引脚电连接至底部管芯的所述步骤(c)(3)包括以下步骤：在对准的引脚之间进行竖直跳接。
10.一种对在基底上包括具有五个至三十二个半导体管芯的堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向所述管芯传递信号以及从所述管芯传递信号的多个引脚，对线接合的优化使服务于所述多个引脚中的地址引脚所需要的所述基底上的电源垫和接地垫最少，所述方法包括以下步骤：
(a)将所有指定用于低电压状态的地址引脚彼此电连接；
(b)将所有指定用于高电压状态的地址引脚彼此电连接；
(c)将所有用于低电压状态的地址引脚连接至所述基底上的单个接地接触垫；以及
(d)将所有用于高电压状态的地址引脚连接至所述基底上的单个电源接触垫，
所述方法进一步包括以下步骤：按照通过使用所述堆中的所述管芯上的所述地址引脚的格雷码所确定的顺序，将所述管芯彼此固定在所述基底上。
11.根据权利要求10所述的方法，其中，将所有用于低电压状态的地址引脚连接至所述基底上的单个接地接触垫的所述步骤(c)包括以下步骤：在所述接地接触垫与固定至所述基底的底部管芯上的低电压状态引脚之间进行单跳连接。
12.根据权利要求10所述的方法，其中，将所有用于高电压状态的地址引脚连接至所述基底上的单个电源接触垫的所述步骤(d)包括以下步骤：在所述电源接触垫与固定至所述基底的底部管芯上的高电压状态引脚之间进行单跳连接。
13.根据权利要求10所述的方法，所述将所述管芯固定在所述基底上的步骤包括以下步骤：将具有管芯0的管芯固定在所述堆的距所述基底最远的顶部处。
14.根据权利要求10所述的方法，所述步骤(a)包括以下步骤：
(c)(1)将所述堆中的相邻管芯上的所述多个引脚中的所有对准的高电压状态引脚彼此电连接；
(c)(2)将所述堆中的相邻管芯上的所述多个引脚中的对角的高电压状态引脚彼此电连接，所述对角是指与相邻管芯上的下一个相邻地址引脚成对角；以及
(c)(3)经由竖直线接合连接，将隔离的任一组电连接的高电压状态引脚电连接至所述堆中的与所述基底相邻的底部管芯。
CN201180013464.0A 2010-02-08 2011-02-07 多管芯封装件内的基于规则的半导体管芯堆叠和接合 Active CN102971793B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/702,065 US8158457B2 (en) 2010-02-08 2010-02-08 Rule-based semiconductor die stacking and bonding within a multi-die package
US12/702,065 2010-02-08
PCT/US2011/023884 WO2011097559A1 (en) 2010-02-08 2011-02-07 Rule-based semiconductor die stacking and bonding within a multi-die package

Publications (2)

Publication Number Publication Date
CN102971793A CN102971793A (zh) 2013-03-13
CN102971793B true CN102971793B (zh) 2015-11-25

Family

ID=43719105

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180013464.0A Active CN102971793B (zh) 2010-02-08 2011-02-07 多管芯封装件内的基于规则的半导体管芯堆叠和接合

Country Status (7)

Country Link
US (2) US8158457B2 (zh)
EP (1) EP2534657B1 (zh)
JP (1) JP5813014B2 (zh)
KR (1) KR101773218B1 (zh)
CN (1) CN102971793B (zh)
TW (1) TWI553653B (zh)
WO (1) WO2011097559A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8158457B2 (en) * 2010-02-08 2012-04-17 Sandisk Technologies Inc. Rule-based semiconductor die stacking and bonding within a multi-die package
US8778734B2 (en) * 2012-03-28 2014-07-15 Advanced Micro Devices, Inc. Tree based adaptive die enumeration
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
KR20160075742A (ko) 2013-11-27 2016-06-29 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 단일 전력 공급 커넥터를 갖는 유체 토출 장치
US9245825B2 (en) 2014-01-23 2016-01-26 Sandisk Technologies Inc. I/O pin capacitance reduction using TSVS
US9245590B2 (en) 2014-02-28 2016-01-26 Winbond Electronics Corporation Stacked die flash memory device with serial peripheral interface
US9214211B2 (en) 2014-05-15 2015-12-15 Winbond Electronics Corporation Methods of and apparatus for determining unique die identifiers for multiple memory die within a common package
TWI553834B (zh) * 2014-07-10 2016-10-11 華邦電子股份有限公司 快閃記憶體裝置以及執行同步操作之方法
US9305901B2 (en) 2014-07-17 2016-04-05 Seagate Technology Llc Non-circular die package interconnect
TWI557949B (zh) * 2014-10-01 2016-11-11 華邦電子股份有限公司 用於共同封裝的多記憶體晶粒決定唯一晶粒識別碼的方法與裝置
US9356001B2 (en) 2014-10-02 2016-05-31 HGST Netherlands B.V. Semiconductor device with at least one voltage-guided conductive filament
KR102657544B1 (ko) * 2016-09-05 2024-04-16 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US10381327B2 (en) 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
US10685934B2 (en) * 2017-07-10 2020-06-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN110289036B (zh) * 2018-03-19 2021-05-18 深圳大心电子科技有限公司 读取电压最佳化方法以及存储控制器
CN111554672B (zh) * 2020-05-14 2022-09-27 甬矽电子(宁波)股份有限公司 一种芯片叠装结构和芯片叠装方法
KR20220086164A (ko) 2020-12-16 2022-06-23 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
JP2022112923A (ja) 2021-01-22 2022-08-03 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0353538A (ja) 1989-07-20 1991-03-07 Nec Corp ワイヤボンディング装置
US5998864A (en) 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
US6008532A (en) 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6501663B1 (en) 2000-02-28 2002-12-31 Hewlett Packard Company Three-dimensional interconnect system
US6359340B1 (en) 2000-07-28 2002-03-19 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
KR100442697B1 (ko) 2002-03-11 2004-08-02 삼성전자주식회사 자동 와이어 본딩 공정을 위한 통합 관리 시스템
KR100459730B1 (ko) * 2002-12-02 2004-12-03 삼성전자주식회사 핀의 기생 부하를 최소화시키는 멀티 칩 패키지
US8324725B2 (en) 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
JP4687060B2 (ja) * 2004-10-07 2011-05-25 富士ゼロックス株式会社 認証情報生成装置及び認証装置
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
JP2007019415A (ja) 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
JP4913640B2 (ja) * 2007-03-19 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US7638869B2 (en) * 2007-03-28 2009-12-29 Qimonda Ag Semiconductor device
US8158457B2 (en) * 2010-02-08 2012-04-17 Sandisk Technologies Inc. Rule-based semiconductor die stacking and bonding within a multi-die package

Also Published As

Publication number Publication date
US8158457B2 (en) 2012-04-17
TWI553653B (zh) 2016-10-11
US20120196403A1 (en) 2012-08-02
EP2534657A1 (en) 2012-12-19
JP2013519237A (ja) 2013-05-23
KR101773218B1 (ko) 2017-08-31
EP2534657B1 (en) 2013-11-13
KR20120132632A (ko) 2012-12-06
US8399298B2 (en) 2013-03-19
CN102971793A (zh) 2013-03-13
TW201142866A (en) 2011-12-01
WO2011097559A1 (en) 2011-08-11
US20110195529A1 (en) 2011-08-11
JP5813014B2 (ja) 2015-11-17

Similar Documents

Publication Publication Date Title
CN102971793B (zh) 多管芯封装件内的基于规则的半导体管芯堆叠和接合
US8853863B2 (en) Semiconductor device with die stack arrangement including staggered die and efficient wire bonding
US8723333B2 (en) Semiconductor package including multiple chips and separate groups of leads
US7564127B2 (en) Memory module that is capable of controlling input/output in accordance with type of memory chip
US7791175B2 (en) Method for stacking serially-connected integrated circuits and multi-chip device made from same
CN101504939B (zh) 半导体器件
US20110037158A1 (en) Ball-grid-array package, electronic system and method of manufacture
CN103474421A (zh) 高产量半导体装置
KR100881198B1 (ko) 반도체 패키지 및 이를 실장한 반도체 패키지 모듈
US8848472B2 (en) Fabrication and testing method for nonvolatile memory devices
CN113851430A (zh) 半导体封装件
CN102347317B (zh) 半导体装置
CN103928416B (zh) 具有无源器件的半导体封装件及其堆叠方法
KR20220086164A (ko) 적층 반도체 칩을 포함하는 반도체 패키지
KR20220086187A (ko) 적층 반도체 칩을 포함하는 반도체 패키지

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Patentee before: Sandisk Technologies, Inc