JP2022112923A - 半導体装置およびその製造方法 - Google Patents

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semiconductor
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靖夫 大塚
Yasuo Otsuka
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Kioxia Corp
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Abstract

Figure 2022112923000001
【課題】出力信号の遅延やその減衰を抑制し、信頼性の高い半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、第１面と該第１面に対して反対側の第２面とを有し、第１面上に複数の第１電極パッドを有する第１配線基板と、第１面と対向する第３面と該第３面に対して反対側の第４面を有し、第３面上に複数の第２電極パッドを有する第２配線基板とを備える。複数の第１半導体チップは、第１面と第３面との間において積層されている。第１柱状電極は、第１面および第３面に略垂直な第１方向に対して傾斜方向へ延伸し、複数の第１電極パッドと複数の第２電極パッドとの間を接続する。第１樹脂層は、第１面と第３面との間において複数の第１半導体チップおよび第１柱状電極を被覆する。
【選択図】図１

Description

本実施形態は、半導体装置およびその製造方法に関する。
複数の半導体チップを樹脂封止して形成された半導体パッケージが開発されている。このような半導体パッケージにおいて、多数の半導体チップが積層された場合、最上段の半導体チップから最下段の配線基板の外部接続端子までの導体経路は、長くなる場合がある。導体経路が長いと、出力信号の遅延や減衰が問題となり、半導体装置の信頼性を低下させるおそれがある。
特開２００４－１７２１５７号公報
出力信号の遅延やその減衰を抑制し、信頼性の高い半導体装置を提供する。
本実施形態による半導体装置は、第１面と該第１面に対して反対側の第２面とを有し、第１面上に複数の第１電極パッドを有する第１配線基板と、第１面と対向する第３面と該第３面に対して反対側の第４面を有し、第３面上に複数の第２電極パッドを有する第２配線基板とを備える。複数の第１半導体チップは、第１面と第３面との間において積層されている。第１柱状電極は、第１面および第３面に略垂直な第１方向に対して傾斜方向へ延伸し、複数の第１電極パッドと複数の第２電極パッドとの間を接続する。第１樹脂層は、第１面と第３面との間において複数の第１半導体チップおよび第１柱状電極を被覆する。
第１実施形態による半導体装置の構成の一例を示す模式断面図。 配線基板における電極パッドの配置を示す透視平面図。 配線基板における電極パッドの配置を示す模式平面図。 第２実施形態による半導体装置の構成例を示す模式断面図。 第３実施形態による半導体装置の構成例を示す模式断面図。 第４実施形態による半導体装置の構成例を示す模式断面図。 配線基板における電極パッドの配置を示す透視平面図。 配線基板における電極パッドの配置を示す模式平面図。 第５実施形態による半導体装置の構成例を示す模式断面図。 第６実施形態による半導体装置の構成例を示す模式断面図。 第６実施形態による半導体装置の構成例を示す模式断面図。 第６実施形態によるパッケージの構成例を示す模式平面図。 第６実施形態によるパッケージの構成例を示す模式平面図。 第６実施形態による電極パッドの配置例および柱状電極の構成例を示す模式斜視図。 第１実施形態による半導体装置の製造方法の一例を示す模式断面図。 図１３に続く、半導体装置の製造方法の一例を示す模式断面図。 図１４に続く、半導体装置の製造方法の一例を示す模式断面図。 図１５に続く、半導体装置の製造方法の一例を示す模式断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体装置の上下方向は、半導体チップの積層方向を上または下とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す模式断面図である。半導体装置１は、配線基板１０と、配線基板１２と、半導体チップ１１と、柱状電極１９と、柱状電極２０と、樹脂層２２と、金属バンプ１３とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリ、ＬＳＩ（Large Scale Integration）等の半導体パッケージでよい。
配線基板１０は、第１面Ｆ１と、第１面Ｆ１に対して反対側の第２面Ｆ２とを有する。第１面Ｆ１上には、複数の電極パッド１８が設けられている。電極パッド１８は、配線基板１０のいずれかの配線層に電気的に接続されている。配線基板１０は、複数の配線層と複数の絶縁層とを積層した多層配線構造（図示せず）を有する。電極パッド１８および配線層には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁部材が用いられる。
配線基板１２は、第１面Ｆ１と対向する第３面Ｆ３と、第３面Ｆ３に対して反対側の第４面Ｆ４とを有する。第３面Ｆ３上には、複数の電極パッド１５ａ、１５ｂが設けられている。電極パッド１５ａ、１５ｂは、配線基板１２のいずれかの配線層に電気的に接続されている。配線基板１２は、複数の配線層と複数の絶縁層とを積層した多層配線構造（図示せず）を有する。電極パッド１５ａ、１５ｂおよび配線層には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁材料が用いられる。配線基板１０の第１面Ｆ１と配線基板１２の第３面Ｆ３とは、互いに対向しており、 積層された複数の半導体チップ１１をその間に挟んでいる。
複数の半導体チップ１１は、第１面Ｆ１と第３面Ｆ３との間において積層されている。本実施形態では、複数の半導体チップ１１は、配線基板１０の第１面Ｆ１上に積層されている。各半導体チップ１１の表面には、メモリセルアレイ、トランジスタ、キャパシタ等の半導体素子（図示せず）が設けられている。半導体チップ１１は、例えば、複数のメモリセルを３次元的に立体配置したＮＡＮＤ型フラッシュメモリのメモリチップでもよいし、あるいは、任意のＬＳＩを搭載した半導体チップでもよい。半導体チップ１１は、互いに同一構成を有する半導体チップでもよいが、互いに異なる構成を有する半導体チップであってもよい。
複数の半導体チップ１１は、積層されており、接着層（図示せず）によって接着されている。接着層としては、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ（p-phenylenebenzobisoxazole）系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。
複数の半導体チップ１１は、第３面Ｆ３に対向する表面に露出された電極パッド１６を有する。半導体チップ１１上に積層される他の半導体チップ１１は、下段の半導体チップ１１の電極パッド１６に重複しないように、下段の半導体チップ１１の電極パッド１６が設けられた辺に対して略垂直方向（Ｘ方向）にずらされて積層されている。尚、第１面Ｆ１および第３面Ｆ３に対して略垂直方向（半導体チップ１１の積層方向）がＺ方向であり、Ｚ方向に対して垂直面内において一方向がＸ方向であり、Ｚ方向およびＸ方向に対して直交する方向がＹ方向である。
電極パッド１６は、半導体チップ１１に設けられた半導体素子のいずれかに電気的に接続されている。電極パッド１６には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。
柱状電極１９は、半導体チップ１１の電極パッド１６と配線基板１２の電極パッド１５ａとの間に接続され、柱状電極２０は、第１面Ｆ１および第３面Ｆ３に略垂直なＺ方向に延伸している。Ｚ方向は、複数の半導体チップ１１の積層方向、あるいは、第１面Ｆ１と第３面Ｆ３との対向方向といてもよい。柱状電極１９の下端は、ワイヤボンディング法によって電極パッド１５ａに接続されている。柱状電極１９には、例えば、金ワイヤ等の導電性ボンディングワイヤが用いられる。
柱状電極２０の一端は、配線基板１０の電極パッド１８に接続され、その他端は、配線基板１２の電極パッド１５ｂに接続されている。即ち、柱状電極２０は、電極パッド１８と電極パッド１５ｂとの間を接続している。１つの柱状電極２０で接続される互いに対応する電極パッド１８、１５ｂは、第１方向としてのＺ方向から見たときに完全には重複しておらず、Ｘ方向またはＹ方向にずれて配置されている。電極パッド１８、１５ｂは、Ｚ方向から見たときに部分的に重複してもよい。従って、柱状電極２０は、第１面Ｆ１および第３面Ｆ３に略垂直なＺ方向に対して傾斜方向へ延伸している。また、柱状電極２０は、Ｘ方向に対しても傾斜している。柱状電極２０は、ワイヤボンディング法によって電極パッド１８に接続された後、上記傾斜方向へ引き出されて、所定の長さで切断される。柱状電極２０となるワイヤは、切断後、傾斜方向へ延伸した状態で自立している。柱状電極２０には、例えば、金ワイヤ等の導電性ボンディングワイヤが用いられる。
樹脂層２２は、第１面Ｆ１と第３面Ｆ３との間において、積層された複数の半導体チップ１１および柱状電極１９、２０を被覆（封止）している。樹脂層２２には、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。
金属バンプ１３は、配線基板１０の第２面Ｆ２上に設けられている。金属バンプ１３は、配線基板１０を介して複数の電極パッド１８に電気的に接続されている。金属バンプ１３は、他の配線基板または他の半導体パッケージと接続するために用いられる。金属バンプ１３には、例えば、はんだ等の導電性材料が用いられる。尚、金属バンプ１３は、配線基板１２の第４面Ｆ４上に設けられ、配線基板１２を介して電極パッド１５ａ、１５ｂに電気的に接続されていてもよい。
図２Ａは、配線基板１０における電極パッド１８の配置を示す透視平面図である。図２Ｂは、配線基板１２における電極パッド１５ｂの配置を示す模式平面図である。図２Ａは、配線基板１０の第２面Ｆ２側から透視した配線基板１０の配置を示しており、図２Ｂは、配線基板１２の第３面Ｆ３側からみた配線基板１２を示している。即ち、図２Ａおよび図２Ｂは、ともにＺ方向の上方（図１の矢印Ａ１０）からみた模式平面図を示している。また、図１は、図２Ａおよび図２Ｂの矢印Ａ１１の方向から見た模式断面図を示している。尚、図２Ａおよび図２Ｂでは、配線基板１０、１２における電極パッド１８、１５ａ、１５ｂの位置を示しており、金属バンプ１３等の他の構成要素については図示を省略している。本来、第２面Ｆ２側から見ると配線基板１０の電極パッド１８と半導体チップ１１Ａ、１１Ｂは見えないが、図２Ａでは模式的に透視図として描写している。半導体チップ１１Ａは、図１に示す配線基板１０に最も近く、最も左端に寄っている半導体チップである。半導体チップ１１Ｂは、図１の中間にあり、最も右端に寄っている半導体チップである。
配線基板１０、１２を図１のパッケージにした場合、図２Ａの辺１０ａと図２Ｂの辺１２ａとを対応させ、かつ、図２Ａの辺１０ｂと図２Ｂの辺１２ｂとを対応させる。これにより、図１に示す配置状態となる。Ｚ方向から見た平面視において、辺１０ａと辺１２ａはほぼ重複し、辺１０ｂと辺１２ｂもほぼ重複する。電極パッド１５ｂ、１８は、辺１０ａ、１２ａ側に偏在している。図１は、図２ＡのＡ－Ａ線に沿った断面に対応する。図１において辺１０ａ、１２ａは紙面において手前側に配置されている。半導体チップ１１は図１の断面図において本来は見えないが、図１では模式的に描写している。Ｚ方向から見た平面視において、柱状電極２０によって接続される電極パッド１８と電極パッド１５ｂは、辺１０ａ、１２ａに沿って略平行に互いにずれて配置されている。これにより、図１に示すように、柱状電極２０は、Ｚ方向から傾斜して配線される。
第１実施形態では、図２Ａに示すように、Ｘ方向を行とし、Ｙ方向を列とすると、電極パッド１８は、行方向に２行、列方向に１０列で配列されている。図２Ｂに示すように、電極パッド１５ｂも、行方向に２行、列方向に１０列で配列されている。これにより、電極パッド１８と電極パッド１５ｂは、１対１に対応しており、それぞれ対応した電極パッド１８と電極パッド１５ｂとが柱状電極２０によって接続される。
例えば、図２Ａおよび図２Ｂの（１）、（２）が行を示し、［１］～［１０］が列を示すものとする。このとき、（ｋ）行［ｊ］列（ｋ＝１、２、ｊ＝１～１０）の電極パッド１８は、（ｋ）行［ｊ］列の電極パッド１５ｂに接続される。電極パッド１８、１５ｂは、それぞれほぼ等間隔でＸおよびＹ方向に配列されている。これにより、柱状電極２０は、ほぼ等しい角度で傾斜し、互いに接触しない。
第１実施形態によれば、配線基板１２から金属バンプ１３までの電気的な経路は、配線基板１２から電極パッド１５ｂ、柱状電極２０、電極パッド１８および配線基板１０を介して金属バンプ１３へ達する。
比較例として、柱状電極２０が設けられていない場合について説明する。配線基板１２から金属バンプ１３までの電気的な経路は、配線基板１２から電極パッド１５ａ、柱状電極１９、電極パッド１６、半導体チップ１１および配線基板１０（半導体チップ１１から配線基板１０へは通常のワイヤボンディング等を用いる）を介して金属バンプ１３へ達する。このように、比較例として柱状電極２０を介さない場合、金属バンプ１３から配線基板１２までの配線経路には、半導体チップ１１およびＺ方向に延伸する柱状電極１９が介在する。このため、半導体チップ１１内の配線を経由する必要があるため、配線経路が長くなるおそれがある。例えば、柱状電極２０が設けられていない場合には、或る電極パッド１５ｂから或る電極パッド１８までの経路は、図１の破線矢印Ａ１のように迂回することになる。
これに対し、第１実施形態による半導体装置１は、配線基板１２から金属バンプ１３までの配線経路に半導体チップ１１を介在さず、配線基板１２の電極パッド１５ｂと配線基板１０の電極パッド１８との間を柱状電極２０で直接接続している。柱状電極２０は、互いに接続する電極パッド１５ｂ、１８の相対的な位置に従って傾斜している。これにより、配線基板１２から金属バンプ１３までの配線経路が短くなる。
例えば、図１の実線矢印Ａ２で示すように、電極パッド１５ｂは、傾斜する柱状電極２０を介して電極パッド１８に接続される。従って、電極パッド１５ｂは、迂回することなく、実線矢印Ａ２のような比較的短い経路で電極パッド１８に接続され得る。その結果、半導体チップ１１からの出力信号の遅延やその減衰を抑制し、半導体装置１の信頼性を向上させることができる。
（第２実施形態）
図３は、第２実施形態による半導体装置１の構成例を示す模式断面図である。第２実施形態では、パッケージＰ１上に、他のパッケージＰ２が積層されている。
パッケージＰ１は、配線基板１０の第２面Ｆ２上に電極パッド１８が設けられている点で第１実施形態と異なる。パッケージＰ１のその他の構成は、第１実施形態の半導体装置１と同じ構成でよい。
パッケージＰ２は、配線基板４と、半導体チップ５と、柱状電極９と、樹脂層２１と、金属バンプ６とを備えている。
配線基板４は、第５面Ｆ５と、第５面Ｆ５に対して反対側の第６面Ｆ６とを有する。第５面Ｆ５上には、複数の電極パッド７が設けられている。配線基板４は、複数の配線層と複数の絶縁層とを積層した多層配線構造（図示せず）を有する。電極パッド７および配線層は、配線基板１２のいずれかの配線層に電気的に接続されている。電極パッド７には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁材料が用いられる。配線基板４の上方には、積層された複数の半導体チップ５が設けられている。
複数の半導体チップ５は、第５面Ｆ５上方に積層されている。各半導体チップ５は、半導体チップ１１と同様に、メモリセルアレイ、トランジスタ、キャパシタ等の半導体素子（図示せず）を有する。半導体チップ５は、例えば、複数のメモリセルを３次元的に立体配置したＮＡＮＤ型フラッシュメモリのメモリチップでもよいし、あるいは、任意のＬＳＩを搭載した半導体チップでもよい。半導体チップ５は、互いに同一構成を有する半導体チップでもよいが、互いに異なる構成を有する半導体チップであってもよい。
複数の半導体チップ５は、互いに接着層（図示せず）によって接着されている。接着層の材料は、上記したとおりである。
複数の半導体チップ５は、表面に露出された電極パッド８を有する。半導体チップ５上に積層される他の半導体チップ５は、下段の半導体チップ５の電極パッド８に重複しないように、下段の半導体チップ５の電極パッド７が設けられた辺に対して略垂直方向（Ｘ方向）にずらされて積層されている。
電極パッド８は、半導体チップ５に設けられた半導体素子のいずれかに電気的に接続されている。電極パッド８には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。
柱状電極９は、半導体チップ５の電極パッド８と配線基板４の電極パッド７との間に接続され、第５面Ｆ５に略垂直なＺ方向に延伸している。柱状電極９の下端は、ワイヤボンディング法によって電極パッド７に接続されている。柱状電極９には、例えば、金ワイヤ等の導電性ボンディングワイヤが用いられる。
樹脂層２１は、第５面Ｆ５側において、積層された複数の半導体チップ５および柱状電極９を被覆（封止）している。樹脂層２２には、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。
金属バンプ６は、配線基板４の第６面Ｆ６上に設けられている。金属バンプ６は、配線基板４を介して複数の電極パッド７に電気的に接続されている。金属バンプ６は、パッケージＰ１の配線基板１０の電極パッド１８に接続するために用いられる。金属バンプ６には、例えば、はんだ等の導電性材料が用いられる。
このように、パッケージＰ２は、配線基板１０の第２面Ｆ２上に積層され、配線基板１０に電気的に接続されている。
第２実施形態のように、複数のパッケージＰ１、Ｐ２を積層させてもよい。このような構成であっても、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図４は、第３実施形態による半導体装置１の構成例を示す模式断面図である。第３実施形態では、複数のパッケージＰ１が積層されており、その上に、パッケージＰ２が積層されている。パッケージＰ２は、積層された複数のパッケージＰ１のうち最上段のパッケージＰ１上に積層されている。パッケージＰ２は、パッケージＰ１の上に積層されており、再配線層が不要な場合がある。このような場合には、パッケージＰ２上には、配線基板を設けない場合がある。第３実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。これにより、第３実施形態は、第２実施形態と同様の効果を得ることができる。
（第４実施形態）
図５は、第４実施形態による半導体装置１の構成例を示す模式断面図である。第４実施形態では、配線基板１０の電極パッド１８および配線基板１２の電極パッド１５ｂの配置が第２実施形態のそれと異なる。それに伴い、第４実施形態の柱状電極２０の構成は、第２実施形態のそれと異なる。
図６Ａは、配線基板１０における電極パッド１８の配置を示す透視平面図である。図６Ｂは、配線基板１２における電極パッド１５ｂの配置を示す模式平面図である。図６Ａは、第２面Ｆ２側から透視した配線基板１０の配置を示しており、図６Ｂは、第３面Ｆ３側からみた配線基板１２を示している。即ち、図６Ａおよび図６Ｂは、ともにＺ方向の上方（図１の矢印Ａ１０）からみた模式平面図を示している。また、図５は、図５Ａおよび図５Ｂの矢印Ａ１１の方向から見た模式断面図を示している。尚、図６Ａおよび図６Ｂでは、配線基板１０、１２における電極パッド１８、１５ｂの位置を示しており、他の電極パッド１５ａや金属バンプ６等他の構成要素については図示を省略している。本来、第２面Ｆ２側から見ると配線基板１０の電極パッド１８は見えないが、図６Ａでは模式的に透視図として描写している。
配線基板１０、１２を図５のパッケージにした場合、図６Ａの辺１０ａと図６Ｂの辺１２ａとを対応させ、かつ、図６Ａの辺１０ｂと図６Ｂの辺１２ｂとを対応させる。これにより、図５に示す配置状態となる。Ｚ方向から見た平面視において、辺１０ａと辺１２ａはほぼ重複し、辺１０ｂと辺１２ｂもほぼ重複する。
一方、電極パッド１８は、辺１０ｃ側に偏在している。辺１０ｃは、配線基板１０の辺１０ｂに隣接する辺であり、辺１０ｂに対して略直行するＹ方向に延伸する辺である。また、電極パッド１５ｂは、辺１２ａ側に偏在している。Ｚ方向から見た平面視において、柱状電極２０によって接続される電極パッド１８と電極パッド１５ｂは、辺１０ｃ、１２ａに偏在しているので、互いにずれて配置されている。これにより、柱状電極２０は、Ｚ方向からＸ方向およびＹ方向に傾斜して配線される。即ち、柱状電極２０は、Ｚ方向、Ｘ方向およびＹ方向のいずれに対しても傾斜している。このように、第４実施形態では、半導体チップ１１が存在しない角部Ｃ１０、Ｃ１８の空間を利用して、柱状電極２０を配線する。
図６Ａに示すように、電極パッド１８は、行方向に４行、列方向に５列で配列されている。図６Ｂに示すように、電極パッド１５ｂも、行方向に４行、列方向に５列で配列されている。これにより、電極パッド１８と電極パッド１５ｂは、１対１に対応しており、それぞれ対応した電極パッド１８と電極パッド１５ｂとが柱状電極２０によって接続される。複数の柱状電極２０は、互いに接触することなく、略平行に延伸している。
例えば、図６Ａおよび図６Ｂの（１）～（４）が行を示し、［１］～［５］が列を示すものとする。このとき、（ｋ）行［ｊ］列（ｋ＝１～４、ｊ＝１～５）の電極パッド１８は、（ｋ）行［ｊ］列の電極パッド１５ｂに接続される。電極パッド１８、１５ｂは、それぞれほぼ等間隔でＸおよびＹ方向に配列されている。これにより、柱状電極２０は、ほぼ等しい角度で傾斜し、互いに接触しない。
このように、第４実施形態では、半導体チップ１１が存在しない角部Ｃ１０、Ｃ１８の空間を利用して、柱状電極２０を配線する。これにより、柱状電極２０は、様々な配置の電極パッド１５ｂ、１８を接続することができる。
第４実施形態の他の構成は、第２実施形態と同様でよい。これにより、第４実施形態は、第２実施形態と同様の効果を得ることができる。また、第４実施形態は、第１または第３実施形態に適用してもよい。
（第５実施形態）
図７は、第５実施形態による半導体装置１の構成例を示す模式断面図である。第５実施形態では、パッケージＰ１の下に、他のパッケージＰ３が設けられている。
パッケージＰ１、Ｐ２は、第２実施形態の対応する構成と同じでよい。
パッケージＰ３は、配線基板２５、２７と、半導体チップ２６と、柱状電極３４、３５と、樹脂層３６と、金属バンプ２８とを備えている。パッケージＰ３は、パッケージＰ１の配線基板の第４面Ｆ４側に積層されている。
配線基板２５は、第７面Ｆ７と、第７面Ｆ７に対して反対側の第８面Ｆ８とを有する。第７面Ｆ７上には、複数の電極パッド３３が設けられている。電極パッド３３は、配線基板２５のいずれかの配線層に電気的に接続されている。配線基板２５は、複数の配線層と複数の絶縁層とを積層した多層配線構造（図示せず）を有する。電極パッド３３および配線層には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁材料が用いられる。配線基板２５と配線基板２７との間には、１または複数の半導体チップ２６が設けられている。
配線基板２７は、第９面Ｆ９と、第９面Ｆ９に対して反対側の第１０面Ｆ１０とを有する。第９面Ｆ９上には、複数の電極パッド２９ａ、２９ｂが設けられている。電極パッド２９ａ、２９ｂは、配線基板２７のいずれかの配線層に電気的に接続されている。配線基板２７は、複数の配線層と複数の絶縁層とを積層した多層配線構造（図示せず）を有する。電極パッド２９ａ、２９ｂおよび配線層には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁材料が用いられる。配線基板２５の第７面Ｆ７と配線基板２７の第９面Ｆ９とは、互いに対向しており、１または複数の半導体チップ２６を挟んでいる。
１または複数の半導体チップ２６は、第７面Ｆ７上に設けられている。各半導体チップ２６は、トランジスタ、キャパシタ等の半導体素子（図示せず）を有する。半導体チップ２６は、例えば、メモリチップを制御するコントローラあるいは任意のＬＳＩを搭載した半導体チップでもよい。
半導体チップ２６は、接着層（図示せず）によって配線基板２５に接着されている。接着層の材料は、上述したとおりである。
電極パッド３１は、半導体チップ２６に設けられた半導体素子のいずれかに電気的に接続されている。電極パッド３１には、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。
柱状電極３５は、半導体チップ２６の電極パッド３１と配線基板２７の電極パッド３０との間に接続され、第７面Ｆ７および第９面Ｆ９に略垂直なＺ方向に延伸している。柱状電極３５の下端は、ワイヤボンディング法によって電極パッド３１に接続されている。柱状電極３５には、例えば、金ワイヤ等の導電性ボンディングワイヤが用いられる。
柱状電極３４の一端は、配線基板２５の電極パッド３３に接続され、その他端は、配線基板２７の電極パッド２９ｂに接続されている。即ち、柱状電極３４は、電極パッド３３と電極パッド２９ｂとの間を接続している。１つの柱状電極３４で接続される互いに対応する電極パッド３３、２９ｂは、Ｚ方向から見たときに、Ｘ方向またはＹ方向にずれて配置されている。従って、柱状電極３４は、第７面Ｆ７および第９面Ｆ９に略垂直なＺ方向に対して傾斜方向へ延伸している。柱状電極３４は、Ｘ方向および／またはＹ方向に対してさらに傾斜してもよい。柱状電極３４は、ワイヤボンディング法によって電極パッド３３に接続された後、上記傾斜方向へ引き出されて、所定の長さで切断される。柱状電極３４となるワイヤは、切断後、傾斜方向へ延伸した状態で自立している。柱状電極３４には、例えば、金ワイヤ等の導電性ボンディングワイヤが用いられる。
樹脂層３６は、第７面Ｆ７と第９面Ｆ９との間において、半導体チップ２６および柱状電極３４、３５を被覆（封止）している。樹脂層３６には、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。
金属バンプ２８は、配線基板２７の第１０面Ｆ１０上に設けられている。金属バンプ２８は、配線基板２７を介して電極パッド２９ａ、２９ｂに電気的に接続されている。金属バンプ２８は、他の配線基板または他の半導体パッケージと接続するために用いられる。金属バンプ２８には、例えば、はんだ等の導電性材料が用いられる。
配線基板２７の第８面Ｆ８上には、電極パッド３２が設けられており、金属バンプ１３に接続されている。このように、パッケージＰ１～Ｐ３は積層されており、互いに電気的に接続されている。これにより、例えば、半導体チップ２６がコントローラチップであり、半導体チップ５、１１がメモリチップである場合、パッケージＰ３のコントローラチップ２６が、他のパッケージＰ１、Ｐ２のメモリチップ５、１１を制御することができる。
本実施形態によれば、電極パッド２９ｂは、傾斜する柱状電極３４を介して電極パッド３３に接続される。従って、電極パッド２９ｂは、迂回することなく、比較的短い経路で電極パッド３３に接続され得る。その結果、半導体チップ２６からパッケージＰ１、Ｐ２の半導体チップへの出力信号の遅延やその減衰を抑制し、半導体装置１の信頼性を向上させることができる。
尚、第５実施形態のパッケージＰ３は、第１～第４実施形態のいずれのパッケージＰ１に適用してもよい。
（第６実施形態）
図８および図９は、第６実施形態による半導体装置１の構成例を示す模式断面図である。図８は、図１０および図１１のＶＩＩＩ－ＶＩＩＩ線に沿った断面を示す。図９は、図１０および図１１のＩＸ－ＩＸ線に沿った断面を示す。図１０は、第６実施形態によるパッケージＰ２の構成例を示す模式平面図である。図１１は、第６実施形態によるパッケージＰ１の構成例を示す模式平面図である。図１１および図１２は、ともにＺ方向の上方（図８、図９の矢印Ａ１０）から見た平面を示している。また、図８は、図１０および図１１の矢印Ａ１２の方向から見た断面を示し、図９は、図１０および図１１の矢印Ａ１３の方向から見た断面を示す。
第６実施形態では、半導体チップ５ａ～５ｃ、１１ａ～１１ｃの配置の仕方、配線基板１０における電極パッド１５ｃ、１５ｄのレイアウト、配線基板１２における電極パッド１８ｃ、１８ｄのレイアウト、配線基板４における電極パッド７ｃ、７ｄのレイアウト、並びに、柱状電極２０ａ～２０ｃの構成において第２実施形態と異なる。第６実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。
図８～図１０に示すように、パッケージＰ２内において、積層された複数の半導体チップ５ａ～５ｃは、３つのグループ５ａ～５ｃに分かれている。複数の半導体チップのグループ５ａは、それぞれ電極パッド８ａを有する。グループ５ａは、図１０に示すように、それぞれの電極パッド８ａをパッケージＰ２の辺４ａ側に寄せる（近付ける）ように積層される。半導体チップのグループ５ｂは、グループ５ａの下に設けられ、それぞれ電極パッド８ｂを有する。グループ５ｂは、図１０に示すように、それぞれの電極パッド８ｂをパッケージＰ２の辺４ｄ側に寄せる（近付ける）ように積層される。半導体チップのグループ５ｃは、グループ５ｂの下に設けられ、それぞれ電極パッド８ｃを有する。グループ５ｃは、図１０に示すように、それぞれの電極パッド８ｃをパッケージＰ２の辺４ｃ側に寄せる（近付ける）ように積層される。
図８、図９および図１１に示すように、パッケージＰ１内において、積層された複数の半導体チップ１１ａ～１１ｃは、３つのグループ１１ａ～１１ｃに分かれている。半導体チップのグループ１１ａは、図９に示すように、それぞれ電極パッド１６ａを有する。半導体チップのグループ１１ａは、図１１に示すように、それぞれの電極パッド１６ａをパッケージＰ１の辺１０ｂ側に寄せる（近付ける）ように積層される。半導体チップのグループ１１ｂは、グループ１１ａの下に設けられ、図８に示すように、それぞれ電極パッド１６ｂを有する。グループ１１ｂは、図１１に示すように、それぞれの電極パッド１６ｂをパッケージＰ１の辺１０ｄ側に寄せる（近付ける）ように積層される。半導体チップのグループ１１ｃは、グループ１１ｂの下に設けられ、図８および図９に示すように、それぞれ電極パッド１６ｃを有する。グループ１１ｃは、図１１に示すように、それぞれ電極パッド１６ｃをパッケージＰ１の辺１０ｃ側に寄せる（近付ける）ように積層される。
図１１に示すように、Ｚ方向から見た平面視において、半導体チップ１１ａの電極パッド１６ａが設けられた第１辺１１ａ＿１と該辺１１ａ＿１に近いパッケージＰ１の第４辺１０ｂとの距離をＤａ＿１とする。辺１１ａ＿１に対して反対側の半導体チップ１１ａの第５辺１１ａ＿２と辺１０ｂに対して反対側のパッケージＰ１の第６辺１０ａとの距離をＤａ＿２とする。このとき、距離Ｄａ＿１は、距離Ｄａ＿２よりも短い。同様に、半導体チップ１１ｂの電極パッド１６ｂが設けられた辺１１ｂ＿１と該辺１１ｂ＿１に近いパッケージＰ１の辺１０ｄとの距離をＤｂ＿１とする。辺１１ｂ＿１に対して反対側の半導体チップ１１ｂの辺１１ｂ＿２と辺１０ｄに対して反対側のパッケージＰ１の辺１０ｃとの距離をＤｂ＿２とする。このとき、距離Ｄｂ＿１は、距離Ｄｂ＿２よりも短い。さらに、半導体チップ１１ｃの電極パッド１６ｃが設けられた辺１１ｃ＿１と該辺１１ｃ＿１に近いパッケージＰ１の辺１０ｃとの距離をＤｃ＿１とする。辺１１ｃ＿１に対して反対側の半導体チップ１１ｃの辺１１ｃ＿２とパッケージＰ１の辺１０ｄとの距離をＤｃ＿２とする。このとき、距離Ｄｃ＿１は、距離Ｄｃ＿２よりも短い。
このように、半導体チップの各グループ１１ａ～１１ｃの電極パッド１６ａ～１６ｃをパッケージＰ１の辺１０ａ～１０ｄのいずれかに寄せて配置することによって、電極パッド１６ａ～１６ｃのある辺１１ａ＿１、１１ｂ＿１、１１ｃ＿１に対して反対側の辺１１ａ＿２、１１ｂ＿２、１１ｃ＿２の近傍にスペースＲｂ、Ｒｃが得られる。第６実施形態では、スペースＲｂは、パッケージＰ１の辺１０ａと辺１０ｄとからなる角部に設けられる。スペースＲｃは、パッケージＰ１の配線基板１０、１２の辺１０ｂと１０ｃとからなる角部に設けられる。図８および図９に示す柱状電極２０ｂ、２０ｃが接続される電極パッド１５ｄ、１８ｄは、スペースＲｂ、Ｒｃに配置される。スペースＲｂ、Ｒｃにおいては、図８に示すように、柱状電極２０ｂ、２０ｃは、Ｚ方向に対して傾斜方向へ配線されている。
尚、図示しないが、第３実施形態のように積層された複数のパッケージＰ１がパッケージＰ２の下に設けられていてもよい。
図１２は、第６実施形態による電極パッド１５ｄ、１８ｄの配置例および柱状電極２０の構成例を示す模式斜視図である。電極パッド１５ｄ、１８ｄは、それぞれ配線基板１０、１２に配置されており、例えば、スペースＲｂ、Ｒｃに設けられている。
電極パッド１５ｄは、Ｚ方向から見た平面視において、配線基板１０上に行方向に３行、列方向に６列で配列されている。電極パッド１８ｄは、Ｚ方向から見た平面視において、配線基板１２上に行方向に６行、列方向に３列で配列されている。電極パッド１５ｄと電極パッド１８ｄは、互いに配置（行数および列数）が異なるものの、それらの個数は１８個で同じであり１対１に対応している。従って、柱状電極２０は、電極パッド１５ｄと電極パッド１８ｄとを１対１で接続することができる。
このように、電極パッド１５ｄ、１８ｄがそれぞれ異なる行列に配置に構成されても、柱状電極２０は、Ｚ方向から傾斜して配線されるので、互いに短絡せずに、電極パッド１５ｄと電極パッド１８ｄとを１対１に接続することができる。このとき、柱状電極２０の角度は互いに異なる場合がある。
さらに、一般化すると、電極パッド１５ｄは、配線基板１０上において、行方向にｍ行、列方向にｎ列（ｍ、ｎは１以上の整数かつｍ≠ｎ）で配列されてもよい。電極パッド１８ｄは、配線基板１２上において、行方向にｎ行、列方向にｍ列に配列される。柱状電極２０は、Ｚ方向から傾斜方向に延伸しており、互いに短絡せずに、互いに対応する電極パッド１５ｄと電極パッド１８ｄとを１対１で接続することができる。
次に、第１実施形態による半導体装置１（パッケージＰ１）の製造方法について説明する。尚、第２～第６実施形態による半導体装置またはパッケージＰ１、Ｐ２は、第１実施形態の製造方法から容易に理解できるので、その詳細な説明は省略する。
図１３～図１６は、第１実施形態による半導体装置１（パッケージＰ１）の製造方法の一例を示す模式断面図である。尚、図１３～図１６は、図１とはＺ方向に天地逆転して構造を図示している。
まず、複数の電極パッド１８を有する第１面Ｆ１と第１面Ｆ１に対して反対側の第２面Ｆ２とを有する配線基板１０を用意する。次に、図１３に示すように、配線基板１０の第１面Ｆ１上に、複数の半導体チップ１１を積層する。半導体チップ１１は、電極パッド１６を有する。
次に、図１４に示すように、半導体チップ１１の電極パッド１６上にワイヤボンディング法で金属ワイヤをボンディングし、この金属ワイヤを第１面Ｆ１に対して略垂直方向に引き出して柱状電極１９を形成する。柱状電極１９は、上端において切断され、柱状電極１９自体の剛性によってそのまま直立状態を維持する。
また、配線基板１０の電極パッド１８上にワイヤボンディング法で金属ワイヤをボンディングし、この金属ワイヤをＺ方向に対して傾斜する方向に引き出して柱状電極２０を形成する。柱状電極２０は、上端において切断され、柱状電極２０自体の剛性によってそのまま傾斜状態を維持する。従って、複数の柱状電極２０は、互いに接触しないように傾斜したまま略平行状態を維持する。
柱状電極１９、２０には、例えば、Ｃｕ、Ｎｉ、Ｗ、Ａｕ、Ａｇ、Ｐｄ、Ｓｎ、Ｂｉ、Ｚｎ、Ｃｒ、Ａｌ、Ｔｉ等の単体、それらのうち２種以上の複合材料、または、それらのうち２種以上の合金等が用いられる。好ましくは、柱状電極１９、２０の材料として、Ａｕ、Ａｇ、Ｃｕ、Ｐｄの単体、それらのうち２種以上の複合材料、または、それらのうち２種以上の合金等が用いられる。さらに好ましくは、柱状電極１９、２０の材料として、それらのうち硬度の高い材料、例えば、Ｃｕ、ＣｕＰｄ合金、Ｃｕ上にＰｄを被覆した材料が用いられる。これにより、柱状電極１９、２０は、樹脂層２２で被覆するときに屈曲し難くなり、倒壊し難くなる。
次に、図１５に示すように、樹脂層２２で半導体チップ１１の積層体および柱状電極１９、２０を被覆する。樹脂層２２には、例えば、エポキシ系、フェノール系、ポリイミド系、ポリアミド系、アクリル系、ＰＢＯ系、シリコーン系、ベンゾシクロブテン系などの樹脂、これらの混合材料、複合材料が用いられる。エポキシ樹脂の例としては、特に限定しないが、例えば、ビスフェノールＡ型、ビスフェノールＦ型、ビスフェノールＡＤ型、ビスフェノールＳ型等のビスフェノール型エポキシ樹脂、フェノールノボラック型、クレゾールノボラック型等のノボラック型エポキシ樹脂、レゾルシノール型エポキシ樹脂、トリスフェノールメタントリグリシジルエーテル等の芳香族エポキシ樹脂、ナフタレン型エポキシ樹脂、フルオレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ポリエーテル変性エポキシ樹脂、ベンゾフェノン型エポキシ樹脂、アニリン型エポキシ樹脂、ＮＢＲ変性エポキシ樹脂、ＣＴＢＮ変性エポキシ樹脂、及び、これらの水添化物等が挙げられる。これらの中も、シリコンとの密着性が良いことから、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂が好ましい。また、速硬化性が得られやすいことから、ベンゾフェノン型エポキシ樹脂も好ましい。これらのエポキシ樹脂は、単独で用いられてもよく、２種以上が併用されてもよい。また、樹脂層２２の中にはシリカ等のフィラーが含まれていてもよい。
次に、樹脂層２２は、オーブン等で加熱し、あるいは、ＵＶ光を照射することによって硬化させる。
次に、ＣＭＰ法、機械研磨法等を用いて、柱状電極１９、２０の上端が露出されるまで樹脂層２２を研磨する。これにより、図１５に示す構造が得られる。
次に、図１６に示すように、樹脂層２２上に配線基板（再配線層）１２を積層する。配線基板１２の電極パッド１５ａは、柱状電極１９に接続され、電極パッド１５ｂは、柱状電極２０に接続される。柱状電極１９、２０は、電極パッド１５ａ、１５ｂに対応するようにワイヤボンディングにおいて予め引き出される。
その後、図１に示すように、配線基板１０の第２面Ｆ２上に金属バンプ１３を形成する。これにより、図１に示す半導体装置１が完成する。
第２実施形態では、図５に示すように、パッケージＰ１の配線基板１０上にパッケージＰ２を積層する。これにより、パッケージＰ２の配線基板４の金属バンプ６を、パッケージＰ１の配線基板１０の第２面Ｆ２上の電極パッド１８に接続する。このように第２実施形態による半導体装置１を製造することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、１２ 配線基板、１１ 半導体チップ、１９，２０ 柱状電極、２２ 樹脂層、１３ 金属バンプ

Claims (7)

  1. 第１面と該第１面に対して反対側の第２面とを有し、前記第１面上に複数の第１電極パッドを有する第１配線基板と、
    前記第１面と対向する第３面と該第３面に対して反対側の第４面を有し、前記第３面上に複数の第２電極パッドを有する第２配線基板と、
    前記第１面と前記第３面との間において積層された複数の第１半導体チップと、
    前記第１面および前記第３面に略垂直な第１方向に対して傾斜方向へ延伸し、前記複数の第１電極パッドと前記複数の第２電極パッドとの間を接続する第１柱状電極と、
    前記第１面と前記第３面との間において前記複数の第１半導体チップおよび前記第１柱状電極を被覆する第１樹脂層とを備える半導体装置。
  2. 前記第２配線基板は、前記第３面上に設けられた複数の第３電極パッドを有し、
    前記第１半導体チップは、前記第２配線基板の前記第３面に対向する対向面に設けられた第４電極パッドを有し、
    前記第３電極パッドと前記第４電極パッドとの間を接続し、前記第１方向に延伸する第２柱状電極をさらに備える、請求項１に記載の半導体装置。
  3. 前記第１配線基板の前記第２面上あるいは前記第２配線基板の前記第４面上に設けられ、前記第１または第２配線基板を介して前記複数の第１または第２電極パッドに電気的に接続された金属バンプをさらに備える、請求項１または請求項２に記載の半導体装置。
  4. 前記第１方向から見た平面視において、前記第１柱状電極によって接続される前記第１電極パッドと前記第２電極パッドは、互いにずれて配置されている、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１配線基板、前記複数の第１半導体チップ、前記第２配線基板および前記第１柱状電極を含む第１パッケージと、
    第５面と該第５面に対して反対側の第６面を有し前記第５面上に複数の第５電極パッドを有する第３配線基板、前記第３配線基板の前記第５面の上方に積層された複数の第２半導体チップ、前記第１方向に延伸し前記第２半導体チップに設けられた第６電極パッドと前記第５電極パッドとの間を接続する第３柱状電極、および、前記第５面側において前記複数の第２半導体チップおよび前記第３柱状電極を被覆する第２樹脂層を備える第２パッケージとを備え、
    前記第２パッケージは、前記第１配線基板上に積層され、該第１配線基板に電気的に接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記第１方向から見た平面視において、
    前記第１電極パッドは、前記第１配線基板上において、行方向にｍ行、列方向にｎ列（ｍ、ｎは１以上の整数かつｍ≠ｎ）で配列されており、
    前記第２電極パッドは、前記第２配線基板上において、前記行方向にｎ行、前記列方向にｍ列に配列されている、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 複数の第１電極パッドを有する第１面と該第１面に対して反対側の第２面とを有する第１配線基板上に複数の第１半導体チップを積層し、
    前記第１電極パッドにボンディングし、前記第１面に略垂直な第１方向に対して傾斜方向へワイヤを引き出し、該ワイヤを切断することによって第１柱状電極を形成し、
    前記複数の第１半導体チップおよび前記第１柱状電極を第１樹脂層で被覆し、
    前記第１樹脂層を研磨して前記第１柱状電極の上端を露出させ、
    前記第１樹脂層上に第２配線基板を積層し、前記第２配線基板に設けられた第２電極パッドに前記第１柱状電極を接続する、半導体装置の製造方法。
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