TWI790690B - 半導體裝置及其製造方法 - Google Patents

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大塚靖夫
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日商鎧俠股份有限公司
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Abstract

本實施方式的半導體裝置包括：第一配線基板，具有第一面以及與該第一面為相反側的第二面，且於第一面上具有多個第一電極焊墊；以及第二配線基板，具有與第一面相向的第三面以及與該第三面為相反側的第四面，且於第三面上具有多個第二電極焊墊。多個第一半導體晶片積層於第一面與第三面之間。第一柱狀電極相對於與第一面及第三面大致垂直的第一方向朝向傾斜方向延伸，且將多個第一電極焊墊與多個第二電極焊墊之間連接。第一樹脂層於第一面與第三面之間被覆多個第一半導體晶片及第一柱狀電極。

Description

半導體裝置及其製造方法
本實施方式是有關於一種半導體裝置及其製造方法。
開發了一種將多個半導體晶片進行樹脂密封而形成的半導體封裝。於此種半導體封裝中，於積層了多個半導體晶片的情況下，自最上段的半導體晶片至最下段的配線基板的外部連接端子為止的導體路徑有時會變長。若導體路徑長，則輸出訊號的延遲或衰減成為問題，有使半導體裝置的可靠性降低之虞。
一實施方式提供一種抑制輸出訊號的延遲及其衰減，且可靠性高的半導體裝置。
本實施方式的半導體裝置包括：第一配線基板，具有第一面以及與該第一面為相反側的第二面，且於第一面上具有多個第一電極焊墊；以及第二配線基板，具有與第一面相向的第三面以及與該第三面為相反側的第四面，且於第三面上具有多個第二電極焊墊。多個第一半導體晶片積層於第一面與第三面之間。第一柱狀電極相對於與第一面及第三面大致垂直的第一方向朝向傾斜方向延伸，且將多個第一電極焊墊與多個第二電極焊墊之間連接。第一樹脂層於第一面與第三面之間被覆多個第一半導體晶片及第一柱狀電極。
根據以上所述的結構，可提供一種抑制輸出訊號的延遲及其衰減，且可靠性高的半導體裝置。
以下，參照圖式對本發明的實施方式進行說明。本實施方式並不限定本發明。於以下的實施方式中，半導體裝置的上下方向表示將半導體晶片的積層方向設為上或下時的相對方向，有時與基於重力加速度的上下方向不同。圖式是示意性的或概念性的圖式，各部分的比率等未必限定於與現實相同。於說明書以及圖式中，對與已出現的圖式相關的以上所述者相同的元件賦予相同的符號，並適當省略詳細的說明。
（第一實施方式）圖1是表示第一實施方式的半導體裝置1的結構的一例的示意剖面圖。半導體裝置1包括：配線基板10、配線基板12、半導體晶片11、柱狀電極19、柱狀電極20、樹脂層22以及金屬凸塊13。半導體裝置1例如可為與非（NAND）型快閃記憶體、大規模積體電路（Large Scale Integration，LSI）等半導體封裝。
配線基板10具有第一面F1、以及與第一面F1為相反側的第二面F2。於第一面F1上設置有多個電極焊墊18。電極焊墊18與配線基板10的任一配線層電連接。配線基板10具有積層了多個配線層以及多個絕緣層而成的多層配線結構（未圖示）。電極焊墊18及配線層例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。絕緣層例如可使用玻璃環氧樹脂等絕緣構件。
配線基板12具有與第一面F1相向的第三面F3以及與第三面F3為相反側的第四面F4。於第三面F3上設置有多個電極焊墊15a、15b。電極焊墊15a、電極焊墊15b與配線基板12的任一配線層電連接。配線基板12具有積層了多個配線層以及多個絕緣層而成的多層配線結構（未圖示）。電極焊墊15a、電極焊墊15b及配線層例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。絕緣層例如可使用玻璃環氧樹脂等絕緣材料。配線基板10的第一面F1與配線基板12的第三面F3彼此相向，將積層後的多個半導體晶片11夾於其間。
多個半導體晶片11積層於第一面F1與第三面F3之間。於本實施方式中，多個半導體晶片11積層於配線基板10的第一面F1上。於各半導體晶片11的表面設置有記憶體單元陣列、電晶體、電容器等半導體元件（未圖示）。半導體晶片11例如可為三維地立體配置了多個記憶體單元的NAND型快閃記憶體的記憶體晶片，或者亦可為搭載了任意的LSI的半導體晶片。半導體晶片11可為具有彼此相同結構的半導體晶片，但亦可為具有彼此不同結構的半導體晶片。
多個半導體晶片11積層，並藉由接著層（未圖示）接著。作為接著層，例如可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、對伸苯基苯並雙噁唑（p-phenylene benzobisoxazole，PBO）系樹脂、矽酮系樹脂、苯並環丁烯系樹脂等樹脂、或者該些的混合材料、複合材料等有機系絕緣材料。
多個半導體晶片11具有於與第三面F3相向的表面露出的電極焊墊16。積層於半導體晶片11上的其他半導體晶片11以不與下段的半導體晶片11的電極焊墊16重疊的方式，於相對於下段的半導體晶片11的設置有電極焊墊16的邊大致垂直的方向（X方向）上錯開地積層。另外，相對於第一面F1及第三面F3大致垂直的方向（半導體晶片11的積層方向）為Z方向，於相對於Z方向垂直的面內，一方向為X方向，相對於Z方向及X方向正交的方向為Y方向。
電極焊墊16與設置於半導體晶片11上的半導體元件的任一者電連接。電極焊墊16例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。
柱狀電極19連接於半導體晶片11的電極焊墊16與配線基板12的電極焊墊15a之間，柱狀電極19於與第一面F1及第三面F3大致垂直的Z方向上延伸。Z方向亦可為多個半導體晶片11的積層方向、或者第一面F1與第三面F3的相向方向。柱狀電極19的下端藉由線接合法與電極焊墊15a連接。柱狀電極19例如可使用金線等導電性接合線。
柱狀電極20的一端與配線基板10的電極焊墊18連接，其另一端與配線基板12的電極焊墊15b連接。即，柱狀電極20連接電極焊墊18與電極焊墊15b之間。藉由一個柱狀電極20連接的彼此對應的電極焊墊18、電極焊墊15b自作為第一方向的Z方向觀察時不完全重疊，於X方向或Y方向上錯開地配置。電極焊墊18、電極焊墊15b自Z方向觀察時可部分重疊。因此，柱狀電極20相對於與第一面F1及第三面F3大致垂直的Z方向朝向傾斜方向延伸。另外，柱狀電極20相對於X方向亦傾斜。柱狀電極20藉由線接合法與電極焊墊18連接後，被朝向所述傾斜方向引出，以規定的長度被切斷。成為柱狀電極20的導線於切斷後，以朝向傾斜方向延伸的狀態自立。柱狀電極20例如可使用金線等導電性接合線。
樹脂層22於第一面F1與第三面F3之間被覆（密封）積層後的多個半導體晶片11及柱狀電極19、柱狀電極20。樹脂層22例如可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO系樹脂、矽酮系樹脂、苯並環丁烯系樹脂等樹脂、或者該些的混合材料、複合材料等有機系絕緣材料。
金屬凸塊13設置於配線基板10的第二面F2上。金屬凸塊13經由配線基板10與多個電極焊墊18電連接。金屬凸塊13用於與另一配線基板或另一半導體封裝連接。金屬凸塊13例如可使用焊料等導電性材料。另外，金屬凸塊13亦可設置於配線基板12的第四面F4上，並經由配線基板12與電極焊墊15a、電極焊墊15b電連接。
圖2A是表示配線基板10的電極焊墊18的配置的透視平面圖。圖2B是表示配線基板12的電極焊墊15b的配置的示意平面圖。圖2A表示自配線基板10的第二面F2側透視的配線基板10的配置，圖2B表示自配線基板12的第三面F3側觀察的配線基板12。即，圖2A及圖2B均表示自Z方向的上方（圖1的箭頭A10）觀察的示意平面圖。另外，圖1表示自圖2A及圖2B的箭頭A11的方向觀察的示意剖面圖。另外，於圖2A及圖2B中，表示配線基板10、配線基板12的電極焊墊18、電極焊墊15a、電極焊墊15b的位置，對於金屬凸塊13等其他構成元件，省略圖式。原本若自第二面F2側觀察則看不到配線基板10的電極焊墊18以及半導體晶片11A、半導體晶片11B，但於圖2A中示意性地描繪為透視圖。半導體晶片11A是最接近圖1所示的配線基板10且最靠左端的半導體晶片。半導體晶片11B是位於圖1的中間且最靠右端的半導體晶片。
於將配線基板10、配線基板12製成圖1的封裝時，使圖2A的邊10a與圖2B的邊12a對應，並且使圖2A的邊10b與圖2B的邊12b對應。藉此，成為圖1所示的配置狀態。於自Z方向觀察的俯視下，邊10a與邊12a基本重疊，邊10b與邊12b亦基本重疊。電極焊墊15b、電極焊墊18偏向存在於邊10a、邊12a側。圖1對應於沿著圖2A的A-A線的剖面。於圖1中，邊10a、邊12a於紙面上配置於跟前側。半導體晶片11於圖1的剖面圖中原本看不到，但於圖1中示意性地描繪。於自Z方向觀察的俯視下，藉由柱狀電極20連接的電極焊墊18與電極焊墊15b沿著邊10a、邊12a大致平行地彼此錯開地配置。藉此，如圖1所示，柱狀電極20自Z方向傾斜地配線。
於第一實施方式中，如圖2A所示，若將X方向設為列、Y方向設為行，則電極焊墊18於列方向上以2列、於行方向上以10行排列。如圖2B所示，電極焊墊15b亦於列方向上以2列、於行方向上以10行排列。藉此，電極焊墊18與電極焊墊15b一對一地對應，分別對應的電極焊墊18與電極焊墊15b藉由柱狀電極20連接。
例如，圖2A及圖2B的（1）、（2）表示列，[1]～[10]表示行。此時，（k）列[j]行（k=1、2、j=1～10）的電極焊墊18與（k）列[j]行的電極焊墊15b連接。電極焊墊18、電極焊墊15b分別以大致等間隔於X方向及Y方向上排列。藉此，柱狀電極20以大致相等的角度傾斜，彼此不接觸。
根據第一實施方式，自配線基板12至金屬凸塊13為止的電路徑自配線基板12經由電極焊墊15b、柱狀電極20、電極焊墊18及配線基板10到達金屬凸塊13。
作為比較例，對未設置有柱狀電極20的情況進行說明。自配線基板12至金屬凸塊13為止的電路徑自配線基板12經由電極焊墊15a、柱狀電極19、電極焊墊16、半導體晶片11及配線基板10（自半導體晶片11至配線基板10使用普通的線接合等）到達金屬凸塊13。如此，於作為比較例而不經由柱狀電極20的情況下，於自金屬凸塊13至配線基板12為止的配線路徑中，介隔存在半導體晶片11及於Z方向上延伸的柱狀電極19。因此，需要經由半導體晶片11內的配線，因此有配線路徑變長之虞。例如，於未設置有柱狀電極20的情況下，自某個電極焊墊15b至某個電極焊墊18為止的路徑如圖1的虛線箭頭A1所示般迂回。
相對於此，第一實施方式的半導體裝置1於自配線基板12至金屬凸塊13為止的配線路徑中，不介隔存在半導體晶片11地利用柱狀電極20直接連接配線基板12的電極焊墊15b與配線基板10的電極焊墊18之間。柱狀電極20根據彼此連接的電極焊墊15b、電極焊墊18的相對位置而傾斜。藉此，自配線基板12至金屬凸塊13為止的配線路徑變短。
例如，如圖1的實線箭頭A2所示般，電極焊墊15b經由傾斜的柱狀電極20與電極焊墊18連接。因此，電極焊墊15b可不進行迂回而以實線箭頭A2般的比較短的路徑與電極焊墊18連接。結果，可抑制來自半導體晶片11的輸出訊號的延遲及其衰減，從而提高半導體裝置1的可靠性。
（第二實施方式）圖3是表示第二實施方式的半導體裝置1的構成例的示意剖面圖。於第二實施方式中，於封裝P1上積層有另一封裝P2。
封裝P1與第一實施方式的不同之處在於，於配線基板10的第二面F2上設置有電極焊墊18。封裝P1的其他結構可為與第一實施方式的半導體裝置1相同的結構。
封裝P2包括配線基板4、半導體晶片5、柱狀電極9、樹脂層21以及金屬凸塊6。
配線基板4具有第五面F5、以及與第五面F5為相反側第六面F6。於第五面F5上設置有多個電極焊墊7。配線基板4具有積層了多個配線層以及多個絕緣層而成的多層配線結構（未圖示）。電極焊墊7及配線層與配線基板12的任一配線層電連接。電極焊墊7例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。絕緣層例如可使用玻璃環氧樹脂等絕緣材料。於配線基板4的上方設置有積層後的多個半導體晶片5。
多個半導體晶片5積層於第五面F5上方。與半導體晶片11同樣地，各半導體晶片5具有記憶體單元陣列、電晶體、電容器等半導體元件（未圖示）。半導體晶片5例如可為將多個記憶體單元三維地立體配置而成的NAND型快閃記憶體的記憶體晶片，或者亦可為搭載了任意的LSI的半導體晶片。半導體晶片5可為具有彼此相同結構的半導體晶片，亦可為具有彼此不同結構的半導體晶片。
多個半導體晶片5彼此藉由接著層（未圖示）接著。接著層的材料如上所述。
多個半導體晶片5具有於表面露出的電極焊墊8。積層於半導體晶片5上的其他半導體晶片5以不與下段的半導體晶片5的電極焊墊8重疊的方式，於相對於下段的半導體晶片5的設置有電極焊墊7的邊大致垂直的方向（X方向）上錯開地積層。
電極焊墊8與設置於半導體晶片5上的半導體元件的任一者電連接。電極焊墊8例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。
柱狀電極9連接於半導體晶片5的電極焊墊8與配線基板4的電極焊墊7之間，於與第五面F5大致垂直的Z方向上延伸。柱狀電極9的下端藉由線接合法與電極焊墊7連接。柱狀電極9例如可使用金線等導電性接合線。
樹脂層21於第五面F5側被覆（密封）積層後的多個半導體晶片5及柱狀電極9。樹脂層22例如可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO系樹脂、矽酮系樹脂、苯並環丁烯系樹脂等樹脂、或者該些的混合材料、複合材料等有機系絕緣材料。
金屬凸塊6設置於配線基板4的第六面F6上。金屬凸塊6經由配線基板4與多個電極焊墊7電連接。金屬凸塊6用於與封裝P1的配線基板10的電極焊墊18連接。金屬凸塊6例如可使用焊料等導電性材料。
如此，封裝P2積層於配線基板10的第二面F2上，與配線基板10電連接。
如第二實施方式般，亦可積層多個封裝P1、P2。即使為此種結構，亦可獲得與第一實施方式相同的效果。
（第三實施方式）圖4是表示第三實施方式的半導體裝置1的構成例的示意剖面圖。於第三實施方式中，積層有多個封裝P1，並於其上積層有封裝P2。封裝P2積層於積層後的多個封裝P1中的最上段的封裝P1上。封裝P2積層於封裝P1之上，有時無需再配線層。於所述情況下，於封裝P2上有時不設置配線基板。第三實施方式的其他結構可與第二實施方式的對應結構相同。藉此，第三實施方式可獲得與第二實施方式相同的效果。
（第四實施方式）圖5是表示第四實施方式的半導體裝置1的構成例的示意剖面圖。於第四實施方式中，配線基板10的電極焊墊18及配線基板12的電極焊墊15b的配置與第二實施方式的配置不同。伴隨於此，第四實施方式的柱狀電極20的結構與第二實施方式的結構不同。
圖6A是表示配線基板10的電極焊墊18的配置的透視平面圖。圖6B是表示配線基板12的電極焊墊15b的配置的示意平面圖。圖6A表示自第二面F2側透視的配線基板10的配置，圖6B表示自第三面F3側觀察的配線基板12。即，圖6A及圖6B均表示自Z方向的上方（圖1的箭頭A10）觀察的示意平面圖。另外，圖5表示自圖6A及圖6B的箭頭A11的方向觀察的示意剖面圖。另外，於圖6A及圖6B中，表示配線基板10、配線基板12的電極焊墊18、電極焊墊15b的位置，對於其他電極焊墊15a或金屬凸塊6等其他構成元件，省略圖式。原本若自第二面F2側觀察則看不到配線基板10的電極焊墊18，但於圖6A中示意性地描繪為透視圖。
於將配線基板10、配線基板12製成圖5的封裝的情況下，使圖6A的邊10a與圖6B的邊12a對應，並且使圖6A的邊10b與圖6B的邊12b對應。藉此，成為圖5所示的配置狀態。於自Z方向觀察的俯視下，邊10a與邊12a基本重疊，邊10b與邊12b亦基本重疊。
另一方面，電極焊墊18偏向存在於邊10c側。邊10c是配線基板10的與邊10b鄰接的邊，是於相對於邊10b大致正交的Y方向上延伸的邊。另外，電極焊墊15b偏向存在於邊12a側。於自Z方向觀察的俯視下，藉由柱狀電極20連接的電極焊墊18及電極焊墊15b偏向存在於邊10c、邊12a，因此彼此錯開地配置。藉此，柱狀電極20自Z方向於X方向及Y方向上傾斜地配線。即，柱狀電極20亦相對於Z方向、X方向及Y方向中的任一者傾斜。如此，於第四實施方式中，利用不存在半導體晶片11的角部C10、角部C18的空間，對柱狀電極20進行配線。
如圖6A所示，電極焊墊18於列方向上以4列、於行方向上以5行排列。如圖6B所示，電極焊墊15b亦於列方向上以4列、於行方向上以5行排列。藉此，電極焊墊18與電極焊墊15b一對一地對應，分別對應的電極焊墊18與電極焊墊15b藉由柱狀電極20連接。多個柱狀電極20彼此不接觸地大致平行地延伸。
例如，圖6A及圖6B的（1）～（4）表示列，[1]～[5]表示行。此時，（k）列[j]行（k=1～4、j=1～5）的電極焊墊18與（k）列[j]行的電極焊墊15b連接。電極焊墊18、電極焊墊15b分別以大致等間隔於X方向及Y方向上排列。藉此，柱狀電極20以大致相等的角度傾斜，彼此不接觸。
如此，於第四實施方式中，利用不存在半導體晶片11的角部C10、角部C18的空間，對柱狀電極20進行配線。藉此，柱狀電極20可連接各種配置的電極焊墊15b、電極焊墊18。
第四實施方式的其他結構可與第二實施方式相同。藉此，第四實施方式可獲得與第二實施方式相同的效果。另外，第四實施方式亦可應用於第一實施方式或第三實施方式。
（第五實施方式）圖7是表示第五實施方式的半導體裝置1的構成例的示意剖面圖。於第五實施方式中，於封裝P1之下設置有另一封裝P3。
封裝P1、封裝P2可與第二實施方式的對應結構相同。
封裝P3包括配線基板25、配線基板27、半導體晶片26、柱狀電極34、柱狀電極35、樹脂層36以及金屬凸塊28。封裝P3積層於封裝P1的配線基板的第四面F4側。
配線基板25具有第七面F7、以及與第七面F7為相反側的第八面F8。於第七面F7上設置有多個電極焊墊33。電極焊墊33與配線基板25的任一配線層電連接。配線基板25具有積層了多個配線層以及多個絕緣層而成的多層配線結構（未圖示）。電極焊墊33及配線層例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。絕緣層例如可使用玻璃環氧樹脂等絕緣材料。於配線基板25與配線基板27之間設置有一個或多個半導體晶片26。
配線基板27具有第九面F9、以及與第九面F9為相反側的第十面F10。於第九面F9上設置有多個電極焊墊29a、29b。電極焊墊29a、電極焊墊29b與配線基板27的任一配線層電連接。配線基板27具有積層了多個配線層及多個絕緣層而成的多層配線結構（未圖示）。電極焊墊29a、電極焊墊29b及配線層例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。絕緣層例如使用玻璃環氧樹脂等絕緣材料。配線基板25的第七面F7與配線基板27的第九面F9彼此相向，夾著一個或多個半導體晶片26。
一個或多個半導體晶片26設置於第七面F7上。各半導體晶片26具有電晶體、電容器等半導體元件（未圖示）。半導體晶片26例如可為搭載了控制記憶體晶片的控制器或者任意的LSI的半導體晶片。
半導體晶片26藉由接著層（未圖示）接著於配線基板25上。接著層的材料如上所述。
電極焊墊31與設置於半導體晶片26上的半導體元件的任一者電連接。電極焊墊31例如可使用Al、Cu、Au、Ni、Pd、W、Ti等單體、該些中的兩種以上的複合膜、或者該些中的兩種以上的合金等低電阻金屬。
柱狀電極35連接於半導體晶片26的電極焊墊31與配線基板27的電極焊墊29a之間，於與第七面F7及第九面F9大致垂直的Z方向上延伸。柱狀電極35的下端藉由線接合法與電極焊墊31連接。柱狀電極35例如可使用金線等導電性接合線。
柱狀電極34的一端與配線基板25的電極焊墊33連接，其另一端與配線基板27的電極焊墊29b連接。即，柱狀電極34連接電極焊墊33與電極焊墊29b之間。藉由一個柱狀電極34連接的彼此對應的電極焊墊33、電極焊墊29b自Z方向觀察時於X方向或Y方向上錯開地配置。因此，柱狀電極34相對於與第七面F7及第九面F9大致垂直的Z方向朝向傾斜方向延伸。柱狀電極34亦可相對於X方向及/或Y方向進一步傾斜。柱狀電極34藉由線接合法與電極焊墊33連接後，被朝向所述傾斜方向引出，以規定的長度被切斷。成為柱狀電極34的導線於切斷後，以朝向傾斜方向延伸的狀態自立。柱狀電極34例如可使用金線等導電性接合線。
樹脂層36於第七面F7與第九面F9之間被覆（密封）半導體晶片26及柱狀電極34、柱狀電極35。樹脂層36例如可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO系樹脂、矽酮系樹脂、苯並環丁烯系樹脂等樹脂、或者該些的混合材料、複合材料等有機系絕緣材料。
金屬凸塊28設置於配線基板27的第十面F10上。金屬凸塊28經由配線基板27與電極焊墊29a、電極焊墊29b電連接。金屬凸塊28用於與另一配線基板或另一半導體封裝連接。金屬凸塊28例如可使用焊料等導電性材料。
於配線基板27的第八面F8上設置有電極焊墊32，與金屬凸塊13連接。如此，封裝P1～封裝P3積層，且彼此電連接。藉此，例如於半導體晶片26為控制器晶片且半導體晶片5、半導體晶片11為記憶體晶片的情況下，封裝P3的控制器晶片26可控制其他封裝P1、P2的記憶體晶片5、記憶體晶片11。
根據本實施方式，電極焊墊29b經由傾斜的柱狀電極34與電極焊墊33連接。因此，電極焊墊29b可不進行迂回而以比較短的路徑與電極焊墊33連接。結果，可抑制自半導體晶片26至封裝P1、封裝P2的半導體晶片的輸出訊號的延遲及其衰減，從而提高半導體裝置1的可靠性。
另外，第五實施方式的封裝P3可應用於第一實施方式～第四實施方式的任一者的封裝P1。
（第六實施方式）圖8及圖9是表示第六實施方式的半導體裝置1的構成例的示意剖面圖。圖8表示沿圖10及圖11的VIII-VIII線的剖面。圖9表示沿圖10及圖11的IX-IX線的剖面。圖10是表示第六實施方式的封裝P2的構成例的示意平面圖。圖11是表示第六實施方式的封裝P1的構成例的示意平面圖。圖10及圖11均表示自Z方向的上方（圖8、圖9的箭頭A10）觀察的平面。另外，圖8表示自圖10及圖11的箭頭A12的方向觀察的剖面，圖9表示自圖10及圖11的箭頭A13的方向觀察的剖面。
於第六實施方式中，與第二實施方式的不同之處在於，半導體晶片5a～半導體晶片5c、半導體晶片11a～半導體晶片11c配置方法、配線基板10的電極焊墊15c、電極焊墊15d的佈局、配線基板12的電極焊墊18c、電極焊墊18d的佈局、配線基板4的電極焊墊7c、電極焊墊7d的佈局以及柱狀電極20a～柱狀電極20c的結構。第六實施方式的其他結構可與第二實施方式的對應結構相同。
如圖8～圖10所示，於封裝P2內，積層後的多個半導體晶片5a～5c被分為三個組5a～5c。多個半導體晶片的組5a分別具有電極焊墊8a。如圖10所示，組5a以使各個電極焊墊8a靠近（接近）封裝P2的邊4a側的方式積層。半導體晶片的組5b設置於組5a之下，分別具有電極焊墊8b。如圖10所示，組5b以使各個電極焊墊8b靠近（接近）封裝P2的邊4d側的方式積層。半導體晶片的組5c設置於組5b之下，分別具有電極焊墊8c。如圖10所示，組5c以使各個電極焊墊8c靠近（接近）封裝P2的邊4c側的方式積層。邊4b側與邊4a側為相反側。
如圖8、圖9及圖11所示，於封裝P1內，積層後的多個半導體晶片11a～11c被分為三個組11a～11c。如圖9所示，半導體晶片的組11a分別具有電極焊墊16a。如圖11所示，半導體晶片的組11a以使各個電極焊墊16a靠近（接近）封裝P1的邊10b側的方式積層。半導體晶片的組11b設置於組11a之下，如圖8所示，分別具有電極焊墊16b。如圖11所示，組11b以使各個電極焊墊16b靠近（接近）封裝P1的邊10d側的方式積層。半導體晶片的組11c設置於組11b之下，如圖8及圖9所示，分別具有電極焊墊16c。如圖11所示，組11c以使各個電極焊墊16c靠近（接近）封裝P1的邊10c側的方式積層。
如圖11所示，於自Z方向觀察的俯視下，將半導體晶片11a的設置有電極焊墊16a的第一邊11a_1與接近該邊11a_1的封裝P1的第四邊10b之間的距離設為Da_1。將與邊11a_1為相反側的半導體晶片11a的第五邊11a_2和與邊10b為相反側的封裝P1的第六邊10a的距離設為Da_2。此時，距離Da_1較距離Da_2短。同樣地，將半導體晶片11b的設置有電極焊墊16b的邊11b_1與接近該邊11b_1的封裝P1的邊10d之間的距離設為Db_1。將與邊11b_1為相反側的半導體晶片11b的邊11b_2和與邊10d為相反側的封裝P1的邊10c之間的距離設為Db_2。此時，距離Db_1較距離Db_2短。進而，將半導體晶片11c的設置有電極焊墊16c的邊11c_1與接近該邊11c_1的封裝P1的邊10c之間的距離為Dc_1。將與邊11c_1為相反側的半導體晶片11c的邊11c_2與封裝P1的邊10d之間的距離設為Dc_2。此時，距離Dc_1較距離Dc_2短。
如此，藉由將半導體晶片的各組11a～11c的電極焊墊16a～電極焊墊16c靠近封裝P1的邊10a～邊10d的任一者進行配置，於與具有電極焊墊16a～電極焊墊16c的邊11a_1、邊11b_1、邊11c_1為相反側的邊11a_2、邊11b_2、邊11c_2的附近可獲得空間Rb、空間Rc。於第六實施方式中，空間Rb設置於封裝P1的由邊10a與邊10d構成的角部。空間Rc設置於封裝P1的由配線基板10、12的邊10b與10c構成的角部。連接圖8及圖9所示的柱狀電極20b、柱狀電極20c的電極焊墊15d、電極焊墊18d配置於空間Rb、空間Rc中。如圖8所示，於空間Rb、空間Rc中，柱狀電極20b、20c相對於Z方向朝向傾斜方向配線。
另外，雖未圖示，但亦可如第三實施方式般將積層後的多個封裝P1設置於封裝P2之下。
圖12是表示第六實施方式的電極焊墊15d、電極焊墊18d的配置例及柱狀電極20的構成例的示意立體圖。電極焊墊15d、電極焊墊18d分別配置於配線基板10、配線基板12，例如設置於空間Rb、空間Rc中。
於自Z方向觀察的俯視下，電極焊墊15d於配線基板10上於列方向上以3列、於行方向上以6行排列。於自Z方向觀察的俯視下，電極焊墊18d於配線基板12上於列方向上以6列、於列方向上以3列排列。電極焊墊15d與電極焊墊18d雖彼此配置（列數及行數）不同，但該些的個數為18個且相同，一一對應。因此，柱狀電極20可一對一地連接電極焊墊15d及電極焊墊18d。
如此，即使電極焊墊15d、電極焊墊18d構成為配置成各自不同的矩陣，柱狀電極20亦自Z方向傾斜地配線，因此可不彼此短路地將電極焊墊15d與電極焊墊18d一對一地連接。此時，柱狀電極20的角度有時會彼此不同。
進而，一般而言，電極焊墊15d可於配線基板10上於列方向上以m列、於行方向上以n行排列（m、n為1以上的整數且m≠n）。電極焊墊18d於配線基板12上，於列方向上排列成n列，於行方向上排列成m行。柱狀電極20自Z方向於傾斜方向上延伸，可不彼此短路地將彼此對應的電極焊墊15d與電極焊墊18d一對一地連接。
接著，對第一實施方式的半導體裝置1（封裝P1）的製造方法進行說明。另外，第二實施方式～第六實施方式的半導體裝置或封裝P1、封裝P2可自第一實施方式的製造方法容易地理解，因此省略其詳細的說明。
圖13～圖16是表示第一實施方式的半導體裝置1（封裝P1）的製造方法的一例的示意剖面圖。另外，圖13～圖16於Z方向上與圖1上下反轉地圖示了結構。
首先，準備包括具有多個電極焊墊18的第一面F1以及與第一面F1為相反側的第二面F2的配線基板10。接著，如圖13所示，於配線基板10的第一面F1上積層多個半導體晶片11。半導體晶片11具有電極焊墊16。
接著，如圖14所示，利用線接合法於半導體晶片11的電極焊墊16上接合金屬線，將所述金屬線於相對於第一面F1大致垂直的方向上引出，形成柱狀電極19。柱狀電極19於上端被切斷，藉由柱狀電極19自身的剛性維持原來的直立狀態。
另外，利用線接合法於配線基板10的電極焊墊18上接合金屬線，將所述金屬線於相對於Z方向傾斜的方向上引出，形成柱狀電極20。柱狀電極20於上端被切斷，藉由柱狀電極20自身的剛性維持原來的傾斜狀態。因此，多個柱狀電極20於以彼此不接觸的方式傾斜的狀態下維持大致平行狀態。
柱狀電極19、柱狀電極20例如可使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti等的單體、或者該些中的兩種以上的複合材料、或者該些中的兩種以上的合金等。較佳的是，作為柱狀電極19、柱狀電極20的材料，可使用Au、Ag、Cu、Pd的單體、該些中的兩種以上的複合材料、或者該些中的兩種以上的合金等。進而佳的是，作為柱狀電極19、柱狀電極20的材料，可使用該些中硬度高的材料，例如Cu、CuPd合金、Cu上被覆了Pd的材料。藉此，柱狀電極19、柱狀電極20於被樹脂層22被覆時不易彎曲，且不易倒塌。
接著，如圖15所示，利用樹脂層22被覆半導體晶片11的積層體及柱狀電極19、柱狀電極20。樹脂層22例如可使用環氧系、酚系、聚醯亞胺系、聚醯胺系、丙烯酸系、PBO系、矽酮系、苯並環丁烯系等樹脂、該些的混合材料、複合材料。作為環氧樹脂的例子，並無特別限定，例如可列舉雙酚A型、雙酚F型、雙酚AD型、雙酚S型等雙酚型環氧樹脂、苯酚酚醛清漆型、甲酚酚醛清漆型等酚醛清漆型環氧樹脂、間苯二酚型環氧樹脂、三苯酚甲烷三縮水甘油醚等芳香族環氧樹脂、萘型環氧樹脂、芴型環氧樹脂、二環戊二烯型環氧樹脂、聚醚改質環氧樹脂、二苯甲酮型環氧樹脂、苯胺型環氧樹脂、NBR改質環氧樹脂、CTBN改質環氧樹脂及該些的氫化物等。該些中，就與矽的密接性良好而言，較佳為萘型環氧樹脂、二環戊二烯型環氧樹脂。另外，就容易獲得快速硬化性而言，亦較佳為二苯甲酮型環氧樹脂。該些環氧樹脂可單獨使用，亦可併用兩種以上。另外，樹脂層22中亦可包含二氧化矽等填料。
接著，樹脂層22藉由利用烘箱等加熱或照射UV光而硬化。
接著，使用CMP法、機械研磨法等，對樹脂層22進行研磨直至柱狀電極19、柱狀電極20的上端露出。藉此，可獲得圖15所示的結構。
接著，如圖16所示，於樹脂層22上積層配線基板（再配線層）12。配線基板12的電極焊墊15a與柱狀電極19連接，電極焊墊15b與柱狀電極20連接。柱狀電極19、柱狀電極20以與電極焊墊15a、電極焊墊15b對應的方式於線接合中被預先引出。
其後，如圖1所示，於配線基板10的第二面F2上形成金屬凸塊13。藉此完成圖1所示的半導體裝置1。
於第二實施方式中，如圖5所示，於封裝P1的配線基板10上積層封裝P2。藉此，將封裝P2的配線基板4的金屬凸塊6與封裝P1的配線基板10的第二面F2上的電極焊墊18連接。如此可製造第二實施方式的半導體裝置1。
雖然對本發明的若干實施方式進行了說明，但該些實施方式為例示，並非意圖限定發明的範圍。該些實施方式能夠藉由其他各種方式實施，於不脫離發明的主旨的範圍內，可進行各種省略、置換、變更。該些實施方式或其變形與包含於發明的範圍或主旨中同樣地，包含於申請專利範圍所記載的發明及其均等的範圍中。
1:半導體裝置 4、10、25、27:配線基板 12:配線基板（再配線層） 5、11:半導體晶片（記憶體晶片） 5a～5c、11a～11c:半導體晶片 11A、11B:半導體晶片 26:半導體晶片（控制器晶片） 7、7c、7d、8、8a、8b、8c、15a、15b、15c、15d、16、16a、16b、16c、18、18c、18d、29a、29b、30、31、32、33:電極焊墊 9、19、20、20a、20b、20c、34、35:柱狀電極 21、22、36:樹脂層 6、13、28:金屬凸塊 F1:第一面 F2:第二面 F3:第三面 F4:第四面 F5:第五面 F6:第六面 F7:第七面 F8:第八面 F9:第九面 F10:第十面 A10、A11、A12、A13:箭頭 A1:虛線箭頭 A2:實線箭頭 4a、4c、4d、10c、10d、12a、12b、11b_1、11b_2、11c_1、11c_2:邊 10b:邊（第四邊） 10a:邊（第六邊） P1、P2、P3:封裝 C10、C18:角部 11a_1:第一邊 11a_2:第五邊 Da_1、Da_2、Db_1、Db_2、Dc_1、Dc_2:距離 Rb、Rc:空間 X、Y、Z:方向
圖1是表示第一實施方式的半導體裝置的結構的一例的示意剖面圖。 圖2A是表示配線基板的電極焊墊的配置的透視平面圖。 圖2B是表示配線基板的電極焊墊的配置的示意平面圖。 圖3是表示第二實施方式的半導體裝置的構成例的示意剖面圖。 圖4是表示第三實施方式的半導體裝置的構成例的示意剖面圖。 圖5是表示第四實施方式的半導體裝置的構成例的示意剖面圖。 圖6A是表示配線基板的電極焊墊的配置的透視平面圖。 圖6B是表示配線基板的電極焊墊的配置的示意平面圖。 圖7是表示第五實施方式的半導體裝置的構成例的示意剖面圖。 圖8是表示第六實施方式的半導體裝置的構成例的示意剖面圖。 圖9是表示第六實施方式的半導體裝置的構成例的示意剖面圖。 圖10是表示第六實施方式的封裝的構成例的示意平面圖。 圖11是表示第六實施方式的封裝的構成例的示意平面圖。 圖12是表示第六實施方式的電極焊墊的配置例及柱狀電極的構成例的示意立體圖。 圖13是表示第一實施方式的半導體裝置的製造方法的一例的示意剖面圖。 圖14是表示繼圖13之後的半導體裝置的製造方法的一例的示意剖面圖。 圖15是表示繼圖14之後的半導體裝置的製造方法的一例的示意剖面圖。 圖16是表示繼圖15之後的半導體裝置的製造方法的一例的示意剖面圖。
1:半導體裝置
10:配線基板
11:半導體晶片
11A、11B:半導體晶片
12:配線基板(再配線層)
13:金屬凸塊
15a、15b、16、18:電極焊墊
19、20:柱狀電極
22:樹脂層
F1:第一面
F2:第二面
F3:第三面
F4:第四面
A10:箭頭
A1:虛線箭頭
A2:實線箭頭
X、Y、Z:方向

Claims (10)

  1. 一種半導體裝置，包括：第一配線基板，具有第一面以及與所述第一面為相反側的第二面，且於所述第一面上設置有多個第一電極焊墊；第二配線基板，具有與所述第一面相向的第三面以及與所述第三面為相反側的第四面，且於所述第三面上設置有多個第二電極焊墊；多個第一半導體晶片，於所述第一面與所述第三面之間積層；第一柱狀電極，相對於與所述第一面及所述第三面大致垂直的第一方向朝向傾斜方向延伸，且將所述多個第一電極焊墊與所述多個第二電極焊墊之間連接；以及第一樹脂層，於所述第一面與所述第三面之間被覆所述多個第一半導體晶片及所述第一柱狀電極，其中所述第二配線基板具有設置於所述第三面上的多個第三電極焊墊，所述第一半導體晶片具有設置於與所述第二配線基板的所述第三面相向的相向面上的第四電極焊墊，所述半導體裝置更包括第二柱狀電極，所述第二柱狀電極將所述第三電極焊墊與所述第四電極焊墊之間連接，且於所述第一方向上延伸。
  2. 一種半導體裝置，包括：第一配線基板，具有第一面以及與所述第一面為相反側的第 二面，且於所述第一面上設置有多個第一電極焊墊；第二配線基板，具有與所述第一面相向的第三面以及與所述第三面為相反側的第四面，且於所述第三面上設置有多個第二電極焊墊；多個第一半導體晶片，於所述第一面與所述第三面之間積層；第一柱狀電極，相對於與所述第一面及所述第三面大致垂直的第一方向朝向傾斜方向延伸，且將所述多個第一電極焊墊與所述多個第二電極焊墊之間連接；第一樹脂層，於所述第一面與所述第三面之間被覆所述多個第一半導體晶片及所述第一柱狀電極；第一封裝，包括所述第一配線基板、所述多個第一半導體晶片、所述第二配線基板及所述第一柱狀電極；以及第二封裝，包括第三配線基板、多個第二半導體晶片、第三柱狀電極及第二樹脂層，所述第三配線基板具有第五面以及與所述第五面為相反側的第六面，且於所述第五面上設置有多個第五電極焊墊，所述多個第二半導體晶片積層於所述第三配線基板的所述第五面的上方，所述第三柱狀電極於所述第一方向上延伸且將設置於所述第二半導體晶片的第六電極焊墊與所述第五電極焊墊之間連接，所述第二樹脂層於所述第五面側被覆所述多個第二半導體晶片及所述第三柱狀電極，所述第二封裝積層於所述第一配線基板上，並與所述第一配線基板電連接， 其中積層有多個所述第一封裝，所述第二封裝積層於最上段的所述第一封裝的所述第一配線基板上。
  3. 一種半導體裝置，包括：第一配線基板，具有第一面以及與所述第一面為相反側的第二面，且於所述第一面上設置有多個第一電極焊墊；第二配線基板，具有與所述第一面相向的第三面以及與所述第三面為相反側的第四面，且於所述第三面上設置有多個第二電極焊墊；多個第一半導體晶片，於所述第一面與所述第三面之間積層；第一柱狀電極，相對於與所述第一面及所述第三面大致垂直的第一方向朝向傾斜方向延伸，且將所述多個第一電極焊墊與所述多個第二電極焊墊之間連接；以及第一樹脂層，於所述第一面與所述第三面之間被覆所述多個第一半導體晶片及所述第一柱狀電極；其中於自所述第一方向觀察的俯視下，藉由所述第一柱狀電極連接的所述第一電極焊墊與所述第二電極焊墊彼此錯開地配置，於自所述第一方向觀察的俯視下，藉由所述第一柱狀電極連接的所述第一電極焊墊設置於所述第一配線基板的第一邊側，藉由所述第一柱狀電極連接的所述第二電極焊墊設置於與和所述第一邊相向的所述第二配線基板的第二邊鄰接的第三邊側。
  4. 一種半導體裝置，包括：第一配線基板，具有第一面以及與所述第一面為相反側的第二面，且於所述第一面上設置有多個第一電極焊墊；第二配線基板，具有與所述第一面相向的第三面以及與所述第三面為相反側的第四面，且於所述第三面上設置有多個第二電極焊墊；多個第一半導體晶片，於所述第一面與所述第三面之間積層；第一柱狀電極，相對於與所述第一面及所述第三面大致垂直的第一方向朝向傾斜方向延伸，且將所述多個第一電極焊墊與所述多個第二電極焊墊之間連接；第一樹脂層，於所述第一面與所述第三面之間被覆所述多個第一半導體晶片及所述第一柱狀電極；第一封裝，包括所述第一配線基板、所述多個第一半導體晶片、所述第二配線基板及所述第一柱狀電極；第二封裝，包括第三配線基板、多個第二半導體晶片、第三柱狀電極及第二樹脂層，所述第三配線基板具有第五面以及與所述第五面為相反側的第六面，且於所述第五面上設置有多個第五電極焊墊，所述多個第二半導體晶片積層於所述第三配線基板的所述第五面的上方，所述第三柱狀電極於所述第一方向上延伸且將設置於所述第二半導體晶片的第六電極焊墊與所述第五電極焊墊之間連接，所述第二樹脂層於所述第五面側被覆所述多個第二半導體晶片及所述第三柱狀電極，所述第二封裝積層於所述第一 配線基板上，並與所述第一配線基板電連接；以及第三封裝，所述第三封裝包括：第四配線基板，具有第七面以及與所述第七面為相反側的第八面，且於所述第七面上設置有多個第七電極焊墊；第五配線基板，具有與所述第七面相向的第九面以及與所述第九面為相反側的第十面，且於所述第九面上設置有多個第八電極焊墊；第三半導體晶片，設置於所述第七面與所述第九面之間；第四柱狀電極，相對於所述第一方向朝向傾斜方向延伸且將所述多個第七電極焊墊與所述多個第八電極焊墊之間連接；以及第三樹脂層，於所述第七面與所述第九面之間被覆所述第三半導體晶片及所述第四柱狀電極，其中所述第三封裝積層於所述第二配線基板的所述第四面側。
  5. 一種半導體裝置，包括：第一配線基板，具有第一面以及與所述第一面為相反側的第二面，且於所述第一面上設置有多個第一電極焊墊；第二配線基板，具有與所述第一面相向的第三面以及與所述第三面為相反側的第四面，且於所述第三面上設置有多個第二電極焊墊；多個第一半導體晶片，於所述第一面與所述第三面之間積層； 第一柱狀電極，相對於與所述第一面及所述第三面大致垂直的第一方向朝向傾斜方向延伸，且將所述多個第一電極焊墊與所述多個第二電極焊墊之間連接；第一樹脂層，於所述第一面與所述第三面之間被覆所述多個第一半導體晶片及所述第一柱狀電極，其中於自所述第一方向觀察的俯視下，所述第一電極焊墊於所述第一配線基板上，於列方向上以m列、於行方向上以n行排列(m、n為1以上的整數且m≠n)，所述第二電極焊墊於所述第二配線基板上，於所述列方向上排列成n列，於所述行方向上排列成m行。
  6. 如請求項1至第5項中任一項所述的半導體裝置，更包括：金屬凸塊，設置於所述第一配線基板的所述第二面或所述第二配線基板的所述第四面上，且經由所述第一配線基板或第二配線基板與所述多個第一電極焊墊或第二電極焊墊電連接。
  7. 如請求項3所述的半導體裝置，其中於自所述第一方向觀察的俯視下，藉由所述第一柱狀電極連接的所述第一電極焊墊與所述第二電極焊墊設置於所述第一配線基板或所述第二配線基板的第一邊側，且於沿著所述第一邊的方向上彼此錯開地配置。
  8. 如請求項2或請求項4所述的半導體裝置，其中於自所述第一方向觀察的俯視下，藉由所述第一柱狀電極連接的所 述第一電極焊墊及所述第二電極焊墊配置於所述第一配線基板或所述第二配線基板的角部。
  9. 一種半導體裝置的製造方法，包括：於第一配線基板上積層多個第一半導體晶片，其中所述第一配線基板具有設置有多個第一電極焊墊的第一面、以及與所述第一面為相反側的第二面；與所述第一電極焊墊接合，相對於與所述第一面大致垂直的第一方向朝向傾斜方向引出導線，切斷所述導線，以形成第一柱狀電極；利用第一樹脂層被覆所述多個第一半導體晶片及所述第一柱狀電極；對所述第一樹脂層進行研磨，使所述第一柱狀電極的上端露出；以及於所述第一樹脂層上積層第二配線基板，其中所述第二配線基板具有設置有多個第二電極焊墊的第三面、以及與所述第三面為相反側的第四面，將所述第一柱狀電極與設置於所述第二配線基板上所述第三面的第二電極焊墊連接，所述第二配線基板具有設置於所述第三面上的多個第三電極焊墊，所述第一半導體晶片具有設置於與所述第二配線基板的所述第三面相向的相向面上的第四電極焊墊，於所述形成第一柱狀電極的步驟中，與所述第四電極焊墊接合，相對於與所述第一面大致垂直的所述第一方向引出導線，切 斷所述導線，以形成第二柱狀電極，於所述第一樹脂層上積層第二配線基板的步驟中，所述第二柱狀電極將所述第三電極焊墊與所述第四電極焊墊之間連接，且於所述第一方向上延伸。
  10. 如請求項9所述的半導體裝置的製造方法，其中於包括所述第一配線基板、所述多個第一半導體晶片、所述第二配線基板及所述第一柱狀電極的第一封裝的所述第二配線基板上積層第二封裝。
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