TWI790670B - 半導體裝置 - Google Patents

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TWI790670B
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semiconductor
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semiconductor wafer
wafer
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三浦正幸
佐野雄一
長谷川一磨
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日商鎧俠股份有限公司
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Abstract

本實施方式之半導體裝置具備第1積層體、第1柱狀電極、第2積層體、第2柱狀電極、及第3半導體晶片。第1積層體由複數個第1半導體晶片於與積層方向垂直之方向錯開積層而成。第1柱狀電極與第1半導體晶片之電極墊連接，且沿著第1半導體晶片之積層方向延伸。第2積層體於與積層方向垂直之方向上與第1積層體並排配置，由複數個第2半導體晶片於與積層方向垂直之方向錯開積層而成。第2柱狀電極與第2半導體晶片之電極墊連接，且沿著第2半導體晶片之積層方向延伸。第3半導體晶片以對第1柱狀電極之距離、與對第2柱狀電極之距離大致相等之方式配置。

Description

半導體裝置
本實施方式係關於一種半導體裝置。
於半導體裝置之封裝構造中，記憶體晶片及控制器晶片等半導體晶片設置於基板上。業界期望與半導體晶片連接之配線之配線長度更短，且不均較小。
本發明之實施方式提供一種可使配線長度更合適之半導體裝置。
本實施方式之半導體裝置具備第1積層體、第1柱狀電極、第2積層體、第2柱狀電極、及第3半導體晶片。第1積層體由複數個第1半導體晶片於與積層方向垂直之方向錯開積層而成。第1柱狀電極與第1半導體晶片之電極墊連接，且沿著第1半導體晶片之積層方向延伸。第2積層體於與積層方向垂直之方向上與第1積層體並排配置，由複數個第2半導體晶片於與積層方向垂直之方向錯開積層而成。第2柱狀電極與第2半導體晶片之電極墊連接，且沿著第2半導體晶片之積層方向延伸。第3半導體晶片以對第1柱狀電極之距離與對第2柱狀電極之距離大致相等之方式配置。
根據上述構成，可提供一種可使配線長度更合適之半導體裝置。
以下，參照圖式對本發明之實施方式進行說明。本實施方式並不限定本發明。於以下之實施方式中，上下方向表示使半導體晶片之積層方向為上或下時之相對方向，有時與依據重力加速度之上下方向不同。圖式係模式性或概念性之圖，各部分之比率等未必與實物相同。於說明書與圖式中，對與已出現之圖式中上文已敍述過之內容相同之要素標註相同之符號，並適當省略詳細之說明。
(第1實施方式)圖1係表示第1實施方式之半導體裝置1之一構成例之剖視圖。半導體裝置1具備積層體S1、柱狀電極30、積層體S2、柱狀電極70、半導體晶片200、連接柱210、樹脂層90、再配線層100、及金屬凸塊150。半導體裝置1例如可為NAND(Not AND，反及)型快閃記憶體、LSI(Large Scale Integration，大規模積體電路)等半導體封裝。
積層體S1具有半導體晶片10及接著層20。接著層20例如為DAF(Die Attachment Film，晶粒黏結膜)。積層體S1係複數個半導體晶片10向與積層方向垂直之方向錯開積層而成之積層體。
複數個半導體晶片10分別具有第1面F10a及與第1面為相反側之第2面F10b。記憶胞陣列、電晶體或電容器等半導體元件(未圖示)形成於各半導體晶片10之第1面F10a上。半導體晶片10之第1面F10a上之半導體元件由未圖示之絕緣膜被覆保護。該絕緣膜例如使用氧化矽膜或氮化矽膜等無機系絕緣材料。又，該絕緣膜亦可使用於無機系絕緣材料上形成有有機系絕緣材料而成之材料。作為有機系絕緣材料，例如，可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole，對伸苯基苯雙㗁唑)系樹脂、矽酮系樹脂、苯并環丁烯系樹脂等樹脂或該等樹脂之混合材料、複合材料等有機系絕緣材料。半導體晶片10例如亦可為NAND型快閃記憶體之記憶體晶片或者搭載有任意之LSI之半導體晶片。半導體晶片10可為相互具有相同構成之半導體晶片，但亦可為相互具有不同構成之半導體晶片。
複數個半導體晶片10被積層，且利用接著層20接著。作為接著層20，例如，可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽酮系樹脂、苯并環丁烯系樹脂等樹脂或該等樹脂之混合材料、複合材料等有機系絕緣材料。複數個半導體晶片10分別具有於第1面F10a上露出之電極墊15。積層於半導體晶片10(下段半導體晶片10)之上之其他半導體晶片10(上段半導體晶片10)以不重疊於下段半導體晶片10之電極墊15上之方式，向與下段半導體晶片10之設置有電極墊15之邊大致垂直之方向(X方向)錯開積層。
電極墊15電性連接於設置於半導體晶片10之半導體元件中之任一個元件。電極墊15例如可使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta、TiN、TaN、CrN等單體、該等之中之2種以上之複合膜、或該等之中之2種以上之合金等低電阻金屬。
柱狀電極30連接於半導體晶片10之電極墊15，且沿著複數個半導體晶片10之積層方向(Z方向)延伸。接著層20局部被去除，以露出電極墊15之一部分，柱狀電極30能夠連接於電極墊15。或者，接著層20貼附於上段半導體晶片10之第2面F10b，且以不與下段半導體晶片10之電極墊15重疊之方式設置。柱狀電極30之下端例如藉由打線接合法而連接於電極墊15。柱狀電極30之上端到達樹脂層90之上表面，且於該上表面露出。柱狀電極30之上端連接於再配線層100之電極墊110。
又，積層體S1之半導體晶片10朝向積層體S2錯開積層，以露出電極墊15。柱狀電極30於第1面F10a與配置於與積層體S2為相反側之電極墊15連接。
積層體S2具有半導體晶片50及接著層60。積層體S2係複數個半導體晶片50向與積層方向垂直之方向錯開積層而成之積層體。
複數個半導體晶片50分別具有第1面F50a、及與第1面F50a為相反側之第2面F50b。記憶胞陣列、電晶體或電容器等半導體元件(未圖示)形成於各半導體晶片50之第1面F50a上。半導體晶片50之第1面F50a上之半導體元件由未圖示之絕緣膜被覆保護。該絕緣膜例如使用氧化矽膜或氮化矽膜等無機系絕緣材料。又，該絕緣膜亦可使用於無機系絕緣材料上形成有有機系絕緣材料而成之材料。作為有機系絕緣材料，例如，可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽酮系樹脂、苯并環丁烯系樹脂等樹脂或該等樹脂之混合材料、複合材料等有機系絕緣材料。半導體晶片50例如亦可為NAND型快閃記憶體之記憶體晶片或者搭載有任意之LSI之半導體晶片。半導體晶片50可為相互具有相同構成之半導體晶片，但亦可為相互具有不同構成之半導體晶片。進而，半導體晶片50可為具有與半導體晶片10相同之構成之半導體晶片，但亦可為具有與半導體晶片10不同之構成之半導體晶片。
複數個半導體晶片50被積層，且利用接著層60接著。複數個半導體晶片50分別具有於第1面F50a上露出之電極墊55。積層於其他半導體晶片50上之半導體晶片50以不重疊於其他半導體晶片50之電極墊55上之方式，向與設置有電極墊55之邊大致垂直之方向(X方向)錯開積層。
電極墊55電性連接於設置於半導體晶片50之半導體元件中之任一個元件。電極墊55例如可使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta、TiN、TaN、CrN等單體、該等之中之2種以上之複合膜、或該等之中之2種以上之合金等低電阻金屬。
柱狀電極70連接於半導體晶片50之電極墊55，且沿著複數個半導體晶片50之積層方向(Z方向)延伸。接著層60局部被去除，以露出電極墊55之一部分，柱狀電極70能夠連接於電極墊55。或者，接著層60貼附於上段半導體晶片50之第2面F50b，且以不與下段半導體晶片50之電極墊55重疊之方式設置。柱狀電極70之下端例如藉由打線接合法而連接於電極墊55。柱狀電極70之上端到達樹脂層90之上表面，且於該上表面露出。柱狀電極70之上端連接於再配線層100之電極墊110。
又，積層體S2之半導體晶片50朝向積層體S1錯開積層，以露出電極墊55。柱狀電極70於第1面F50a與配置於與積層體S1為相反側之電極墊55連接。
半導體晶片200具有第1面F200a及與第1面為相反側之第2面F200b。電晶體或電容器等半導體元件(未圖示)形成於各半導體晶片200之第1面F200a上。半導體晶片200之第1面F200a上之半導體元件由未圖示之絕緣膜被覆保護。該絕緣膜例如可使用氧化矽膜或氮化矽膜等無機系絕緣材料。又，該絕緣膜亦可使用於無機系絕緣材料上形成有有機系絕緣材料而成之材料。作為有機系絕緣材料，例如，可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽酮系樹脂、苯并環丁烯系樹脂等樹脂或該等樹脂之混合材料、複合材料等有機系絕緣材料。半導體晶片200例如亦可為控制記憶體晶片(半導體晶片10、50)之控制器晶片或者搭載有任意之LSI之半導體晶片。
半導體晶片200積層於半導體晶片10、50上，且利用接著層而接著於半導體晶片10、50。半導體晶片200分別具有於第1面F00a上露出之電極墊205。自與積層方向垂直之方向觀察時，半導體晶片200設置於第1邊1L與第2邊2L之間，上述第1邊1L係作為第1積層體S1之最下層晶片之第1最下層晶片10B之外邊中與第2積層體S2相反方向之邊，上述第2邊2L係作為第2積層體S2之最下層晶片之第2最下層晶片50B之外邊中與第1積層體S1相反方向之邊。再者，關於半導體晶片200之配置詳情，將於下文中說明。
連接柱(連接凸塊)210連接於半導體晶片200之電極墊205，且沿著Z方向延伸。連接柱210之下端連接於半導體晶片200之電極墊205。連接柱210之上端到達樹脂層90之上表面，且於該上表面露出。連接柱210之上端連接於再配線層100之電極墊110。連接柱210之材料例如可使用Cu等導電性金屬。柱狀電極30、及柱狀電極70藉由打線接合等形成，連接柱210亦可利用鍍覆法等形成，因此，柱狀電極30及柱狀電極70與連接柱210之粗度、材質亦可不同。
樹脂層90將積層體S1、S2、半導體晶片200及柱狀電極30、70以及連接柱210被覆(密封)，且於上表面露出柱狀電極30、70及連接柱210之前端。
樹脂層90例如可使用酚系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽酮系樹脂、苯并環丁烯系樹脂等樹脂或該等樹脂之混合材料、複合材料等有機系絕緣材料。
再配線層(RDL(Re Distribution Layer))100設置於樹脂層90上，且電性連接於柱狀電極30、70、及連接柱210。再配線層100係使複數個配線層與複數個絕緣層積層而成之多層配線層，將柱狀電極30、70及連接柱210分別電性連接於金屬凸塊150。再者，圖1模式性地表示再配線層100內之配線層。
金屬凸塊150設置於再配線層100上，且電性連接於再配線層100之配線層。金屬凸塊150用於與外部裝置(未圖示)之連接。金屬凸塊150例如可使用Sn、Ag、Cu、Au、Pd、Bi、Zn、Ni、Sb、In、Ge之單體、該等之中之2種以上之複合膜、或合金。
接下來，對積層體S1、S2之配置詳情進行說明。
積層體S2於與積層方向垂直之方向上與積層體S1並排配置。積層體S1、S2例如以最下段之半導體晶片10、及最下段之半導體晶片50各自之第2面F10b、F50b成為同一面之方式配置。積層體S1之高度與積層體S2之高度大致相同。
接下來，對半導體晶片200之配置詳情進行說明。
於圖1所示之例子中，半導體晶片200以到柱狀電極30之距離與到柱狀電極7之距離大致相等之方式配置。又，半導體晶片200以跨2個積層體S1、S2之方式配置。半導體晶片200以跨作為第1積層體S1之最上層晶片之第1最上層晶片10U、與作為第2積層體S2之最上層晶片之第2最上層晶片50U之方式設置。
圖1之箭頭A1表示再配線層100內之自半導體晶片200到外部裝置(金屬凸塊150)為止之連接配線。藉由將半導體晶片200以跨積層體S1、S2之方式配置，可抑制半導體晶片200與外部裝置之間之配線長度之不均，且可使配線長度更短。
圖1之箭頭A2表示再配線層100內自半導體晶片200到半導體晶片10、50之連接配線。藉由將半導體晶片200以跨積層體S1、S2之方式配置，可使自半導體晶片200到半導體晶片10之配線長度、與自半導體晶片200到半導體晶片50之配線長度大致相等。即，可抑制配線長度之不均，可更容易地進行等長配線。
圖2係表示第1實施方式之半導體裝置1之一構成例之俯視圖。圖2亦為自Z方向觀察圖1之積層體S1、S2及半導體晶片200之圖。
自積層方向觀察，半導體晶片200配置於積層體S1、S2之區域之大致中心部。又，自積層方向觀察，半導體晶片200配置於封裝之大致中心部。
又，於圖2所示之例子中，自積層方向觀察，半導體晶片10、50、200為大致矩形狀。於該情形時，半導體晶片10、50以各自之長邊相對向之方式配置，以使封裝面積變小。半導體晶片200以半導體晶片200之長邊與半導體晶片10、50之長邊正交之方式配置。半導體晶片200之第3邊3L與第1邊1L及第2邊2L並行設置。
接下來，對半導體裝置1之製造方法進行說明。
圖3A～圖3F係表示第1實施方式之半導體裝置1之製造方法之一例之剖視圖。再者，於圖3A～圖3F中，省略了接著層20、60及電極墊15、55、205等。
首先，如圖3A所示，藉由於支持基板2上積層複數個半導體晶片10，而形成積層體S1。此時，半導體晶片10藉由接著層20而接著於其他半導體晶片10上。支持基板2可為矽、玻璃、陶瓷、樹脂板、引線框架等金屬板等。
接下來，藉由於支持基板2上積層複數個半導體晶片50，而形成積層體S2。此時，半導體晶片50藉由接著層60而接著於其他半導體晶片50上。
再者，要先形成積層體S1、S2之哪一者均可。
接下來，如圖3B所示，將半導體晶片200積層於最上段之半導體晶片10、50上。即，半導體晶片200係於半導體晶片10、50積層後搭載於2個積層體S1、S2上。半導體晶片200以跨2個積層體S1、S2之方式搭載。連接柱210例如於將半導體晶片200設置於最上段之半導體晶片50上之前，形成於半導體晶片200之電極墊205。連接柱210例如利用鍍覆法形成。連接柱210之材料例如可使用Cu等導電性金屬。
接下來，如圖3C所示，於半導體晶片10、50上分別形成柱狀電極30、70。於半導體晶片10、50之電極墊15、55上利用打線接合法來接合金屬線(導電性線)，將該金屬線向相對於第1面F10a、F50a大致垂直之方向拉出而形成柱狀電極30、70。又，柱狀電極30、70於上端被切斷，利用柱狀電極30、70本身之剛性而直接維持直立狀態。
柱狀電極30、70例如可使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta之單體、該等之中之2種以上之複合材料或該等之中之2種以上之合金等。較佳為，使用Au、Ag、Cu、Pd之單體、該等之中之2種以上之複合材料或該等之中之2種以上之合金等作為柱狀電極30、70之材料。更佳為，使用該等之中之硬度較高之材料，例如使用Cu、CuPd合金、於Cu上被覆Pd而成之材料，作為柱狀電極30、70之材料。藉此，柱狀電極30、70由樹脂層90被覆時不易彎曲，不易倒塌。
接下來，如圖3D所示，利用樹脂層90被覆包含積層體S1、S2、半導體晶片200、柱狀電極30、70及連接柱210之構造體。樹脂層90例如可使用環氧系、酚系、聚醯亞胺系、聚醯胺系、丙烯酸系、PBO系、矽酮系、苯并環丁烯系等樹脂、該等樹脂之混合材料、複合材料。作為環氧樹脂之例子，並不特別限定，例如，可列舉雙酚A型、雙酚F型、雙酚AD型、雙酚S型等雙酚型環氧樹脂、酚系酚醛清漆型、甲酚酚醛清漆型等酚醛清漆型環氧樹脂、間苯二酚型環氧樹脂、三苯酚甲烷三縮水甘油醚等芳香族環氧樹脂、萘型環氧樹脂、茀型環氧樹脂、二環戊二烯型環氧樹脂、聚醚改性環氧樹脂、二苯甲酮型環氧樹脂、苯胺型環氧樹脂、NBR改性環氧樹脂、CTBN改性環氧樹脂、及該等樹脂之氫化物等。該等樹脂之中，萘型環氧樹脂、二環戊二烯型環氧樹脂因與矽之密接性良好而較佳。又，二苯甲酮型環氧樹脂因容易獲得速硬化性，故而亦較佳。該等環氧樹脂既可單獨使用，亦可併用2種以上。又，亦可於樹脂層90中包含二氧化矽等填料。
於形成樹脂層90之後，利用烘箱等對樹脂層90進行加熱或者對樹脂層90照射UV(Ultraviolet，紫外線)光，藉此使樹脂層90硬化。
接下來，如圖3E所示，對樹脂層90之上表面進行研削，以使柱狀電極30、70及連接柱210自樹脂層90露出。例如，使用CMP(Chemical Mechanical Polishing，化學機械拋光)法或機械研磨法等，對樹脂層90進行研磨直至柱狀電極30、70及連接柱210露出為止。
接下來，如圖3F所示，於樹脂層90上形成再配線層100。再配線層100之絕緣層例如可使用環氧系、酚系、聚醯亞胺系、聚醯胺系、丙烯酸系、PBO系、矽酮系、苯并環丁烯系等樹脂、該等樹脂之混合材料、複合材料。再配線層100之配線層例如可使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta、TiN、TaN、CrN等單體、該等之中之2種以上之複合材料或該等之中之2種以上之合金等。再者，圖3F模式性地表示再配線層100內之配線層。
接下來，使用熱、激光等光將支持基板2剝離。或者，亦可將支持基板2研磨去除。再者，設置於最下段之半導體晶片10、50之第2面F10b、F50b之接著層20、60亦被去除。
圖3F之工序之後，於再配線層100上形成金屬凸塊150。金屬凸塊150例如可使用球型搭載、鍍覆法、印刷法而形成。金屬凸塊150例如可使用Sn、Ag、Cu、Au、Pd、Bi、Zn、Ni、Sb、In、Ge之單體、該等之中之2種以上之複合膜、或合金。
然後，藉由切割將圖3F之工序中所獲得之構造體及樹脂層90單片化為每個封裝。藉此，獲得圖1所示之半導體裝置1。
再者，於圖3A～圖3C之工序中，亦可依次進行積層體S1之形成、柱狀電極30之形成、積層體S2之形成、及柱狀電極70之形成。
又，於封裝之厚度有裕度之情形時，於圖3F之工序中，亦可不將支持基板2去除，而直接殘置。於該情形時，半導體裝置1之封裝與支持基板2一起被切割。利用支持基板2可保護最下段之半導體晶片10之第2面F10b、及最下段之半導體晶片50之第2面F50b。於支持基板2為金屬等之情形時，電磁波屏蔽性提高。進而，亦可使支持基板2為接地電位。此時，於支持基板2與第1積層體S1及第2積層體S2之間介置接著層。
於上述實施方式中，作為一例，柱狀電極30、70係利用打線接合法而形成，但亦可利用鍍覆法形成。例如，將到達電極墊15、55之孔形成於樹脂層90之後，利用鍍覆法將金屬材料嵌埋於孔中。藉此，可利用鍍覆法形成柱狀電極30、70。柱狀電極30、70亦可使用此種鍍覆法與打線接合法這兩種方法而形成。
本實施方式之柱狀電極30、70亦可與導線混合存在，上述導線將通常利用打線接合法形成之半導體晶片之電極墊間直接連接。進而，將半導體晶片間直接連接之導線、利用打線接合法形成之柱狀電極、及利用鍍覆法形成之柱狀電極亦可混合存在。
如上所述，根據第1實施方式，半導體晶片200以到柱狀電極30之距離與到柱狀電極70之距離大致相等之方式配置。又，半導體晶片200以跨2個積層體S1、S2之方式配置。藉此，可使作為再配線層100之基板內之配線長度更短。又，可抑制配線長度之不均，使等長配線更加容易。因此，可使配線長度更合適。
圖4係表示比較例之半導體裝置1a之一構成例之剖視圖。
於圖4所示之例子中，半導體晶片200a配置於積層體S2a上。因此，半導體晶片200a配置於到柱狀電極30a之距離與到柱狀電極70a之距離不同之位置。於該情形時，如圖4之箭頭A1所示，配線長度之不均變大，藉此有可能導致半導體晶片200a到外部裝置為止之配線長度變長。半導體晶片200a與外部裝置之間之配線長度變長會導致妨礙半導體裝置1a之高速化。又，如圖4之箭頭A2所示，配線長度之不均變大，藉此導致自半導體晶片200a到半導體晶片10a為止之配線長度較自半導體晶片200a到半導體晶片50a為止之配線長度長。因此，等長配線變得困難。
相對於此，於第1實施方式中，半導體晶片200以到柱狀電極30、70之距離分別大致相等之方式配置。又，自積層方向觀察，半導體晶片200配置於封裝之大致中心部。藉此，如圖1之箭頭A1所示，可抑制半導體晶片200與外部裝置之間之配線長度變長。又，如圖1之箭頭A2所示，可於半導體晶片200與半導體晶片10、50之間更加容易地進行等長配線。
又，於第1實施方式中，使用再配線層100作為基板。藉由使用再配線層100，與覆晶連接於配線基板相比，可獲得更細之配線。然而，亦可不設置再配線層100，而將圖3E所示之樹脂層90覆晶連接於配線基板。例如，於相鄰之柱狀電極間之間隔較寬之情形時，不需要再配線層100。藉此，不需要搭載再配線層100之工序。又，由於不需要再配線層100，故而半導體裝置1之成本得以降低。
又，於第1實施方式中，積層體S1中之半導體晶片10之積層數與積層體S2中之半導體晶片50之積層數大致相同，為4段。這自等長配線之觀點來看更好。
又，於半導體晶片200之電極墊205連接著連接柱210。亦考慮代替連接柱210而將柱狀電極連接於電極墊205。然而，電極墊205之墊間距越小則越難形成柱狀電極。因此，雖然亦可使用柱狀電極，但使用連接柱210更好。
再者，上述積層體S1、S2之積層數為一例。
(第1實施方式之變化例)圖5係表示第1實施方式之變化例之半導體裝置1之一構成例之剖視圖。
半導體裝置1進而具備積層體S3及柱狀電極620。
積層體S1具有經積層之2段半導體晶片10。積層體S2具有經積層之2段半導體晶片50。
積層體S3以跨大致相同高度之2個積層體S1、S2之方式配置。積層體S3具有經積層之4段半導體晶片600。積層體S3之半導體晶片600向與積層方向垂直之方向錯開積層。複數個半導體晶片600利用接著層610接著。於圖5所示之例子中，積層體S3之半導體晶片600與積層體S2同樣地，向-X方向錯開積層。再者，亦可認為積層體S3係自積層體S2延長積層之積層體。即，亦可考慮以跨積層體S1之方式，使積層體S2中途之1個半導體晶片之錯開量變大。
柱狀電極620連接於半導體晶片600之電極墊605，且沿著複數個半導體晶片600之積層方向(Z方向)延伸。
又，積層體S3之半導體晶片600向與積層體S2相同之方向錯開積層，以露出電極墊605。柱狀電極620於第1面F600a與配置於與積層體S1為相反側之電極墊605連接。
半導體晶片200配置於積層體S3上。藉此，能夠以自半導體晶片200到半導體晶片10為止之配線長度、與自半導體晶片200到半導體晶片50為止之配線長度大致相等之方式，配置半導體晶片200。其結果，可使配線長度更短，又，可使等長配線更加容易。
又，柱狀電極620配置於柱狀電極30與柱狀電極70之間。因此，可使自半導體晶片200到半導體晶片600為止之配線長度較自半導體晶片200到半導體晶片10、50為止之配線長度短。
再者，積層體S3亦可為1段半導體晶片600。
(第2實施方式)圖6係表示第2實施方式之半導體裝置1之一構成例之剖視圖。第2實施方式與第1實施方式相比，半導體晶片200之配置不同。又，積層體S1、S2之半導體晶片10、50之錯開方向亦與第1實施方式不同。
積層體S1之半導體晶片10朝向與積層體S2及半導體晶片200相反之方向(-X方向)錯開積層，以露出電極墊15。又，柱狀電極30於第1面F10a與配置於積層體S2及半導體晶片200側之電極墊15連接。
積層體S2之半導體晶片50朝向與積層體S1及半導體晶片200相反之方向(X方向)錯開積層，以露出電極墊55。又，柱狀電極70於第1面F50a與配置於積層體S1及半導體晶片200側之電極墊55連接。
半導體晶片200並排配置於積層體S1與積層體S2之間。更詳細而言，半導體晶片200以與積層體S1及積層體S2相鄰且隔在其等之間之方式配置。
又，半導體晶片200例如以最下段之半導體晶片10、最下段之半導體晶片50、及半導體晶片200之各自之第2面F10b、F50b、F200b成為同一面之方式配置。半導體晶片200於動作過程中溫度容易升高。由於半導體晶片200之第2面F200b自樹脂層90露出，故而能夠提高半導體晶片200之散熱性。
又，半導體晶片200較半導體晶片10、50厚。藉此，可使所形成之連接柱210更短。半導體晶片200之厚度與半導體晶片10、50中任一較高者之高度大致相同。半導體晶片200係對半導體元件之相反側即第2面F200b之半導體基板進行研磨，而薄化為所期望之厚度。於圖6所示之例子中，半導體晶片200之厚度例如與積層體S1、S2之高度大致相同。半導體晶片200之厚度例如為約300 μm～約500 μm。又，半導體晶片200之高度亦可高於積層體S1、S2之高度。此時，可使連接柱210之長度變短。於利用鍍覆法等形成連接柱210之情形時，可縮短形成時間，需要之資源亦少。
接下來，對半導體裝置1之製造方法進行說明。
圖7A及圖7B係表示第2實施方式之半導體裝置之製造方法之一例之剖視圖。
首先，如圖7A所示，於形成積層體S1、S2之後，形成柱狀電極30、70。
接下來，如圖7B所示，將半導體晶片200設置於積層體S1與積層體S2之間。之後之工序與第1實施方式之圖3D以後相同。
如圖7A及圖7B所示，更佳為依次進行柱狀電極30、70之形成、及半導體晶片200之設置。若於設置半導體晶片200之後形成柱狀電極30、70，則毛細管有可能與半導體晶片200干涉，故而必須將半導體晶片200與積層體S1、S2之間擴大。這將導致封裝面積增大。
於第2實施方式中，半導體晶片200並排配置於積層體S1與積層體S2之間。藉此，與第1實施方式同樣地，可抑制自半導體晶片200到外部裝置之配線長度變長。又，能夠以自半導體晶片200到半導體晶片10之配線長度、與自半導體晶片200到半導體晶片50之配線長度大致相等之方式配置半導體晶片200。藉此，與第1實施方式同樣地，可使配線長度更短，可更容易地進行等長配線。因此，可將配線長度設為更合適之長度。
又，電極墊15、55分別配置於第1面F10a、F50a之半導體晶片200側。藉此，可使連接柱210與柱狀電極30、70之間之距離更短。其結果，可使半導體晶片200與半導體晶片10、50之間之配線長度更短。
又，第2實施方式之半導體晶片200與第1實施方式不同，未配置於積層體S1、S2上。藉此，能夠形成不考慮積層體S1、S2之高度公差，而考慮半導體晶片200本身之厚度公差的長度之連接柱210。其結果，可使所形成之連接柱210更短。
第2實施方式之半導體裝置1之其他構成由於與第1實施方式之半導體裝置1之對應之構成相同，故而省略其詳細說明。第2實施方式之半導體裝置1能夠獲得與第1實施方式相同之效果。
(第2實施方式之變化例)圖8係表示第2實施方式之變化例之半導體裝置1之一構成例之剖視圖。第2實施方式之變化例與第2實施方式相比，積層體S1、S2之半導體晶片10、50之錯開方向不同。
積層體S1之半導體晶片10朝向積層體S2及半導體晶片200錯開積層。因此，電極墊15於第1面F10a上配置於與積層體S2及半導體晶片200相反側。
積層體S2之半導體晶片50朝向積層體S1及半導體晶片200錯開積層。因此，電極墊55於第1面F50a上配置於與積層體S1及半導體晶片200相反側。
圖8之箭頭A2較第2實施方式中之圖6之箭頭A2長。因此，電極墊15、55雖然亦可配置於與半導體晶片200相反側，但自配線長度之觀點來看，如第2實施方式般配置於半導體晶片200側更好。
(其他實施方式) (a)於第1實施方式中，第1積層體S1、第2積層體S2之下表面自樹脂層90露出。此時，散熱性提高。第1積層體S1、第2積層體S2之下表面亦可由樹脂層90覆蓋。此時，藉由將第1積層體S1、第2積層體S2之下表面利用樹脂密封，從而穩定性提高。若使第1積層體S1、第2積層體S2之下表面之樹脂層90之厚度適當，就能夠兼具散熱性與穩定性。於第2實施方式中，半導體晶片200之下表面亦可由樹脂層90覆蓋。此時，藉由將半導體晶片200之下表面利用樹脂密封，從而穩定性提高。若使半導體晶片200之下表面之樹脂層90之厚度適當，就能夠兼具散熱性與穩定性。
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能以其他各種方式實施，於不脫離發明主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明及與其均等之範圍內。 相關申請案之引用
本申請案基於2021年03月05日提出申請之先前日本專利申請案第2021-035711號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。
1:半導體裝置 1a:半導體裝置 1L:第1邊 2L:第2邊 3L:第3邊 10:半導體晶片 10a:半導體晶片 10B:第1最下層晶片 10U:第1最上層晶片 15:電極墊 20:接著層 30:柱狀電極 30a:柱狀電極 50:半導體晶片 50a:半導體晶片 50B:第2最下層晶片 50U:第2最上層晶片 55:電極墊 60:接著層 70:柱狀電極 70a:柱狀電極 90:樹脂層 100:再配線層 110:電極墊 150:金屬凸塊 200:半導體晶片 200a:半導體晶片 205:電極墊 210:連接柱 600:半導體晶片 605:電極墊 620:柱狀電極 A1:箭頭 A2:箭頭 F10a:第1面 F10b:第2面 F50a:第1面 F50b:第2面 F200a:第1面 F200b:第2面 S1:積層體 S2:積層體 S2a:積層體 S3:積層體
圖1係表示第1實施方式之半導體裝置之一構成例之剖視圖。  圖2係表示第1實施方式之半導體裝置之一構成例之俯視圖。  圖3A係表示第1實施方式之半導體裝置之製造方法之一例之剖視圖。  圖3B係表示繼圖3A之後之半導體裝置之製造方法之一例之剖視圖。  圖3C係表示繼圖3B之後之半導體裝置之製造方法之一例之剖視圖。  圖3D係表示繼圖3C之後之半導體裝置之製造方法之一例之剖視圖。  圖3E係表示繼圖3D之後之半導體裝置之製造方法之一例之剖視圖。  圖3F係表示繼圖3E之後之半導體裝置之製造方法之一例之剖視圖。  圖4係表示比較例之半導體裝置之一構成例之剖視圖。  圖5係表示第1實施方式之變化例之半導體裝置之一構成例之剖視圖。  圖6係表示第2實施方式之半導體裝置之一構成例之剖視圖。  圖7A係表示第2實施方式之半導體裝置之製造方法之一例之剖視圖。  圖7B係表示繼圖7A之後之半導體裝置之製造方法之一例之剖視圖。  圖8係表示第2實施方式之變化例之半導體裝置之一構成例之剖視圖。
1:半導體裝置
1L:第1邊
2L:第2邊
3L:第3邊
10:半導體晶片
10B:第1最下層晶片
10U:第1最上層晶片
15:電極墊
20:接著層
30:柱狀電極
50:半導體晶片
50B:第2最下層晶片
50U:第2最上層晶片
55:電極墊
60:接著層
70:柱狀電極
90:樹脂層
100:再配線層
110:電極墊
150:金屬凸塊
200:半導體晶片
205:電極墊
210:連接柱
A1:箭頭
A2:箭頭
F10a:第1面
F10b:第2面
F50a:第1面
F50b:第2面
F200a:第1面
F200b:第2面
S1:積層體
S2:積層體

Claims (14)

  1. 一種半導體裝置，其具備：第1積層體，其由複數個第1半導體晶片於與積層方向垂直之方向錯開積層而成；第1柱狀電極，其與上述第1半導體晶片之第1電極墊連接，且沿著上述第1半導體晶片之積層方向延伸；第2積層體，其與上述第1積層體並排配置，由複數個第2半導體晶片於與積層方向垂直之方向錯開積層而成；第2柱狀電極，其與上述第2半導體晶片之第2電極墊連接，且沿著上述第2半導體晶片之積層方向延伸；第3半導體晶片，其自與上述積層方向垂直之方向觀察時，設置於第1邊與第2邊之間，上述第1邊係上述第1積層體之最下層晶片即第1最下層晶片之外邊中與上述第2積層體相反方向之邊，上述第2邊係上述第2積層體之最下層晶片即第2最下層晶片之外邊中與上述第1積層體相反方向之邊；第3柱狀電極，其與上述第3半導體晶片之第3電極墊連接，且沿著上述第3半導體晶片之積層方向延伸；樹脂，其將上述第1積層體、上述第2積層體、及上述第3半導體晶片密封；及配線層，其包含與自上述樹脂露出之上述第1柱狀電極之端部、上述第2柱狀電極及上述第3柱狀電極之端部電性連接之配線，且設置於上述樹脂；且 上述第1半導體晶片係：具有形成有上述第1電極墊之第1面及與上述第1面為相反側之面的第2面，且自上述第2面朝向上述第1面之方向作為上方向時，上述配線層位於較上述第1電極墊、上述第2電極墊及上述第3電極墊更靠上方向。
  2. 如請求項1之半導體裝置，其中上述第3半導體晶片以跨及上述第1積層體之最上層晶片即第1最上層晶片、與上述第2積層體之最上層晶片即第2最上層晶片之方式設置。
  3. 如請求項1之半導體裝置，其中上述第1積層體之高度與上述第2積層體之高度大致相同。
  4. 如請求項1之半導體裝置，其中自上述積層方向觀察，上述第1半導體晶片之上述第1邊、與上述第2半導體晶片之上述第2邊大致並行地配置，自上述積層方向觀察上述第3半導體晶片，以上述第3半導體晶片之第3邊與上述第1邊及上述第2邊並行之方式配置。
  5. 如請求項1之半導體裝置，其中上述複數個第1半導體晶片與上述複數個第2半導體晶片係記憶體晶片，上述第3半導體晶片係能夠控制上述記憶體晶片之控制晶片。
  6. 如請求項1之半導體裝置，其中上述第1積層體之高度與上述第2積層體之高度大致相同，上述半導體裝置進而具備：第3積層體，其設置於上述第1積層體或上述第2積層體之任一者，由複數個第4半導體晶片於與積層方向垂直之方向錯開積層而成；以及第4柱狀電極，其與上述第4半導體晶片之電極墊連接，且沿著上述第4半導體晶片之積層方向延伸；上述第3半導體晶片配置於上述第3積層體上。
  7. 如請求項1之半導體裝置，其進而具備設置於上述第1積層體之下表面與上述第2積層體之下表面的基板。
  8. 如請求項1之半導體裝置，其中上述第1柱狀電極及上述第2柱狀電極，與上述第3柱狀電極為不同材質。
  9. 如請求項1之半導體裝置，其中上述第3半導體晶片之下表面與上述第1最下層晶片之下表面、上述第2最下層晶片之下表面為大致相同之高度。
  10. 如請求項9之半導體裝置，其中上述第3半導體晶片較上述第1半導體晶片及上述第2半導體晶片厚。
  11. 如請求項10之半導體裝置，其中上述第3半導體晶片之厚度與上述第 1積層體及上述第2積層體中任一較高者之高度大致相同。
  12. 如請求項9至11中任一項之半導體裝置，其中上述第1積層體之上述第1半導體晶片及上述第2積層體之上述第2半導體晶片於與朝向上述第3半導體晶片之方向為相反方向側錯開而積層，上述第1柱狀電極配置於上述第3半導體晶片側，與上述第1半導體晶片之電極墊連接，上述第2柱狀電極配置於上述第3半導體晶片側，與上述第2半導體晶片之電極墊連接。
  13. 如請求項1至11中任一項之半導體裝置，其中自上述積層方向觀察，上述第3半導體晶片配置於上述第1積層體及上述第2積層體之大致中心部。
  14. 如請求項1至11中任一項之半導體裝置，其中上述第1積層體中之上述第1半導體晶片之積層數、與上述第2積層體中之上述第2半導體晶片之積層數大致相同。
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