TWI763550B - 半導體裝置及其製造方法 - Google Patents

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TWI763550B
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semiconductor
electrode
columnar electrodes
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本間荘一
坂口大輔
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日商鎧俠股份有限公司
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Abstract

本實施形態的半導體裝置是具備被層疊的複數的第1半導體晶片。 第1柱狀電極是被連接至複數的第1半導體晶片的電極墊，延伸於複數的第1半導體晶片的層疊方向。複數的第2半導體晶片是被層疊於第1半導體晶片的上方。第2柱狀電極是被連接至複數的第2半導體晶片的電極墊，延伸於複數的第2半導體晶片的層疊方向。第3柱狀電極是被連接至第1柱狀電極的前端，延伸於複數的第2半導體晶片的層疊方向。樹脂層是被覆第1半導體晶片、第2半導體晶片、第2柱狀電極及第3柱狀電極，露出第2及第3柱狀電極的前端。

Description

半導體裝置及其製造方法
本實施形態是有關半導體裝置及其製造方法。 [關聯申請案] 本案是以2020年12月21日日申請的日本專利申請案第2020-211473號為基礎主張優先權，且在此引用其內容全體。
在將複數的半導體晶片予以樹脂密封而形成的半導體封裝中，有使用金屬接線的柱狀電極被設於各半導體晶片的電極墊上的情況。金屬接線是以打線接合法來連接至各半導體晶片的電極墊，藉由被拉出至縱方向來形成於縱方向。
但，層疊多數的半導體晶片時，被連接至最下段的半導體晶片之金屬接線是需要拉長於縱方向。若拉長金屬接線，則金屬接線的前端的位置會大幅度偏離，進一步在樹脂密封時有金屬接線倒塌的情況。此情況，若電極墊間的間距變窄，則恐有鄰接的複數的柱狀電極干擾之虞。
一實施形態，提供可一面抑制倒塌或干擾，一面形成長的柱狀電極之半導體裝置。
本實施形態的半導體裝置是具備被層疊的複數的第1半導體晶片。 第1柱狀電極是被連接至複數的第1半導體晶片的電極墊，延伸於複數的第1半導體晶片的層疊方向。 複數的第2半導體晶片是被層疊於第1半導體晶片的上方。 第2柱狀電極是被連接至複數的第2半導體晶片的電極墊，延伸於複數的第2半導體晶片的層疊方向。 第3柱狀電極是被連接至第1柱狀電極的前端，延伸於複數的第2半導體晶片的層疊方向。 樹脂層是被覆第1半導體晶片、第2半導體晶片、第2柱狀電極及第3柱狀電極，露出第2及第3柱狀電極的前端。
若根據上述的構成，則可提供一種可一面抑制倒塌或干擾，一面形成長的柱狀電極之半導體裝置。
以下，參照圖面說明本發明的實施形態。本實施形態是不被限定於本發明者。在以下的實施形態中，上下方向是表示將半導體晶片的層疊方向設為上或下時的相對方向，有與對應於重力加速度的上下方向不同時。圖面是模式性或概念性者，各部分的比率等是不一定與現實者相同。在說明書與圖面中，有關既出的圖面，對於與前述者同樣的要素附上相同的符號，而適當省略詳細的說明。
(第1實施形態) 圖1A及圖1B是表示第1實施形態的半導體裝置1的構成之一例的剖面圖。半導體裝置1是具備：半導體晶片10、黏合層(DAF(Die Attachment Film))20、柱狀電極30、樹脂層40、半導體晶片50、黏合層(DAF)60、柱狀電極70、柱狀電極80及樹脂層90。半導體裝置1是例如NAND型快閃記憶體、LSI(Large Scale Integration)等的半導體封裝即可。
複數的半導體晶片10是分別具有第1面F10a及與第1面相反側的第2面F10b。電晶體或電容器等的半導體元件(未圖示)是被形成於各半導體晶片10的第1面F10a上。半導體晶片10的第1面F10a上的半導體元件是以未圖示的絕緣膜被覆保護。在此絕緣膜是例如使用矽氧化膜或矽氮化膜等的無機系絕緣材料。又，此絕緣膜是亦可使用在無機系絕緣材料上形成有機系絕緣材料的材料。有機系絕緣材料是例如使用酚醛系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽氧系樹脂、苯並環丁烯系樹脂等的樹脂、或該等的混合材料、複合材料等的有機系絕緣材料。半導體晶片10是例如NAND型快閃記憶體的記憶體晶片或搭載任意的LSI的半導體晶片即可。半導體晶片10是亦可彼此具有相同構成的半導體晶片，但亦可為具有彼此相異構成的半導體晶片。
複數的半導體晶片10是被層疊，藉由黏合層20來黏合。黏合層20是例如使用酚醛系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽氧系樹脂、苯並環丁烯系樹脂等的樹脂、或該等的混合材料、複合材料等的有機系絕緣材料。複數的半導體晶片10是分別具有露出於第1面F10a上的電極墊15。被層疊於半導體晶片10(下段半導體晶片10)上的其他的半導體晶片10(上段半導體晶片10)是以不重複於下段半導體晶片10的電極墊15上的方式，在對於下段半導體晶片10的設有電極墊15的邊大致垂直方向(X方向)錯開而層疊。
電極墊15是被電性連接至被設在半導體晶片10的半導體元件的任一個。在電極墊15是例如使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta、TiN、TaN、CrN等的單體、該等之中2種以上的複合膜、或該等之中2種以上的合金等的低電阻金屬。
柱狀電極30是被連接至半導體晶片10的電極墊15，延伸於複數的半導體晶片10的層疊方向(Z方向)。黏合層20是以露出電極墊15的一部分之方式部分被除去，柱狀電極30成為可連接至電極墊15。或，黏合層20是被貼附於上段半導體晶片10的第2面F10b，以不重複於下段半導體晶片10的電極墊15之方式設置。柱狀電極30的下端是藉由打線接合法來連接至電極墊15，其連接部35是成為比柱狀電極30的X或Y方向的徑(粗細)更大的球狀態。柱狀電極30的上端是到達樹脂層40的上面，在其上面露出。
樹脂層40是被覆(密封)複數的半導體晶片10及柱狀電極30，在上面露出柱狀電極30的前端。
複數的半導體晶片50是分別具有第1面F50a及與第1面F50a相反側的第2面F50b。記憶格陣列、電晶體或電容器等的半導體元件(未圖示)是被形成於各半導體晶片50的第1面F50a上。半導體晶片50的第1面F50a上的半導體元件是以未圖示的絕緣膜來被覆保護。在此絕緣膜是例如使用矽氧化膜或矽氮化膜等的無機系絕緣材料。又，在此絕緣膜是亦可使用在無機系絕緣材料上形成有機系絕緣材料的材料。作為有機系絕緣材料是例如使用酚醛系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽氧系樹脂、苯並環丁烯系樹脂等的樹脂、或該等的混合材料、複合材料等的有機系絕緣材料。半導體晶片50是亦可為例如NAND型快閃記憶體的記憶體晶片或搭載任意的LSI的半導體晶片。半導體晶片50是亦可彼此具有相同構成的半導體晶片，但亦可為具有彼此相異構成的半導體晶片。進一步，半導體晶片50是亦可為具有與半導體晶片10相同構成的半導體晶片，但亦可為具有與半導體晶片10相異構成的半導體晶片。
複數的半導體晶片50是被層疊，藉由黏合層60來黏合。複數的半導體晶片50是分別具有露出於第1面F50a上的電極墊55。被層疊於其他的半導體晶片50上的半導體晶片50是以不重複於其他的半導體晶片50的電極墊55上的方式，在對於設有電極墊55的邊大致垂直方向(X方向)錯開而層疊。最下段的半導體晶片50是被設在樹脂層40上，在最上段的半導體晶片10與最下段的半導體晶片50之間是存在有樹脂層40。
電極墊55是被電性連接至設在半導體晶片50的半導體元件的任一個。在電極墊55是例如使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta、TiN、TaN、CrN等的單體、該等之中2種以上的複合膜、或該等之中2種以上的合金等的低電阻金屬。
柱狀電極80是被連接至半導體晶片50的電極墊55，延伸於複數的半導體晶片50的層疊方向(Z方向)。黏合層60是以露出電極墊55的一部分之方式部分地除去，成為柱狀電極70可連接至電極墊55。或，黏合層20是被貼附於上段半導體晶片10的第2面F10b，以不重複於下段半導體晶片10的電極墊15之方式設置。柱狀電極70的下端是藉由打線接合法來連接至電極墊55，其連接部75是成為比柱狀電極70的X方向或Y方向的徑(粗細)更大的球狀態。柱狀電極70的上端是到達樹脂層90的上面，在其上面露出。
進一步，柱狀電極80是被連接至在樹脂層40的上面露出的柱狀電極30的前端，延伸於複數的半導體晶片50的層疊方向(Z方向)。柱狀電極80的下端是藉由打線接合法來連接至柱狀電極30的上端，其連接部85是成為比柱狀電極30、80的X方向或Y方向的徑(粗細)更大的球狀態。亦即，柱狀電極30與柱狀電極80之間的連接部85是在對於柱狀電極30、80的延伸方向垂直方向(X或Y方向)的剖面中，比柱狀電極30、80的剖面更大。
樹脂層90是被覆(密封)複數的半導體晶片50、柱狀電極30、80，在上面露出柱狀電極30、80的前端。
在樹脂層40、90是例如使用酚醛系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽氧系樹脂、苯並環丁烯系樹脂等的樹脂、或、該等的混合材料、複合材料等的有機系絕緣材料。
圖2A及圖2B是分別對於圖1A及圖1B所示的構成，更具備半導體晶片200、柱狀電極210、再配線層100及金屬凸塊150的半導體裝置1的構成例的剖面圖。
半導體晶片200是具有第1面F200a及與第1面相反側的第2面F200b。電晶體或電容器等的半導體元件(未圖示)是被形成於各半導體晶片200的第1面F200a上。半導體晶片200的第1面F200a上的半導體元件是以未圖示的絕緣膜來被覆保護。在此絕緣膜是例如使用矽氧化膜或矽氮化膜等的無機系絕緣材料。又，在此絕緣膜是亦可使用在無機系絕緣材料上形成有機系絕緣材料的材料。作為有機系絕緣材料是例如使用酚醛系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、矽氧系樹脂、苯並環丁烯系樹脂等的樹脂、或、該等的混合材料、複合材料等的有機系絕緣材料。半導體晶片200是亦可為例如控制記憶體晶片(半導體晶片10，50)的控制器晶片或搭載任意的LSI的半導體晶片。
半導體晶片200是被層疊於半導體晶片50上，藉由黏合層60來黏合於半導體晶片50。半導體晶片200是分別具有被露出於第1面F10a上的電極墊(未圖示)。
柱狀電極210是被連接至半導體晶片200的電極墊，延伸於Z方向。黏合層60是以露出電極墊的一部分之方式部分地被除去，成為柱狀電極210可連接至電極墊。或，黏合層20是被貼附於上段半導體晶片10的第2面F10b，以不重複於下段半導體晶片10的電極墊15之方式設置。柱狀電極210的下端是藉由打線接合法來連接至半導體晶片200的電極墊，其連接部是成為比柱狀電極210的X方向的徑(粗細)更大的球狀態。柱狀電極210的上端是到達樹脂層90的上面，在其上面露出。在柱狀電極210是可使用與上述的柱狀電極30、70、80相同的材料。
再配線層(RDL(Re Distribution Layer))100是被設在樹脂層90上，被電性連接至柱狀電極70、80及210。再配線層100是使複數的配線層及複數的絕緣層層疊的多層配線層，將柱狀電極70、80、210分別電極性連接至金屬凸塊150。
金屬凸塊150是被設在再配線層100上，被電性連接至再配線層100的配線層。金屬凸塊150是被用在與外部裝置(未圖示)的連接。在金屬凸塊150是例如使用Sn、Ag、Cu、Au、Pd、Bi、Zn、Ni、Sb、In、Ge的單體、該等之中的2種以上的複合膜、或合金。
其次，說明第1實施形態之半導體裝置1的製造方法。
圖3～圖11是表示第1實施形態的半導體裝置1的製造方法之一例的剖面圖。
首先，如圖3所示般，在支撐基板2上層疊複數的半導體晶片10。此時，半導體晶片10是以黏合層20來黏合於其他的半導體晶片10上。支撐基板2是矽、玻璃、陶瓷、樹脂板、引線架等的金屬板等即可。
其次，如圖4所示般，在半導體晶片10的電極墊15上以打線接合法來接合金屬接線(導電性接線)，且將此金屬接線拉出至對於第1面F10a大致垂直方向，而形成柱狀電極30。由於柱狀電極30是以打線接合法來形成，因此柱狀電極30的下端是在電極墊15上成為比柱狀電極30的X或Y方向的徑(粗細)更大的球狀態而被焊接。藉此，比柱狀電極30的X或Y方向的徑(粗細)更大的連接部35會被形成於電極墊15與柱狀電極30之間。其結果，可提高電極墊15與柱狀電極30之間的連接強度。又，柱狀電極30是在上端被切斷，藉由柱狀電極30本身的剛性來原封不動維持直立狀態。
在柱狀電極30是例如使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta的單體、該等之中2種以上的複合材料、或該等之中2種以上的合金等。理想是使用Au、Ag、Cu、Pd的單體、該等之中2種以上的複合材料、或該等之中2種以上的合金等，作為柱狀電極30的材料。更理想是使用該等之中硬度高的材料、例如Cu、CuPd合金、在Cu上被覆Pd的材料，作為柱狀電極30的材料。藉此，柱狀電極30是以樹脂層40被覆時不易彎曲，難倒塌。
其次，如圖5所示般，以樹脂層40來被覆半導體晶片10的層疊體及柱狀電極30。在樹脂層40是例如使用環氧系、酚醛系、聚醯亞胺系、聚醯胺系、丙烯酸系、PBO系、矽氧系、苯並環丁烯系等的樹脂、該等的混合材料、複合材料。作為環氧樹脂的例子是不特別加以限定，但例如可舉酚甲烷A型、酚甲烷F型、酚甲烷AD型、酚甲烷S型等的酚甲烷型環氧樹脂、酚醛清漆型、甲酚醛清漆型等的清漆型環氧樹脂、間苯二酚型環氧樹脂、二酚甲烷三縮水甘油醚等的芳香族環氧樹脂、萘型環氧樹脂、芴型環氧樹脂、二聚環戊二烯型環氧樹脂、聚醚變性環氧樹脂、二苯酮型環氧樹脂、苯胺型環氧樹脂、NBR變性環氧樹脂、CTBN變性環氧樹脂、及該等的水添化物等。該等的中，基於與矽的緊貼性佳的觀點，萘型環氧樹脂、二聚環戊二烯型環氧樹脂為理想。又，基於容易取得速硬化性，二苯酮型環氧樹脂為理想。該等的環氧樹脂是可單獨使用，或亦可2種以上併用。又，樹脂層40之中是亦可含有矽石(silica)等的充填物。
樹脂層40的形成後，以烤箱等來加熱樹脂層40，或藉由對樹脂層40照射UV光來使樹脂層40硬化。
其次，利用CMP(Chemical Mechanical Polishing)法、機械研磨法等，研磨樹脂層40至柱狀電極30露出為止。藉此，可取得圖5所示的構造。
其次，如圖6所示般，在樹脂層40上層疊複數的半導體晶片50。此時，半導體晶片50是在黏合層60被黏合於其他的半導體晶片50上。
其次，如圖7所示般，在半導體晶片50的電極墊55上以打線接合法來接合金屬接線，且將此金屬接線拉出至對於第1面F50a大致垂直方向(Z方向)，而形成柱狀電極70。並且，在從樹脂層40露出的柱狀電極30的上端上以打線接合法來接合金屬接線，將此金屬接線拉出至Z方向，而形成柱狀電極80。由於柱狀電極70、80是以打線接合法來形成，因此柱狀電極70、80的下端是在電極墊55或柱狀電極30的上端上，成為比柱狀電極70、80的X或Y方向的徑(粗細)更大的球狀態，而被焊接於電極墊55或柱狀電極30的上端上。藉此，比柱狀電極70的X或Y方向的徑(粗細)更大的連接部75會被形成於電極墊55與柱狀電極70之間。比柱狀電極80的X或Y方向的徑(粗細)更大的連接部85會被形成於柱狀電極30與柱狀電極80之間。其結果，可提高電極墊55與柱狀電極70之間的連接強度及柱狀電極30與柱狀電極80之間的連接強度。又，柱狀電極70、80是在上端被切斷，藉由柱狀電極70、80本身的剛性來原封不動維持直立狀態。
在柱狀電極70、80是可使用由與上述的柱狀電極30的材料相同的範圍所選擇的材料。柱狀電極70、80的材料是亦可與柱狀電極30同一材料，或亦可為相異的材料。藉由在柱狀電極70、80使用硬度高的材料、例如Cu、CuPd合金、在Cu上被覆Pd的材料，當柱狀電極70、80以樹脂層90被覆時不易彎曲，難倒塌。
其次，如圖8所示般，以樹脂層90被覆半導體晶片50的層疊體及柱狀電極70、80。在樹脂層90是可由與上述的樹脂層40同材料的範圍來選擇。樹脂層90的材料是亦可與樹脂層40同一材料，或亦可為相異的材料。樹脂層90的形成後，以烤箱等來加熱樹脂層90，或藉由對樹脂層90照射UV光來使樹脂層90硬化。
其次，利用CMP法、機械研磨法等，將樹脂層90研磨至柱狀電極70、80露出為止。藉此，可取得圖8所示的構造。其次，利用熱、雷射等的光來剝離支撐基板2。或，支撐基板2是亦可研磨除去。進一步，藉由切割來將圖8所示的構造體小片化。藉此，可取得圖1A所示的半導體裝置1。另一方面，藉由使支撐基板2留置不動而切割，可取得圖1B所示的半導體裝置1。
在圖2A及圖2B所示的半導體裝置1的控制方法中，如圖6所示般，半導體晶片50的層疊後，如圖9所示般，在最上段的半導體晶片50上更層疊半導體晶片200。
其次，如圖10所示般，在半導體晶片50的電極墊55上以打線接合法來接合金屬接線，且將此金屬接線拉出至對於第1面F50a大致垂直方向(Z方向)，而形成柱狀電極70。並且，在從樹脂層40露出的柱狀電極30的上端上以打線接合法來接合金屬接線，且將此金屬接線拉出至Z方向，而形成柱狀電極80。其次，利用電鍍法，在半導體晶片200上形成柱狀電極210。或，亦可在半導體晶片200上的電極墊上以打線接合法來接合金屬接線，拉出至對於第1面F200a大致垂直方向，而形成柱狀電極210。此情況，由於柱狀電極210也以打線接合法來形成，因此柱狀電極210的下端是在半導體晶片200的電極墊上，成為比柱狀電極210的X或Y方向的徑(粗細)更大的球狀態，而被焊接於電極墊上。藉此，可提高連接強度。並且，柱狀電極210是在上端被切斷，藉由柱狀電極210本身的剛性來原封不動維持直立狀態。
在柱狀電極210是可使用由與上述的柱狀電極30的材料相同的範圍所選擇的材料。柱狀電極210的材料是亦可與柱狀電極30、70、80同一材料，或亦可為相異的材料。藉由在柱狀電極210使用硬度高的材料、例如Cu、CuPd合金、在Cu上被覆Pd的材料，當柱狀電極210以樹脂層90被覆時不易彎曲，難倒塌。
其次，如圖11所示般，以樹脂層90來被覆半導體晶片50的層疊體及柱狀電極70、80、210。樹脂層90的形成後，樹脂層90是以烤箱等來加熱，或藉由照射UV光來使硬化。
其次，利用CMP法、機械研磨法等，研磨樹脂層90至柱狀電極70、80、210露出為止。藉此，可取得圖11所示的構造。
其次，在樹脂層90上形成再配線層100。在再配線層100的絕緣層是例如使用環氧系、酚醛系、聚醯亞胺系、聚醯胺系、丙烯酸系、PBO系、矽氧系、苯並環丁烯系等的樹脂、該等的混合材料、複合材料。在再配線層100的配線層是例如使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta、TiN、TaN、CrN等的單體、該等之中2種以上的複合材料、或該等之中2種以上的合金等。
其次，利用熱、雷射等的光來剝離支撐基板2。或，支撐基板2是亦可研磨而除去。
進一步，在再配線層100上形成金屬凸塊150。金屬凸塊150是例如可使用球搭載、電鍍法、印刷法來形成。在金屬凸塊150是例如可使用Sn、Ag、Cu、Au、Pd、Bi、Zn、Ni、Sb、In、Ge的單體、該等之中的2種以上的複合膜、或合金。
然後，藉由切割來將圖11所示的構造體小片化。藉此，完成圖2A所示的半導體裝置1。另外，藉由使支撐基板2留置不動而切割，可取得圖2B所示的半導體裝置1。
將具有如此的構成的半導體裝置1搭載於配線基板上，進行溫度週期試驗。溫度週期試驗是以-55℃、30分鐘，25℃、5分鐘，125℃、30分鐘作為1週期，實行3000週期。然而，本實施形態的半導體裝置1是在3000週期後也完全在連接處未看到異常。
在上述實施形態中，柱狀電極30、70、80、210是以打線接合法為例形成，但亦可以電鍍法形成。例如，將到達電極墊15、55的孔形成於樹脂層40、90之後，以電鍍法來將金屬材料埋入孔。藉此，柱狀電極30、70、80、210可藉由電鍍法來形成。柱狀電極30、70、80、210是亦可使用如此的電鍍法及打線接合法的雙方來形成。
本實施形態的柱狀電極30、70、80、210是亦可與以通常的打線接合法來直接連接被形成的半導體晶片的電極墊間的接線混在。進一步，直接連接半導體晶片間的接線、以打線接合法形成的柱狀電極、及以電鍍法形成的柱狀電極亦可混在。
若如以上般根據第1實施形態，則被電性連接至在下段所層疊的複數的半導體晶片10的電極墊15之柱狀電極30、80是與半導體晶片10、50的層疊工程同時分割成下段的柱狀電極30及上段的柱狀電極80而形成。藉此，本實施形態是在樹脂層40、90的形成時，可一面抑制倒塌或干擾，一面實質地形成長的柱狀電極30、80。
柱狀電極30是被連接至半導體晶片10，以樹脂層40被覆。然後，在被平坦化的樹脂層40上層疊半導體晶片50，柱狀電極80會被形成為連接至柱狀電極30的各者。如此，在下段的柱狀電極30以樹脂層40來密封之後，形成上段的柱狀電極80。因此，柱狀電極30是不會因為柱狀電極80的形成而倒塌或傾斜。又，由於柱狀電極80是從平坦且被硬化的樹脂層40直立，因此不易倒塌或傾斜。柱狀電極80的上端的位置安定，不易發生位移。進一步，在柱狀電極80的下端是形成有比柱狀電極30、80更粗的連接部85。因此，可降低柱狀電極30與柱狀電極80之間的連接電阻值。因此，柱狀電極30、80是從柱狀電極80的上端到半導體晶片10的電極墊15，可以低電阻電性連接。又，連接部85是柱狀電極30與柱狀電極80之間的機械性的連接強度也可使提升。
其結果，柱狀電極30、80是可抑制該等的柱狀電極的倒塌或干擾，可實質地以長的接線來形成柱狀電極。
進一步，設為使樹脂層40的材料與樹脂層90的材料不同，樹脂層40與樹脂層90具有相反的應力的構造時，關係到半導體裝置1的彎曲的抑制。樹脂層40及樹脂層90的應力的不同是只要藉由該等的厚度來調整即可。例如，雖樹脂層40及樹脂層90具有相反的應力，但當樹脂層40的應力比樹脂層90的應力更小時，該部分，只要將樹脂層40的厚度設為比樹脂層90的厚度更厚即可。又，例如相對於樹脂層40的「彈性率×熱膨脹係數」的值，藉由縮小上層的樹脂層90的「彈性率×熱膨脹係數」的值，也可抑制彎曲。
另外，支撐基板2是亦可不除去，如圖11所示般，使原封不動留置。此情況，半導體裝置1的封裝是與支撐基板一起被切割。藉由支撐基板2，最下段的半導體晶片10的第2面F10b可被保護。
(第2實施形態) 圖12是表示第2實施形態的半導體裝置1的構成之一例的剖面圖。在第2實施形態中，複數的半導體晶片10及複數的半導體晶片50會連續被層疊。最下段的半導體晶片50會被層疊於最上段的半導體晶片10上。在最上段的半導體晶片10與最下段的半導體晶片50之間是設有黏合層60，但樹脂層40、90是不介入。
半導體晶片10、50是全體藉由樹脂層40來被覆。但，在半導體晶片10的電極墊15的上方的樹脂層40是設有溝TR，在該溝TR內是設有樹脂層90。
樹脂層90是被覆柱狀電極80，露出柱狀電極80的前端的點與第1實施形態同樣。但，樹脂層90是只被充填於溝TR內，未被覆半導體晶片50及柱狀電極70。
另一方面，樹脂層40是被覆半導體晶片10、50及柱狀電極30、70。樹脂層40是在其上面露出柱狀電極70的前端。又，樹脂層40是在溝TR的底部露出柱狀電極30的前端。因此，在溝TR的底部是柱狀電極80會經由連接部85來與柱狀電極30的前端電性連接。
柱狀電極30、70、80的構成是與第1實施形態的該等的構成同樣即可。因此，柱狀電極30是被連接至半導體晶片10的電極墊15，延伸於半導體晶片10的層疊方向(Z方向)。柱狀電極70是被連接至半導體晶片50的電極墊55，延伸於半導體晶片50的層疊方向(Z方向)。柱狀電極80是被連接至在樹脂層40的溝TR內露出的柱狀電極30的前端，延伸於Z方向。
第2實施形態的其他的構成是與第1實施形態的對應的構成同樣即可。圖12所示的半導體裝置1是具有對應於圖2A的構成，更具備半導體晶片200、再配線層100、金屬凸塊150等。半導體晶片200、再配線層100、金屬凸塊150等的構成是與圖2A所示的該等的構成同樣即可。若從圖12所示的構成省略半導體晶片200、再配線層100、金屬凸塊150，則半導體裝置1是成為對應於圖1A的構成。另外，第2實施形態的半導體裝置1是如圖1B或圖2B所示般，亦可具有支撐基板2。
其次，說明有關第2實施形態的半導體裝置1的製造方法。
圖13～圖20是表示第2實施形態的半導體裝置1的製造方法之一例的剖面圖。
首先，如圖13所示般，在支撐基板2上層疊複數的半導體晶片10。此時，半導體晶片10是以黏合層20來黏合於其他的半導體晶片10上。接著，在半導體晶片10上層疊複數的半導體晶片50。此時，半導體晶片50是以黏合層60來黏合於其他的半導體晶片10或50上。另外，最下段的半導體晶片50是藉由黏合層60來黏合於最上段的半導體晶片10上。其次，半導體晶片200會藉由黏合層60來黏合於最上段的半導體晶片50上。半導體晶片10、50、200是以不重複於位於其下的半導體晶片的各者的電極墊15、55之方式錯開於X方向而層疊。藉此，可取得圖13所示的構造。
其次，如圖14所示般，在半導體晶片10、50的電極墊15、55上以打線接合法來接合金屬接線，且將此金屬接線拉出至對於第1面F10a、F50a大致垂直方向，而形成柱狀電極30、70。由於柱狀電極30、70是以打線接合法來形成，因此柱狀電極30、70的下端是在電極墊15、55上成為比柱狀電極30、70的X或Y方向的徑(粗細)更大的球狀態而被焊接。藉此，比柱狀電極30的X或Y方向的徑(粗細)更大的連接部35會被形成於電極墊15與柱狀電極30之間。比柱狀電極70的X或Y方向的徑(粗細)更大的連接部75會被形成於電極墊55與柱狀電極70之間。其結果，可提高電極墊15與柱狀電極30之間的連接強度及電極墊55與柱狀電極70之間的連接強度。並且，柱狀電極30、70是在上端被切斷，藉由柱狀電極30、70本身的剛性來原封不動維持直立狀態。
進一步，以打線接合法來將金屬接線接合於半導體晶片200的電極墊上，且將此金屬接線拉出至對於第1面F200a大致垂直方向而形成柱狀電極210。或，柱狀電極210是亦可作為金屬支柱預先形成於半導體晶片200上，將具有柱狀電極210的半導體晶片200黏合於最上段的半導體晶片50上。
其次，如圖15所示般，以樹脂層40被覆半導體晶片10、50、200及柱狀電極30、70、210。其次，以烤箱等加熱樹脂層40，或藉由對樹脂層40照射UV光來使樹脂層40硬化。
其次，利用CMP法、機械研磨法等，將樹脂層40研磨至柱狀電極70、210露出為止。藉此，可取得圖15所示的構造。
其次，如圖16所示般，使用刀刃或雷射等，研削樹脂層40之中位於電極墊15、柱狀電極30的上方的部分，將溝TR形成於樹脂層40。溝TR是在對於設有電極墊15、55的半導體晶片10、50的邊大致平行方向(Y方向)延伸，在鄰接於Y方向的其他的半導體封裝(未圖示)也連續形成。
圖17是在圖16的工程中被形成的構造的概略平面圖。如圖17所示般，溝TR是被形成於對於設有電極墊15、55的半導體晶片10、50的邊的延伸方向(Y方向)大致平行方向。亦即，溝TR是被形成為延伸於對於半導體晶片10、50的錯開方向正交的方向(Y方向)。
如圖16所示般，溝TR是其底部，使柱狀電極30的上端露出。使用刀刃時，溝TR是如圖17所示般形成線狀。使用雷射時，溝TR亦可只在有半導體晶片10、50的區域形成。
在本實施形態中，利用CMP法或機械的研磨法，將樹脂層40全體研磨後，形成溝TR。但，亦可在形成溝TR之，利用CMP法或機械的研磨法來全體地研磨樹脂層40。
其次，如圖18所示般，在溝TR的底部露出的柱狀電極30的上端上以打線接合法來接合金屬接線，且將此金屬接線拉出至Z方向而形成柱狀電極80。由於柱狀電極80是以打線接合法來形成，因此柱狀電極80的下端是在柱狀電極30的上端上，成為比柱狀電極80的X或Y方向的徑(粗細)更大的球狀態，而被焊接於柱狀電極30的上端上。藉此，比柱狀電極80的X或Y方向的徑(粗細)更大的連接部85會被形成於柱狀電極30與柱狀電極80之間。其結果，可提高柱狀電極30與柱狀電極80之間的連接強度。並且，柱狀電極80是在上端被切斷，藉由柱狀電極80本身的剛性來原封不動維持直立狀態。柱狀電極80的材料是如上述般，柱狀電極80是以樹脂層90被覆時不易彎曲，難倒塌。
其次，如圖19所示般，將樹脂層90的材料充填於溝TR內，被覆柱狀電極80。其次，以烤箱等來加熱樹脂層90，或藉由對樹脂層90照射UV光來使樹脂層90硬化。
其次，利用CMP法、機械研磨法等，將樹脂層90研磨至柱狀電極70、80、210。藉此，可取得圖19所示的構造。
其次，如圖20所示般，在樹脂層90上形成再配線層100。其次，利用熱、雷射等的光來剝離支撐基板2。或，支撐基板2是亦可研磨除去。
進一步，在再配線層100上形成金屬凸塊150。金屬凸塊150是例如可使用球搭載、電鍍法、印刷法來形成。
然後，藉由切割來將圖20所示的構造體小片化。藉此，完成圖12所示的半導體裝置1。
另外，與圖1A或圖1B所示的形態同樣，再配線層100及金屬凸塊150是亦可省略。
在第2實施形態中，樹脂層90會被充填於在樹脂層40的一部分所設的溝TR內。因此，可藉由溝TR的寬度或深度來調整樹脂層90的體積。藉由調整樹脂層90的體積，可抑制樹脂層40的彎曲。
第2實施形態的其他的構成是亦可與第1實施形態的對應的構成同樣。
第2實施形態也被電性連接至在下段所層疊的複數的半導體晶片10的電極墊15之柱狀電極30、80是分割成下段的柱狀電極30及上段的柱狀電極80而被形成。藉此，本實施形態是在樹脂層40、90的形成時，可一面抑制倒塌或干擾，一面實質形成長的柱狀電極30、80。第2實施形態是第1實施形態的其他的效果也可取得。
(第3實施形態) 圖21是表示第3實施形態的半導體裝置1的構成例的剖面圖。在第3實施形態中，柱狀電極80是比第1實施形態更粗。又，對於柱狀電極80的延伸方向垂直方向(X或Y方向)的剖面的大小(剖面積)是在柱狀電極80與柱狀電極30、70之間不同。柱狀電極80是比柱狀電極30、70更粗，在上述剖面積中大。
圖22是表示柱狀電極30、80及連接部85的構成例的概略剖面圖。柱狀電極80是比柱狀電極30更粗，比連接部85更細。亦即，X-Y面內的柱狀電極80的剖面積是比柱狀電極30的剖面積更大，且比連接部85的剖面積更小。
藉由將柱狀電極80設為粗，使柱狀電極80的電阻值降低。藉此，使從再配線層100到電極墊15的柱狀電極80、30的電阻值降低，可提升半導體裝置1的電性特性。第3實施形態的其他的構成是與第1實施形態的對應的構成同樣即可。因此，第3實施形態是第1實施形態的效果也可取得。
(第4實施形態) 圖23是表示第4實施形態的半導體裝置1的構成例的剖面圖。第4實施形態是在第2實施形態適用第3實施形態的柱狀電極80的實施形態。亦即，在X-Y面的剖面積中，柱狀電極80是比柱狀電極30、70更大，且比連接部85的剖面積更小。藉此，可使從再配線層100到電極墊15的柱狀電極80、30的電阻值降低，使半導體裝置1的電性特性提升。第4實施形態的其他的構成是與第2實施形態的對應的構成同樣即可。因此，第4實施形態是第2實施形態的效果也可取得。
另外，在第3及第4實施形態中，藉由將柱狀電極80設為粗，使柱狀電極80的電阻值降低。但，藉由將柱狀電極80的材料設為比柱狀電極30、70的材料更低電阻材料，亦可使柱狀電極80的電阻值降低。
(第5實施形態) 圖24是表示第5實施形態的半導體裝置1的構成例的剖面圖。第5實施形態的半導體裝置1是在連接部85與柱狀電極30之間設有追加墊83的點與第1實施形態不同。追加墊83是被設在從樹脂層40露出的柱狀電極30的前端部，在X-Y面中具有比柱狀電極30的前端部的露出面積更大的面積。
在追加墊83是例如使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、TiN、Cr、CrN、Ta、TaN等的單體、該等之中2種以上的複合膜、或該等之中2種以上的合金等的導電性金屬。追加墊83是可提高柱狀電極30與柱狀電極80的連接強度，可使可靠度提升。追加墊83是只要使用例如蒸鍍法、濺射法、電鍍法、無電解電鍍法等來形成於柱狀電極30及樹脂層40上即可。例如，Ti/Ni/Au等的複合膜是可使用濺射法來形成。Ni/Pd/Au等的複合膜是可使用無電解電鍍法來形成。
追加墊83是亦可分別設在全部的柱狀電極30與全部的柱狀電極80的連接部85之間。又，追加墊83是亦可適用於第2～第4實施形態。
(第6實施形態) 圖25是表示第6實施形態的半導體裝置1的構成例的剖面圖。在第6實施形態的半導體裝置1中，對於1個的柱狀電極30，複數的柱狀電極80_1、80_2會對應而被連接。複數的柱狀電極80_1、80_2是不被限定於2個，亦可為3個以上。柱狀電極80_1、80_2是分別經由連接部85_1、85_2來連接至追加墊83，被電性連接至1個的柱狀電極30。在追加墊83是複數的連接部85_1、85_2會共通地被連接。因此，追加墊83是在X-Y面中具有比柱狀電極30的前端部的露出面積更大的面積，且具有比X-Y面的連接部85_1、85_2的剖面積更大的面積。另外，相反的，亦可為對於複數的柱狀電極80_1、80_2，連接1個的柱狀電極的構造。亦可經由追加墊83來連接1個的柱狀電極的構造。
複數的柱狀電極80_1、80_2是亦可對應於各柱狀電極30或各追加墊83而設。
(第7實施形態) 圖26是表示第7實施形態的半導體裝置1的構成例的剖面圖。第7實施形態的半導體裝置1是更具備被設在樹脂層40與樹脂層90或半導體晶片50之間的絕緣層120。絕緣層120是被設在樹脂層40上，但在追加墊83及連接部85的區域中被除去。
圖27是表示追加墊83及連接部85及其周邊的構成例的概略剖面圖。絕緣層120是被覆追加墊83的端部，在追加墊83的中心部是未被設置。因此，連接部85可連接至追加墊83的表面。在絕緣層120是例如可使用酚醛系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO系樹脂、矽氧系樹脂、苯並環丁烯系樹脂等的樹脂、或該等的混合材料、複合材料。
露出柱狀電極，在形成追加墊83之後，形成絕緣層120。絕緣層120是維持鄰接的複數的追加墊83間的電性的絕緣性，可使半導體裝置1的可靠度提升。
藉由絕緣層120被設在樹脂層40與樹脂層90之間，可使樹脂層40與樹脂層90的緊貼性提升。又，絕緣層120是可使在最下段的半導體晶片50的第2面50b所貼附的黏合層60的緊貼性提升。絕緣層120的彈性率是比樹脂層40與樹脂層90的彈性率更低為理想。藉此，絕緣層120會吸收樹脂層40、90的伸縮，可抑制半導體裝置1的彎曲。
第7實施形態的其他的構成是與第1實施形態的對應的構成同樣即可。因此，第7實施形態是第1實施形態的效果也可取得。
(第8實施形態) 圖28是表示第8實施形態的半導體裝置1的構成例的剖面圖。第8實施形態的半導體裝置1是更具備被設在樹脂層40與再配線層100之間、及樹脂層40與樹脂層90之間的絕緣層130。絕緣層130是被覆溝TR的內面，在樹脂層40與樹脂層90之間，被設在樹脂層40上，但在追加墊83及連接部85的區域中被除去。
絕緣層130是與絕緣層120同樣，被覆追加墊83的端部，在追加墊83的中心部是未被設置。因此，連接部85成為可連接至追加墊83的表面。在絕緣層120是例如屬用酚醛系樹脂、聚醯亞胺系樹脂、聚醯胺系樹脂、丙烯酸系樹脂、環氧系樹脂、PBO系樹脂、矽氧系樹脂、苯並環丁烯系樹脂等的樹脂、或該等的混合材料、複合材料。
溝TR的形成後，露出柱狀電極30的上端，形成追加墊83之後，形成絕緣層130。絕緣層130是維持鄰接的複數的追加墊83間的電性的分離，可使半導體裝置1的可靠度提升。
藉由絕緣層130被設在樹脂層40與樹脂層90之間，可使樹脂層40與樹脂層90的緊貼性提升。又，絕緣層130是可使樹脂層40與再配線層100之間的緊貼性提升。絕緣層130的彈性率是比樹脂層40、90及再配線層100的彈性率更低為理想。藉此，絕緣層120會吸收樹脂層40、90及再配線層100的伸縮，可抑制半導體裝置1的彎曲。
第8實施形態的其他的構成是與第2實施形態的對應的構成同樣即可。藉此，第8實施形態是第2實施形態的效果也可取得。
(第9實施形態) 圖29～圖31是表示第9實施形態的半導體裝置1的構成例的剖面圖。第9實施形態的半導體裝置1是更具備被設在樹脂層40與樹脂層90之間及樹脂層40與最下段的半導體晶片50之間的再配線層170。再配線層170的配線層是在樹脂層40側被電性連接至柱狀電極30。亦即，柱狀電極30的前端部是被電性連接至再配線層170的背面側的配線層。又，再配線層170的配線層是在樹脂層90側被電性連接至柱狀電極80。亦即，柱狀電極80的下端部是被電性連接至再配線層170的表面側的配線層。再配線層170的材料是與再配線層100的材料同樣即可。
再配線層170是將柱狀電極30再配線而往柱狀電極80電性連接。因此，鄰接的複數的柱狀電極80間的間隔是不被限制於鄰接的複數的柱狀電極30間的間隔。亦即，柱狀電極80的配置相對於柱狀電極30，自由度變高，設計的自由度變高。因此，從Z方向看時，柱狀電極80是可被配置於與柱狀電極30相異的位置。又，藉由再配線層170位於樹脂層40與樹脂層90之間，可使樹脂層40與樹脂層90的緊貼性提升。
又，如圖30所示般，藉由在樹脂層40與樹脂層90之間設置再配線層170，可變更柱狀電極30的間距來連接至柱狀電極80。亦即，從Z方向看時，複數的柱狀電極80間的間距是可使與複數的柱狀電極30間的間距不同。藉此，可在柱狀電極30的上方層疊半導體晶片50。亦即，從Z方向看時，半導體晶片50是可使重複於柱狀電極30。其結果，可縮小半導體裝置1的封裝大小。
進一步，如圖31所示般，半導體晶片50的電極墊55的配置位置是亦可相對於半導體晶片10的電極墊15的配置位置為相反側。此情況，被層疊的複數的半導體晶片50的錯開方向(X方向)是相對於被層疊的複數的半導體晶片10的錯開方向(-X方向)形成反方向。藉此，可縮小半導體裝置1的封裝大小，且可減低半導體裝置1的封裝的彎曲。
第9實施形態的其他的構成是與第1實施形態的對應的構成同樣即可。藉此，第9實施形態是第1實施形態的效果也可取得。
(第10實施形態) 圖32、圖33是表示第10實施形態的半導體裝置1的構成例的剖面圖。第10實施形態的半導體裝置1是在半導體晶片10的層疊的兩側的樹脂層40設有縫隙ST，在縫隙ST內埋入樹脂層95。縫隙ST是延伸於Y方向。在圖33是藉由切割縫隙ST部分，成為樹脂層95露出於側面的形狀。又，由Z方向看時，縫隙ST是亦可以包圍被層疊的半導體晶片10的周圍之方式設在半導體晶片10的四方。
樹脂層95是亦可以和樹脂層90同一材料來一體形成。此情況，只要樹脂層40的形成後，利用微影(Lithography)技術及蝕刻技術或切割等的刀刃之切削技術來形成縫隙ST，藉由堆積樹脂層90的材料來同時形成樹脂層90、95即可。又，例如，相對於樹脂層40的「彈性率×熱膨脹係數」的值，藉由縮小上層的樹脂層90、95的「彈性率×熱膨脹係數」的值，也可抑制彎曲。
縫隙ST是可抑制半導體裝置1的封裝的彎曲。又，藉由縫隙ST內的樹脂層95，可使樹脂層40與樹脂層90的緊貼性提升。
第10實施形態的其他的構成是與第1實施形態的對應的構成同樣即可。因此，第10實施形態是第1實施形態的效果也可取得。又，第10實施形態是亦可與第2實施形態組合。
(第11實施形態) 圖34、圖35、圖36、圖37、圖38及圖39是表示第11實施形態的半導體裝置1的構成例的剖面圖。第11實施形態的半導體裝置1是不具備再配線層100，更具備被設在柱狀電極70及柱狀電極210的上端部之金屬凸塊155。金屬凸塊155的材料是與金屬凸塊150的材料同樣即可。亦即，在金屬凸塊155是可使用Sn、Ag、Cu、Au、Pd、Bi、Zn、Ni、Sb、In、Ge的單體、該等之中的2種以上的複合膜、或合金等的導電性金屬。
當鄰接的柱狀電極70的間隔及鄰接的柱狀電極210的間隔比較寬廣時，再配線層100是不需要，只要將金屬凸塊155直接形成於柱狀電極70、210的上端(露出面)上即可。藉此，搭載再配線層100的工程是不需要。又，由於再配線層100不需要，因此半導體裝置1的成本會被減輕。
另外，亦可在柱狀電極70、210的上端上，形成電極墊(未圖示)，在該電極墊上形成金屬凸塊155。
亦可如圖36般搭載於配線基板300上，以樹脂層310來密封樹脂體與配線基板間。亦可如圖37般搭載於配線基板300上，以樹脂層310來密封樹脂體與配線基板間，更以樹脂層320覆蓋。亦可如圖38般搭載於配線基板300上，以樹脂層320來覆蓋樹脂體與配線基板間及樹脂體全體。更亦可如圖39般形成有支撐體2。樹脂層310、320是亦可使用與樹脂層40同材料系。又，金屬凸塊155是亦可形成於配線基板的墊上。
第11實施形態的其他的構成是與第1實施形態的對應的構成同樣即可。因此，第11實施形態是與第1實施形態同樣的效果也可取得。又，如圖35所示般，第11實施形態是亦可與第2實施形態組合。
(第12實施形態) 圖40A是表示第12實施形態的半導體裝置1的構成例的剖面圖。若根據第12實施形態，則半導體晶片10、50會被分割成半導體晶片10、50_1、50_2、50_3的4個，被錯開於X方向而層疊。
被層疊的複數的半導體晶片10是藉由樹脂層40來被覆。柱狀電極30是經由連接部35來連接至半導體晶片10的電極墊15，延伸於Z方向。柱狀電極30的上端是從樹脂層40露出。
複數的半導體晶片50_1是被層疊於樹脂層40上。被層疊的複數的半導體晶片50_1是藉由樹脂層90_1來被覆。柱狀電極70_1是經由連接部75_1來連接至半導體晶片50_1的電極墊55_1，延伸於Z方向。又，柱狀電極80_1是經由連接部85_1來連接至從樹脂層40露出的柱狀電極30的上端，延伸於Z方向。樹脂層90_1是被覆半導體晶片50_1、柱狀電極70_1、80_1，露出柱狀電極70_1、80_1的前端。
複數的半導體晶片50_2是被層疊於樹脂層90_1上。被層疊的複數的半導體晶片50_2是藉由樹脂層90_2來被覆。柱狀電極70_2是經由連接部75_2來連接至半導體晶片50_2的電極墊55_2，延伸於Z方向。又，柱狀電極80_2是經由連接部85_2來連接至從樹脂層90_1露出的柱狀電極80_1的上端，延伸於Z方向。樹脂層90_2是被覆半導體晶片50_2、柱狀電極70_2、80_2，露出柱狀電極70_2、80_2的前端。
複數的半導體晶片50_3是被層疊於樹脂層90_2上。半導體晶片200是被層疊於最上段的半導體晶片50_3上。被層疊的複數的半導體晶片50_3及半導體晶片200是藉由樹脂層90_3來被覆。柱狀電極70_3是經由連接部75_3來連接至半導體晶片50_3的電極墊55_3，延伸於Z方向。又，柱狀電極80_3是經由連接部85_3來連接至從樹脂層90_2露出的柱狀電極80_2的上端，延伸於Z方向。樹脂層90_3是被覆半導體晶片50_3、柱狀電極70_3、80_3，露出柱狀電極70_3、80_3的前端。
再配線層100是被設在樹脂層90_3上，被電性連接至柱狀電極70_3、80_3及210。再配線層100是使複數的配線層及複數的絕緣層層疊的多層配線層，將柱狀電極70、80、210分別電性連接至金屬凸塊150。
如第12實施形態般，亦可將半導體晶片10、50_1～50_3的各層疊體設為4個的半導體封裝而層疊。被層疊的半導體封裝是不被限定於4個，亦可為3個以下，或亦可為5個以上。
圖40B是抽出圖40A的半導體晶片、柱狀電極及樹脂層後的該概略剖面圖。以圖40B為基礎，更進一步說明有關第12實施形態。說明有關半導體封裝為2個的情況。 具備： 被層疊的複數的第1半導體晶片10；及 被連接至複數的半導體晶片10的電極墊，且延伸於層疊方向之複數的第1柱狀電極30。 更具備： 被覆複數的第1半導體晶片10及複數的第1柱狀電極30，且露出複數的第1柱狀電極30的上端之第1樹脂層40。 更具備： 被層疊於複數的第1半導體晶片10上的複數的第2半導體晶片50_1； 被連接至複數的第2半導體晶片50_1的電極墊55_1，且延伸於複數的第2半導體晶片50_1的層疊方向之複數的第2柱狀電極70_1； 與複數的第1柱狀電極30連接之複數的第3柱狀電極80_1； 被覆複數的第2半導體晶片50_1、複數的第2柱狀電極70_1及複數的第3柱狀電極80_1，且露出複數的第2柱狀電極70_1及複數的第3柱狀電極80_1的上端之第2樹脂層90_1。
進一步，說明半導體封裝為3個的情況。在此，將自然數k設為3或從3增加至任意的自然數n(n＞=4)。層疊體為3個的情況，相當於k=3時。 此時，層疊體為2個的情況，更具備： 被層疊於複數的第k-1半導體晶片(亦即第2半導體晶片50_1)上之的複數的第k半導體晶片(第3半導體晶片50_2)； 被連接至複數的第k半導體晶片50_2的電極墊55_2，延伸於複數的第k半導體晶片50_2的層疊方向之複數的第2k-2柱狀電極(第4柱狀電極70_2)； 與複數的第2k-4柱狀電極(第2柱狀電極70_1)及複數的第2k-3柱狀電極(第3柱狀電極80_1)連接之複數的第2k-1柱狀電極(第5柱狀電極80_2)；及 被覆複數的第k半導體晶片50_2及複數的第2k-2柱狀電極70_2以及複數的第2k-1柱狀電極80_2，露出複數的第2k-2柱狀電極70_2及複數的第2k-1柱狀電極80_2的上端之第k樹脂層(第3樹脂層90_2)。 半導體封裝為4個、5個或更增加的情況，是在k=3時追加，在k=4、5更大的數各增加1的情況也追加。如此不管半導體封裝怎麼樣地增加，也能以自然數k的值說明。
再配線層100是被設在第k樹脂層(k=3或n)上，被電性連接至複數的第2k-2柱狀電極、複數的第2k-1柱狀電極及柱狀電極210。再配線層100是使複數的配線層及複數的絕緣層層疊的多層配線層，將複數的第2k-2柱狀電極、複數的第2k-1柱狀電極及柱狀電極210分別電極性連接至金屬凸塊150。
第1樹脂層40、第2樹脂層90_1、之後第k樹脂層(k=3或n)的材料是亦可為相同，或亦可分別使不同。藉由使第1樹脂層40、第2樹脂層90_1、之後第k樹脂層(k=3或n)不同，可抑制半導體封裝全體的彎曲。從第1、第2或第k樹脂層(k＞=3)是亦可柱狀電極的上端未露出，或至少一部分不管是怎樣的形式只要露出即可。
(第13實施形態) 圖41是表示第13實施形態的半導體裝置1的構成例的剖面圖。若根據第13實施形態，則樹脂層90是不僅溝TR內，在樹脂層40與再配線層100之間也被設置。第13實施形態的其他的構成是與第2實施形態的對應的構成同樣即可。
藉由將樹脂層40的應力及樹脂層90的應力設為相反的應力，可調整半導體裝置1的封裝的彎曲，可使可靠度提升。
(第14實施形態) 圖42及圖43是表示第14實施形態的半導體裝置1的構成例的剖面圖。若根據第14實施形態，則溝TR會被設至半導體裝置1的封裝的至少一端的側面為止，在其底部露出柱狀電極30的前端。伴隨於此，樹脂層90是被設至半導體裝置1的封裝的其一端為止。因此，樹脂層90是在半導體裝置1的封裝的側面也出現。在封裝的側面是出現樹脂層40，在其上部出現樹脂層90。
在圖42中，樹脂層90是只被設在半導體裝置1的封裝的一端。在圖43中，樹脂層90是被設在半導體裝置1的封裝的兩端。側面第14實施形態的其他的構成是與第2實施形態的對應的構成同樣即可。
在研削樹脂層40時，藉由擴大研削寬度，可擴大溝TR的寬度。又，藉由研削各封裝的兩側的樹脂層40，可在封裝的兩側設置溝TR及樹脂層90。
藉由將樹脂層40的應力與樹脂層90的應力設為相反的應力，調整樹脂層90的體積，可調整半導體裝置1的封裝的彎曲。藉此，可使半導體裝置1的可靠度提升。第14實施形態的其他的構成是與第2實施形態的對應的構成同樣即可。
(第15實施形態) 圖43是表示第15實施形態的半導體裝置1的構成例的剖面圖。若根據第15實施形態，則溝TR會被階梯狀地形成於樹脂層40。伴隨於此，被埋入至溝TR的樹脂層90也被階梯狀地設在溝TR內。本實施形態的半導體裝置1是可藉由重複溝TR的形成、柱狀電極80的形成及樹脂層90的埋入來形成。藉此，可邊接長柱狀電極30、80邊形成，因此可將長的柱狀電極30、80大致直線狀地形成於垂直方向。其結果，半導體裝置1的可靠度變高。
第15實施形態的其他的構成是與第14實施形態的對應的構成同樣即可。因此，第15實施形態是第14實施形態的效果也可取得。
(第16實施形態) 圖45是表示第16實施形態的半導體裝置1的構成例的剖面圖。若根據第16實施形態，則溝TR及樹脂層90的底面對於X-Y面(面F10a、F10b)傾斜。溝TR及樹脂層90的底面是按照半導體晶片10、50的層疊體的側面的錯開(層疊體的側面的傾斜)而大致平行地傾斜。亦即，半導體晶片10、50是對於面F10a、F10b、F50a、F50b錯開於某傾斜方向而層疊。而且，溝TR的底面是沿著半導體晶片10、50的層疊的傾斜方向而傾斜。藉此，可將柱狀電極30的長度設為幾乎相等，可抑制柱狀電極30的彎曲或倒塌。又，可使樹脂層90的體積形成比較少。亦有樹脂層90的體積小較能縮小封裝的彎曲的情況。如此的情況，藉由如第16實施形態般使樹脂層90的體積減少，可使半導體裝置1的可靠度提升。第16實施形態的其他的構成是與第2實施形態的對應的構成同樣即可。因此，第16實施形態是第2實施形態的效果也可取得。
說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等實施形態是可在其他的各種的形態被實施，可在不脫離發明的主旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形是與含在發明的範圍或主旨同樣，為申請專利範圍記載的發明及其均等的範圍所包含者。
1:半導體裝置 10:半導體晶片 15:電極墊 20:黏合層 30:柱狀電極 40:樹脂層 50:半導體晶片 50a:第1面F 50_1:半導體晶片 50_2:半導體晶片 50_3:半導體晶片 55:電極墊 60:黏合層 70:柱狀電極 70_1:柱狀電極 70_2:柱狀電極 70_3:柱狀電極 75:連接部 75_1:連接部 75_2:連接部 75_3:連接部 80:柱狀電極 80_1:柱狀電極 80_2:柱狀電極 80_3:柱狀電極 83:追加墊 85:連接部 85_1:連接部 85_2:連接部 85_3:連接部 90:樹脂層 90_1:樹脂層 90_2:樹脂層 90_3:樹脂層 95:樹脂層 100:再配線層 120:絕緣層 130:絕緣層 150:金屬凸塊 155:金屬凸塊 170:再配線層 200:半導體晶片 200a:第1面F 200b:第2面F 210:柱狀電極 300:配線基板 310,320:樹脂層 F10a:第1面 F10b:第2面 TR:溝 ST:縫隙
[圖1A]是表示第1實施形態的半導體裝置1的構成之一例的剖面圖。 [圖1B]是表示第1實施形態的半導體裝置1的構成之一例的剖面圖。 [圖2A]是表示對於圖1A所示的構成，更具備再配線層及金屬凸塊的半導體裝置的構成例的剖面圖。 [圖2B]是表示對於圖1B所示的構成，更具備再配線層及金屬凸塊的半導體裝置的構成例的剖面圖。 [圖3]是表示第1實施形態的半導體裝置的製造方法之一例的剖面圖。 [圖4]是表示接續於圖3，半導體裝置的製造方法之一例的剖面圖。 [圖5]是表示接續於圖4，半導體裝置的製造方法之一例的剖面圖。 [圖6]是表示接續於圖5，半導體裝置的製造方法之一例的剖面圖。 [圖7]是表示接續於圖6，半導體裝置的製造方法之一例的剖面圖。 [圖8]是表示接續於圖7，半導體裝置的製造方法之一例的剖面圖。 [圖9]是表示接續於圖8，半導體裝置的製造方法之一例的剖面圖。 [圖10]是表示接續於圖9，半導體裝置的製造方法之一例的剖面圖。 [圖11]是表示接續於圖10，半導體裝置的製造方法之一例的剖面圖。 [圖12]是表示第2實施形態的半導體裝置的構成之一例的剖面圖。 [圖13]是表示第2實施形態的半導體裝置的製造方法之一例的剖面圖。 [圖14]是表示接續於圖13，半導體裝置的製造方法之一例的剖面圖。 [圖15]是表示接續於圖14，半導體裝置的製造方法之一例的剖面圖。 [圖16]是表示接續於圖15，半導體裝置的製造方法之一例的剖面圖。 [圖17]是圖16的構造的平面圖。 [圖18]是表示接續於圖17，半導體裝置的製造方法之一例的剖面圖。 [圖19]是表示接續於圖18，半導體裝置的製造方法之一例的剖面圖。 [圖20]是表示接續於圖19，半導體裝置的製造方法之一例的剖面圖。 [圖21]是表示第3實施形態的半導體裝置的構成例的剖面圖。 [圖22]是表示柱狀電極及連接部的構成例的概略剖面圖。 [圖23]是表示第4實施形態的半導體裝置的構成例的剖面圖。 [圖24]是表示第5實施形態的半導體裝置的構成例的剖面圖。 [圖25]是表示第6實施形態的半導體裝置的構成例的剖面圖。 [圖26]是表示第7實施形態的半導體裝置的構成例的剖面圖。 [圖27]是表示追加墊及連接部及其周邊的構成例的概略剖面圖。 [圖28]是表示第8實施形態的半導體裝置的構成例的剖面圖。 [圖29]是表示第9實施形態的半導體裝置的構成例的剖面圖。 [圖30]是表示第9實施形態的半導體裝置的構成例的剖面圖。 [圖31]是表示第9實施形態的半導體裝置的構成例的剖面圖。 [圖32]是表示第10實施形態的半導體裝置的構成例的剖面圖。 [圖33]是表示第10實施形態的半導體裝置的構成例的剖面圖。 [圖34]是表示第11實施形態的半導體裝置的構成例的剖面圖。 [圖35]是表示第11實施形態的半導體裝置的構成例的剖面圖。 [圖36]是表示第11實施形態的半導體裝置的構成例的剖面圖。 [圖37]是表示第11實施形態的半導體裝置的構成例的剖面圖。 [圖38]是表示第11實施形態的半導體裝置的構成例的剖面圖。 [圖39]是表示第11實施形態的半導體裝置的構成例的剖面圖。 [圖40A]是表示第12實施形態的半導體裝置的構成例的剖面圖。 [圖40B]是表示第12實施形態的半導體裝置的構成例的剖面圖。 [圖41]是表示13實施形態的半導體裝置的構成例的剖面圖。 [圖42]是表示第14實施形態的半導體裝置的構成例的剖面圖。 [圖43]是表示第14實施形態的半導體裝置的構成例的剖面圖。 [圖44]是表示第15實施形態的半導體裝置的構成例的剖面圖。 [圖45]是表示第16實施形態的半導體裝置的構成例的剖面圖。
1:半導體裝置
2:支撐基板
10:半導體晶片
15:電極墊
20:黏合層
30:柱狀電極
35:連接部
40:樹脂層
50:半導體晶片
55:電極墊
60:黏合層
70:柱狀電極
75:連接部
80:柱狀電極
85:連接部
90:樹脂層
F50a:第1面
F50b:第2面
F10a:第1面
F10b:第2面

Claims (26)

  1. 一種半導體裝置，其特徵係具備： 被層疊的複數的第1半導體晶片； 被連接至前述複數的第1半導體晶片的電極墊，延伸於前述複數的第1半導體晶片的層疊方向之第1柱狀電極； 被層疊於前述第1半導體晶片的上方之複數的第2半導體晶片； 被連接至前述複數的第2半導體晶片的電極墊，延伸於前述複數的第2半導體晶片的層疊方向之第2柱狀電極； 被電性連接至前述第1柱狀電極，延伸於前述複數的第2半導體晶片的層疊方向之第3柱狀電極；及 被覆前述第1半導體晶片、前述第2半導體晶片、前述第2柱狀電極及前述第3柱狀電極，露出前述第2及第3柱狀電極的前端之樹脂層。
  2. 如請求項1記載的半導體裝置，其中，前述樹脂層，係具有： 第1樹脂層，其係被覆前述第1半導體晶片及前述第1柱狀電極，露出前述第1柱狀電極的前端；及 第2樹脂層，其係被覆前述第2半導體晶片、前述第2柱狀電極及前述第3柱狀電極，露出前述第2及第3柱狀電極的前端， 前述第3柱狀電極，係被電性連接至從前述第1樹脂層露出的前述第1柱狀電極，延伸於前述複數的第2半導體晶片的層疊方向。
  3. 如請求項1記載的半導體裝置，其中，前述樹脂層，係具備： 第1樹脂層，其係被覆前述第1半導體晶片、前述第2半導體晶片及前述第1及第2柱狀電極者，在該第1樹脂層的上面露出前述第2柱狀電極的前端，且在被設於該第1樹脂層的溝或階差的底部露出前述第1柱狀電極的前端； 第2樹脂層，其係被設在述溝或階差內， 前述第3柱狀電極，係被連接至在前述第1樹脂層的溝或階差內露出的前述第1柱狀電極的前端，延伸於前述複數的第2半導體晶片的層疊方向， 前述第2樹脂層，係被覆前述第3柱狀電極，露出前述第3柱狀電極的前端。
  4. 如請求項3記載的半導體裝置，其中，前述溝，係延伸於對於設有前述電極墊的前述複數的第1或第2半導體晶片的邊大致平行方向。
  5. 如請求項2記載的半導體裝置，其中，前述第1樹脂層介於前述複數的第1半導體晶片的最上段與前述複數的第2半導體晶片的最下段之間。
  6. 如請求項1記載的半導體裝置，其中，更具備：在前述第1柱狀電極與前述第3柱狀電極之間，對於前述第3柱狀電極的延伸方向垂直方向的剖面的大小比前述第1及第3柱狀電極更大的連接部。
  7. 如請求項1記載的半導體裝置，其中，更具備： 被設在前述樹脂層上，且被電性連接至前述第2柱狀電極及前述第3柱狀電極的配線層；及 被設在前述配線層上，且被電性連接至前述配線層的凸塊。
  8. 如請求項1記載的半導體裝置，其中，對於前述第3柱狀電極的延伸方向垂直方向的剖面的大小，係在前述第3柱狀電極與前述第1及第2柱狀電極不同。
  9. 如請求項1記載的半導體裝置，其中，前述第3柱狀電極的材料，係與前述第1及第2柱狀電極的材料不同。
  10. 如請求項1記載的半導體裝置，其中，更具備：被設在前述第1柱狀電極的前端部，且具有比前述第1柱狀電極的前端部的露出面積更大的面積的追加墊。
  11. 如請求項1記載的半導體裝置，其中，對應於前述複數的第1柱狀電極之中某第1柱狀電極來連接複數的前述第3柱狀電極。
  12. 如請求項2～11中的任一項所記載的半導體裝置，其中，在前述第1樹脂層與前述第2樹脂層使用彼此不同的材料。
  13. 如請求項2記載的半導體裝置，其中，更具備被設在前述第1樹脂層與前述第2樹脂層之間的第3樹脂層。
  14. 如請求項2記載的半導體裝置，其中，更具備被設在前述第1樹脂層與前述第2樹脂層之間的第2配線層， 前述第1柱狀電極的前端部，係被電性連接於前述第2配線層的第1面， 前述第3柱狀電極的下端部，係被電性連接於與前述第2配線層的前述第1面相反側的第2面， 前述第2配線層，係電性連接前述第1柱狀電極與前述第3柱狀電極。
  15. 如請求項14記載的半導體裝置，其中，從前述第1及第2半導體晶片的層疊方向看時，前述第3柱狀電極，係被配置於與前述第1柱狀電極不同的位置。
  16. 如請求項14記載的半導體裝置，其中，從前述第1及第2半導體晶片的層疊方向看時，複數的前述第3柱狀電極間的間距，係與複數的前述第1柱狀電極間的間距不同。
  17. 如請求項2記載的半導體裝置，其中，前述第2樹脂層，係被充填於在前述第1樹脂層所設的縫隙內。
  18. 一種半導體裝置，其特徵係具備： 被層疊的複數的第1半導體晶片； 被連接至複數的第1半導體晶片的電極墊，延伸於前述複數的第1半導體晶片的層疊方向之複數的第1柱狀電極； 被覆前述複數的第1半導體晶片及前述複數的第1柱狀電極，露出前述複數的第1柱狀電極的一部分之第1樹脂層； 被層疊於前述複數的第1半導體晶片上之複數的第2半導體晶片； 被連接至前述複數的第2半導體晶片的電極墊，延伸於前述複數的第2半導體晶片的層疊方向之複數的第2柱狀電極； 與前述複數的第1柱狀電極電性連接之複數的第3柱狀電極； 被覆前述複數的第2半導體晶片、前述複數的第2柱狀電極及前述複數的第3柱狀電極，露出前述複數的第2柱狀電極及前述複數的第3柱狀電極的一部分之第2樹脂層； 在此，自然數k為k=3或從k=3到任意的自然數n(n＞=4)各增加1時， 被層疊於前述複數的第k-1半導體晶片上之複數的第k半導體晶片； 被連接至複數的第k半導體晶片的電極墊，延伸於前述複數的第k半導體晶片的層疊方向之複數的第2k-2柱狀電極； 與前述複數的第2k-4柱狀電極及前述複數的第2k-3柱狀電極電性連接之複數的第2k-1柱狀電極；及 被覆前述複數的第k半導體晶片及前述複數的第2k-2柱狀電極以及前述複數的第2k-1柱狀電極，露出前述複數的第2k-2柱狀電極及前述複數的第2k-1柱狀電極的一部分之第k樹脂層。
  19. 如請求項1或18記載的半導體裝置，其中，更具備被設在前述第2或第k半導體晶片上的其他的半導體晶片。
  20. 如請求項3記載的半導體裝置，其中，前述溝或前述底部，係被設至前述第1樹脂層的側面為止，在其底部露出前述第1柱狀電極的前端。
  21. 如請求項3記載的半導體裝置，其中，前述第1及第2半導體晶片，係對於前述第1及前述第2半導體晶片的第1面錯開於某傾斜方向而層疊， 前述溝的底面，係沿著前述第1及第2半導體晶片的前述傾斜方向而傾斜。
  22. 如請求項1記載的半導體裝置，其中，在前述第1～第3柱狀電極使用導電性接線。
  23. 如請求項1記載的半導體裝置，其中，前述第1半導體晶片及第2半導體晶片為記憶體晶片。
  24. 如請求項19記載的半導體裝置，其中，前述其他的半導體晶片為控制器晶片。
  25. 一種半導體裝置的製造方法，其特徵係具備： 在支撐基板上層疊複數的第1半導體晶片； 在前述複數的第1半導體晶片的電極墊形成第1柱狀電極； 以第1樹脂層來被覆前述複數的第1半導體晶片及前述第1柱狀電極； 研磨前述第1樹脂層而使前述第1柱狀電極的上端露出； 在前述第1樹脂層上層疊複數的第2半導體晶片； 在前述複數的第2半導體晶片的電極墊形成第2柱狀電極，在前述第1柱狀電極的上端上形成第3柱狀電極； 以第2樹脂層來被覆前述複數的第2半導體晶片及前述第2柱狀電極； 研磨前述第2樹脂層而使前述第2柱狀電極的上端露出。
  26. 一種半導體裝置的製造方法，其特徵係具備： 在支撐基板上層疊複數的半導體晶片； 在前述複數的半導體晶片的複數的電極墊形成複數的第1柱狀電極； 以第1樹脂層來被覆前述複數的半導體晶片及前述複數的第1柱狀電極； 研削前述複數的第1柱狀電極的一部分及前述第1樹脂層的一部分而形成溝，在該溝的底部使前述複數的第1柱狀電極的上端露出； 在前述溝內露出的前述複數的第1柱狀電極的上端上形成第2柱狀電極； 在前述溝內以第2樹脂層來被覆前述第2柱狀電極。
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