CN116093071A - 半导体封装结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种半导体封装结构及其形成方法。该半导体封装结构包括：基板；位于基板上方的第一芯片和第二芯片，并且第一芯片和第二芯片之间具有间隔；第一重布线层，位于间隔上，并与第一芯片和第二芯片电性连接。

Description

半导体封装结构及其形成方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种半导体封装结构及其形成方法。
背景技术
对于现行的诸如基板上扇出芯片(FOCoS，Fan Out Chip on Substrate)的半导体封装结构来说，基板上的每个芯片都需要准确接合，否则会导致芯片与基板连接失败的情况。
如图1a所示，通过焊料将芯片20、30的焊盘22、32与基板10的焊盘12对接接合。如图1b所示，如果芯片20、30的位置发生偏移，例如芯片20、30从虚线位置偏移至实线位置，则芯片20、30的焊盘22、32将会从相应的位置P1偏移至虚线所示的位置P2。并且，芯片20、30的尺寸越大，则产生的接合位置偏移量ΔR20、ΔR30越大。
例如，如果大尺寸芯片30的尺寸在15mm至35mm的范围内，则当芯片30的偏移角度θ为2°时，接合位置的偏移量ΔR30将在65μm至265μm的范围内，超出了焊盘32的65μm至100μm的尺寸设计。如图1a中的区域A1所示，这使得芯片20、30的焊盘22、32与基板10的焊盘12未对准，从而导致芯片20、30的焊盘22、32与基板10上的焊盘12不能电连接的情况。
发明内容
针对相关技术中的上述问题，本发明提出一种半导体封装结构及其形成方法。
根据本发明实施例的一个方面，提供了一种半导体封装结构，包括：基板；第一芯片和第二芯片，位于基板上方，并且第一芯片和第二芯片之间具有间隔；第一重布线层，位于间隔上，并与第一芯片和第二芯片电性连接。
在一些实施例中，第一芯片和第二芯片的相对的侧壁大致上不平行。
在一些实施例中，第一芯片具有多个第一焊盘，第二芯片具有多个第二焊盘，第一重布线层暴露出多个第一焊盘的一部分并且暴露出多个第二焊盘的一部分，其中，多个第一焊盘的一部分和多个第二焊盘的一部分通过引线接合至基板。
在一些实施例中，第一重布线层与多个第一焊盘的另一部分和多个第二焊盘的另一部分接合。
在一些实施例中，第一重布线层延伸至第一芯片的远离第二芯片的边缘，并且还延伸至第二芯片的远离第一芯片的边缘。
在一些实施例中，桥接芯片，桥接芯片的下表面处具有第二重布线层，第二重布线层接合至第一重布线层。
在一些实施例中，第二重布线层暴露第一重布线层的焊盘的一部分，暴露的第一重布线层的焊盘的一部分通过引线接合至基板。
在一些实施例中，第二重布线层和第一重布线层之间通过焊料相互接合。
在一些实施例中，第二重布线层中的通孔在从上至下的方向上宽度逐渐增大，第一重布线层中的通孔在从上至下的方向上宽度逐渐缩小。
在一些实施例中，还包括：底部填充物，位于第一芯片和第二芯片之间的间隔内，并且还位于第一重布线层和第二重布线层之间。
在一些实施例中，第一芯片与第二芯片的上表面不齐平，在第一芯片和第二芯片之间的间隔上方，第一重布线层从第一芯片的上表面倾斜地延伸至第二芯片的上表面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1a和图1b分别是现行的半导体封装结构的侧视示意图和俯视示意图。
图2a和图2b分别是根据本发明实施例的半导体封装结构的侧视示意图和俯视示意图。
图3a是根据本发明实施例的半导体封装结构的部分的侧视示意图。
图3b是图3a所示的半导体封装结构的截面A-A’处的俯视示意图。
图4a至图8是根据本发明其他实施例的半导体封装结构的示意图。
图9a至图9h是根据本发明实施例的形成半导体封装结构中的桥接芯片的方法的各个阶段的示意图。
图10a至图10n是根据本发明实施例的形成半导体封装结构的方法的各个阶段的示意图。
具体实施例
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
本发明的实施例提供了一种半导体封装结构。图2a是根据本发明实施例的半导体封装结构的侧视示意图。图2b是根据本发明实施例的半导体封装结构的俯视示意图。在图2a和图2b所示的半导体封装结构1000中包括基板200。第一芯片210和第二芯片220间隔地设置在基板200上方。在一些实施例中，第一芯片210和第二芯片220可以通过黏着层214附接至基板200。第一重布线层230和桥接芯片260设置在第一芯片210和第二芯片220之间的间隔上方。第一重布线层230可以包括第一介电层232和位于第一介电层232内的通孔234。桥接芯片260可以电连接至第一重布线层230。第一重布线层230可以电连接至第一芯片210和第二芯片220。
第一芯片210上具有多个焊盘212(可称为第一焊盘)，第二芯片220上具有多个焊盘222(可称为第二焊盘)。焊盘212包括位于第一重布线层230下方的一部分焊盘212a，还包括由第一重布线层230暴露的另一部分焊盘212b。焊盘222包括位于第一重布线层230下方的一部分焊盘222a，还包括由第一重布线层230暴露的另一部分焊盘222b。第一重布线层230电连接至其下方的焊盘212a和焊盘222a。
参考图2b所示，在俯视图中，第一芯片210和/或第二芯片220的位置可以发生偏移或旋转，以使得第一芯片和第二芯片的相对的侧壁大致上不平行。并且，由于第一芯片210和/或第二芯片220可以发生偏移，第一芯片210的焊盘212b和第二芯片220的焊盘222b也相应地偏移。
重布线层的线路的光刻精度可以达到小于0.5μm。由于重布线层制程的更高精度，通过在第一芯片210与第二芯片220上形成第一重布线层230，可以补偿第一芯片210与第二芯片220的焊盘偏移，然后再在第一重布线层230上方接合桥接芯片260，可以保证桥接芯片260的接合准确性。
继续参考图2a和图2b，根据本发明的实施例，由重布线层230暴露的焊盘212b和焊盘222b通过引线(bonding wire)250接合至基板200。
利用引线进行接合具有较高的工艺窗口(process window)，相比于常规通过焊料对接芯片与基板的焊盘可允许的公差约为5μm，而通过引线接合允许更大的接合公差，例如约为9μm至20μm。用于引线接合的接合机台具有偏移补偿机制，因此可允许更大的芯片偏移量。例如对于尺寸大于15mm的大尺寸芯片，引线接合方式允许的偏移量可大于500μm。
通过将第一芯片210和第二芯片220的具有焊盘的主动面背离基板200设置，并利用引线250实现第一芯片210和第二芯片220与基板200的电连接，由于引线接合较高的工艺窗口及偏移补偿机制，可以改善第一芯片210和第二芯片220与基板200之间的电性连接良率。此外，引线接合的方式可以在第一芯片210和第二芯片220与基板200之间提供更多的输入输出端(I/O)。
在一些实施例中，基板200的厚度可以在10μm至30μm的范围内。在一些实施例中，第一芯片210的厚度在20μm至100μm的范围内，第二芯片220的厚度在20μm至100μm的范围内。在图2a所示的实施例中，第一芯片210与第二芯片220的上表面齐平。在一些实施例中，第一芯片210与第二芯片220之间的间隔的宽度可以在30μm至300μm的范围内。在一些实施例在中，第一重布线层230的第一介电层232的厚度可以在3μm至10μm的范围内。在一些实施例中，第一重布线层230中线路的线宽/线距L/S可以在2μm/2μm至20μm/20μm的范围内。在一些实施例中，引线250的直径在10μm至50μm的范围内。在一些实施例中，桥接芯片260的厚度可以在20μm至100μm的范围内。以上尺寸配置仅是示例，在其他实施例中，可以进行其他适用的尺寸配置。
桥接芯片260的下表面处还设置有第二重布线层270。第二重布线层270可以包括第二介电层272和位于第二介电层272内的通孔274。在一些实施例在中，第二重布线层270的第二介电层272的厚度在3μm至10μm的范围内。在一些实施例中，第二重布线层270中线路的线宽/线距L/S可以在2μm/2μm至20μm/20μm的范围内。第二重布线层270通过焊料264接合至第一重布线层230。焊料264分别连接于第一重布线层230中的通孔234和第二重布线层270中的通孔274，以接合第一重布线层230和第二重布线层270。在一些实施例中，焊料264的直径在5μm至30μm的范围内。在一些实施例中，第二重布线层270的第二介电层272的下表面和第一重布线层230的第一介电层232的上表面之间的间距可以在5μm至30μm的范围内。
桥接芯片260的下表面处还具有由第二介电层272覆盖的桥接线路806。桥接线路806位于第一芯片210和第二芯片220之间的间隔上方。在一些实施例中，桥接线路806的数量是多个。多个桥接线路806的线宽/线距L/S可以小于2μm/2μm。桥接芯片260的下表面处还具有焊盘262。第一重布线层230中的通孔234穿过第一介电层232而连接焊料264与第一芯片210的焊盘212a。在从桥接芯片260到基板220的方向(即从上到下的方向)上，通孔234的宽度逐渐缩小。通孔234的较大的开口端朝向第二重布线层270。第二重布线层270中的通孔274穿过第一介电层272而连接焊料264与桥接芯片260的焊盘262a。在从上到下的方向上，通孔274的宽度逐渐增大。通孔274的较大的开口端朝向第一重布线层230。通孔234的较大的开口端与通孔274的较大的开口端相对。
底部填充物280填充在第一重布线层230和第二重布线层270之间，并且还填充在第一芯片210和第二芯片220之间的间隔内。底部填充物280还覆盖第一重布线层230和第二重布线层270的侧壁。底部填充物280可以保护焊料264以确保桥接芯片260和第一芯片210以及第二芯片220之间的良好接合，并且可以固定第一芯片210、第二芯片220和桥接芯片260。在一些实施例中，底部填充物280可以由有机材料形成，例如聚酰亚胺(PI)、环氧树脂(Epoxy)、亚克力(Acrylic)、积层膜(ABF)等。在一些实施例中，底部填充物280可以由无机材料形成，例如氧化物(如SiOx、SiNx、TaOx)、玻璃、硅、陶瓷等。
图3a是根据本发明实施例的半导体封装结构的部分的侧视示意图。图3a中示出了基板200、第一芯片210，第二芯片220和第一重布线层230。图3b是图3a所示的半导体封装结构的截面A-A’处的俯视示意图。结合图3a和图3b所示，连接在基板200上的芯片数量可以多于两个。图3a中示出了基板200上设置有第一芯片210，第二芯片220以及第三芯片240。第二芯片220和第三芯片240可以设置在第一芯片210的同一侧壁的同一侧，并沿着第一芯片210的该侧壁并列间隔设置。第一重布线层230位于第一芯片210与第二芯片220和第三芯片240之间的间隔上方。
结合图3a和图3b所示，第一芯片210的由第一重布线层230暴露的部分焊盘212b可以通过引线250连接至基板200的焊盘202。第二芯片220由第一重布线层230暴露的部分焊盘222b可以通过引线250连接至基板200的焊盘202。此外，如图3b所示，可以通过引线250’来电连接第一重布线层230和基板200。具体的，第一重布线层230的上表面可以具有用于连接引线250’的焊盘236。引线250’分别连接至第一重布线层230的焊盘236和基板200的焊盘202。利用引线250’接合至第一重布线层230的上表面，第一重布线层230的上表面可以为引线制程提供一个高平面。
通过在第一芯片210和第二芯片220与桥接芯片260之间设置第一重布线层230，以通过焊料264接合桥接芯片260并通过引线250’接合基板200，这样在封装结构中，多个芯片(第一芯片210、第二芯片220、桥接芯片260)和第一重布线层230上的引线可以提供更多功能。此外，通过利用引线接合重布线层与基板，来代替现有的用于电连接重布线层与基板的贯通孔，可以避免使用贯通孔的复杂制程(例如钻孔、制作晶种层、覆盖光掩模、曝光、显影、电镀和蚀刻等)，因此降低了制造成本。
图4a和图4b是根据本发明其他实施例的半导体封装结构的示意图。如图4a和图4b所示，可以在基板200上形成包封第一芯片210、第二芯片220、桥接芯片260和引线250的模塑料(molding compound)290。在图4a所示的实施例中，模塑料290可以具有垂直侧壁，并且模塑料290的侧壁与基板200的侧壁可以垂直对准。在图4b所示的实施例中，模塑料290可以是例如通过点胶工艺形成，并且模塑料290具有向上凸出的曲面形表面轮廓。
图5是根据本发明其他实施例的半导体封装结构的示意图。如图5所示，第一芯片210与第二芯片220的上表面可以不齐平。在所示的实施例中，第一芯片210的上表面高于第二芯片220的上表面。第一重布线层230在第一芯片210上的部分具有水平的上表面。在第一芯片210与第二芯片220之间的间隔上方，第一重布线层230从所述第一芯片210的上表面倾斜地延伸至所述第二芯片的上表面，因此，第一重布线层230在第一芯片210与第二芯片220之间的间隔上方的部分具有倾斜的上表面和下表面。第一重布线层230在第二芯片220上的部分具有水平的上表面。第一重布线层230的整体的厚度是均匀的。第二重布线层270与桥接芯片260之间的交界面整体是倾斜的。第一重布线层230通过焊料264电连接至第二重布线层270。
图6是根据本发明其他实施例的半导体封装结构的示意图。在本实施例中，第一重布线层230延伸至第一芯片210的远离第二芯片220的边缘，并且还延伸至第二芯片220的远离第一芯片210的边缘。第一重布线层230可以覆盖第一芯片210和第二芯片220的上表面。第一芯片210和第二芯片220的在桥接芯片260下方的一部分焊盘212a、222a通过第一重布线层230中的通孔234和焊料264连接至第二重布线层270。第一芯片210和第二芯片220的不在桥接芯片260下方的另一部分焊盘212b、222b通过第一重布线层230中的通孔234连接至第一重布线层230的表面上的焊盘237。再通过引线250将焊盘237连接至基板200的焊盘202。
图7是根据本发明其他实施例的半导体封装结构的示意图。与图2a所示的实施例不同的是，在横向方向上，基板200上间隔并列地有三个芯片，即第一芯片210、第二芯片220和第三芯片240。第一桥接芯片260位于第一芯片210和第二芯片220之间的间隔上方。第二桥接芯片360位于第二芯片220和第三芯片240之间的间隔上方。并且在第二桥接芯片360与第二芯片220和第三芯片240之间，可以设置从第二芯片220上方延伸至第三芯片240上方的第一重布线层230’，以及位于第一重布线层230’上方的第二重布线层270’。底部填充物280还可以位于第一重布线层230’和第二重布线层270’之间以及第二芯片220和第三芯片240之间。第一重布线层230’和第二重布线层270’可以与第一重布线层230和第二重布线层270的配置类似。在其他实施例中，可以是同一基板200上方设置其他数量的芯片，并且相邻的芯片上方都可以设置第一重布线层、第二重布线层和桥接芯片。
图8是根据本发明其他实施例的半导体封装结构的示意图。与图2a实施例不同的是，可以使用中介层(interposer)292来代替第一芯片210或第二芯片220。中介层292包括硅介电层295和贯穿硅介电层295的贯穿硅通孔(TSV)297。硅穿孔297通过引线250连接至基板200上由中介层292暴露出的焊盘202。
图9a至图9h是根据本发明实施例的形成半导体封装结构中的桥接芯片的方法的各个阶段的示意图。
如图9a所示，提供晶圆802。晶圆802的表面上具有焊盘262和桥接线路806。如图9b所示，在晶圆802上方形成覆盖焊盘262和桥接线路806的介电层272(即上述第二介电层272)。
然后对介电层272进行图案化，如图9c所示，而在介电层272中形成开口821。开口821暴露出晶圆802上的焊盘262和桥接线路806。在图案化的介电层272上和开口821内形成晶种层831。在一些实施例中，晶种层831的材料可以例如是Ti、W、Ni等。在一些实施例中，可以使用例如物理气相沉积(PVD)等沉积工艺形成晶种层831。
如图9d所示，在晶种层831上形成掩模层841。如图9e所示，图案化掩模层841而在掩模层841中形成暴露晶种层831的开口822。一部分开口822可以位于介电层272中的开口821上方。另外的部分开口822也可以不形成在开口821上方。在开口821和开口822中的晶种层831上和掩模层841的开口822底部形成导电材料850。导电材料850可以通过电镀等工艺形成。在一些实施例中，导电材料850的材料可以是金属(例如Cu、Ag、Au、Al、Ni、Ti、Pd、Pt)和/或非金属(例如石墨烯)。之后，在形成的导电材料850上形成焊料264。
如图9f所示，去除图案化的掩模层841和由图案化的掩模层841覆盖的晶种层831。保留的晶种层831和其上的导电材料850形成通孔274和位于介电层272上的线路276。焊料264位于通孔274和线路276上。
随后如图9g所示，将图9f所得的结构倒置并进行沿着虚线进行切割制程。如图9h所示，在切割制程之后，将晶圆802切割为多个单个的桥接芯片260。桥接芯片260的表面上形成有第二重布线层270。第二重布线层270包括介电层272、穿过介电层272的通孔274和位于介电层272表面上的线路276。随后，可以利用接合头892来拾取桥接芯片260以用于后续制程。
图10a至图10n是根据本发明实施例的形成半导体封装结构的方法的各个阶段的示意图。
如图10a所示，提供基板200，基板200上表面具有多个焊盘202。焊盘202可用于后续与引线连接。
然后如图10b所示，利用接合头892分别将第一芯片210和第二芯片220间隔地放置在基板200上。在一些实施例中，第一芯片210和第二芯片220是分别通过底部的黏着层214附接至基板200。第一芯片210和第二芯片220的背离基板的表面上分别具有焊盘212、222。基板200的部分焊盘202由第一芯片210和第二芯片220暴露。
如图10c所示，例如利用接合头在第二芯片220与第一芯片210之间的间隔上方设置介电层232(即上述第一介电层232)。介电层232从第一芯片210的上表面跨越第二芯片220与第一芯片210之间的间隔而延伸至第二芯片220的上表面。介电层232覆盖第一芯片210的部分焊盘212a并暴露另一部分焊盘212b，并且介电层232覆盖第二芯片220的部分焊盘222a并暴露另一部分焊盘222b。
如图10d所示，对介电层232进行图案化，而在介电层232中形成开口112。开口112暴露第一芯片210的焊盘212a以及第二芯片220的焊盘222a。并且，在基板200、第一芯片210和第二芯片220、介电层232的上表面上和开口112中形成晶种层114。在一些实施例中，晶种层114的材料可以例如是Ti、W、Ni等。在一些实施例中，可以使用例如物理气相沉积(PVD)等沉积工艺形成晶种层114。
如图10e所示，在晶种层114上形成掩模层116。如图10f所示，图案化掩模层116而在掩模层116中形成开口118，部分开口118可以位于介电层232的开口112上方，并暴露介电层232上的晶种层114。另外的部分开口118可以不形成在开口112上方。在介电层232的开口112中的晶种层114上和掩模层116的开口118底部形成导电材料120。导电材料120可以通过电镀等工艺形成。在一些实施例中，导电材料120的材料可以是金属(例如Cu、Ag、Au、Al、Ni、Ti、Pd、Pt)和/或非金属(例如石墨烯)。
如图10g所示，去除图案化的掩模层116和由图案化的掩模层116覆盖的晶种层114。保留的穿过介电层232的晶种层114和其上的导电材料120形成通孔234。另外，在介电层232的表面上保留的晶种层114和其上的导电材料120形成介电层232的表面上的线路238。这样，就形成了从第一芯片210延伸至第二芯片220上的第一重布线层230。第一重布线层230包括介电层232、通孔234和线路238。
然后形成引线250，如图10h所示。形成连接第一芯片210的焊盘212b与基板200的焊盘202的引线250。还形成连接第二芯片220的焊盘222b与基板200的焊盘202的引线250。
在另一些实施例中，第一重布线层230可以覆盖地形成在第一芯片210上和第二芯片220上，第一芯片210的焊盘212全部被第一重布线层230覆盖。第二芯片220的焊盘222全部被第一重布线层230覆盖。在另一些实施例中，第一芯片210和第二芯片220的上表面可以不齐平，并且可以在第一芯片210和第二芯片220之间的间隔上方形成倾斜地延伸的第一重布线层230。
如图10i所示，利用接合头892将例如图9h处形成的位于桥接芯片260上的第二重布线层270放置在第一重布线层230上。如图10j所示，对焊料264执行回流操作，以通过焊料264将第二重布线层270连接至第一重布线230。
如图10k所示，形成底部填充物280在第一芯片210和第二芯片220之间的间隔内以及第一重布线层230和第二重布线层270之间。然后如图10l所示，在基板200上形成包封第一芯片210、第二芯片220和底部填充物280的模塑料290。在一些实施例中，可以采用模制制程或点胶制程形成模塑料290。
之后如图10m所示，将图10l所示的结构倒置，并在基板200上形成焊料球204。在形成焊料球204之后，将图10m所示的结构倒置，如图10n所示，沿着虚线L执行切割制程，以形成最后的封装结构。
本发明的上述形成封装结构的方法中，首先，在基板上间隔的放置第一芯片210和第二芯片220；在第一芯片210和第二芯片220之间的间隔上方形成从第一芯片延伸至第二芯片的第一重布线层230。第一重布线层230是局部地形成在第一芯片210上和第二芯片220上，通过引线250将第一重布线层230的暴露的第一芯片210上和第二芯片220的焊盘连接至基板200。之后通过焊料264将第二重布线层270接合至第一重布线层230。第二重布线层270可以是预先形成在桥接芯片260上。通过将第二重布线层270接合至第一重布线层230，以将桥接芯片260接合在第一重布线层230上方。然后在第一芯片210和第二芯片220之间的间隔内以及第一重布线层230和第二重布线层270之间形成底部填充物280。之后以模制制程或点胶制程形成包封第一芯片210、第二芯片220和第一重布线层230的模塑料290。在完成焊料球放置和切割制程后形成最终的封装结构。
在本发明实施例中，引线接合、凸块连接件和倒装芯片接合的连接方式在产品的制造中不会相互干扰，提高了产品的成品率。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：
基板；
第一芯片和第二芯片，位于所述基板上方，并且所述第一芯片和所述第二芯片之间具有间隔；
第一重布线层，位于所述间隔上，并与所述第一芯片和所述第二芯片电性连接。
2.根据权利要求1所述的半导体封装结构，其特征在于，
所述第一芯片和所述第二芯片的相对的侧壁大致上不平行。
3.根据权利要求2所述的半导体封装结构，其特征在于，
所述第一芯片具有多个第一焊盘，所述第二芯片具有多个第二焊盘，
所述第一重布线层暴露出所述多个第一焊盘的一部分并且暴露出所述多个第二焊盘的一部分，
其中，所述多个第一焊盘的一部分和所述多个第二焊盘的一部分通过引线接合至所述基板。
4.根据权利要求3所述的半导体封装结构，其特征在于，
所述第一重布线层与所述多个第一焊盘的另一部分和所述多个第二焊盘的另一部分接合。
5.根据权利要求1所述的半导体封装结构，其特征在于，
所述第一重布线层延伸至所述第一芯片的远离所述第二芯片的边缘，并且还延伸至所述第二芯片的远离所述第一芯片的边缘。
6.根据权利要求1所述的半导体封装结构，其特征在于，还包括：
桥接芯片，所述桥接芯片的下表面处具有第二重布线层，所述第二重布线层接合至所述第一重布线层。
7.根据权利要求6所述的半导体封装结构，其特征在于，
所述第二重布线层暴露所述第一重布线层的焊盘的一部分，暴露的所述第一重布线层的所述焊盘的一部分通过引线接合至所述基板。
8.根据权利要求4或6所述的半导体封装结构，其特征在于，
所述第二重布线层和所述第一重布线层之间通过焊料相互接合。
9.根据权利要求5所述的半导体封装结构，其特征在于，还包括：
底部填充物，位于所述第一芯片和所述第二芯片之间的所述间隔内，并且还位于所述第一重布线层和所述第二重布线层之间。
10.根据权利要求1所述的半导体封装结构，其特征在于，
所述第一芯片与所述第二芯片的上表面不齐平，在所述间隔上方，所述第一重布线层从所述第一芯片的上表面倾斜地延伸至所述第二芯片的上表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116884947A (zh) * 2023-09-05 2023-10-13 长电集成电路(绍兴)有限公司 半导体封装结构及其制备方法
CN116884947B (zh) * 2023-09-05 2024-01-23 长电集成电路(绍兴)有限公司 半导体封装结构及其制备方法

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