CN116884947B - 半导体封装结构及其制备方法 - Google Patents

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Abstract

本公开涉及一种半导体封装结构及其制备方法。该半导体封装结构，包括：晶圆级桥接载体，以及分别位于晶圆级桥接载体的上下表面的第一层结构和第二层结构。晶圆级桥接载体包括：介电图案层，设有多个通孔；金属走线层，嵌设于介电图案层的各通孔中。其中，第一层结构和第二层结构通过金属走线层电性连接。本公开利于缩短半导体封装结构中各层结构之间数据的传输路径，提高数据传输效率。

Description

半导体封装结构及其制备方法
技术领域
本公开涉及半导体领域，特别是涉及一种半导体封装结构及其制备方法。
背景技术
随着半导体技术的发展，为满足半导体封装件微型化的封装需求，发展出了晶圆级封装结构。晶圆级封装指的是在进行晶圆切割前就对晶圆上的芯片进行封装，将保护层黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片，因其具有尺寸小、电性能优良、散热好、成本低等优势，近年来发展迅速。
然而，现有的晶圆级封装结构中的数据传输存在传输路径过长问题。这会导致芯片在信号传输时出现数据传输干扰和介质损耗，从而降低数据传输效率，限制了半导体技术的进一步发展。
发明内容
基于此，有必要针对现有技术中的晶圆级封装结构中数据传输路径长问题提供一种半导体封装结构及其制备方法。
为了实现上述目的，一方面，本公开一些实施例提供了一种半导体封装结构，包括：晶圆级桥接载体，以及分别位于晶圆级桥接载体的上下表面的第一层结构和第二层结构；晶圆级桥接载体包括：介电图案层，设有多个通孔；金属走线层，嵌设于介电图案层的各通孔中；其中，第一层结构和第二层结构通过金属走线层电性连接。
在一些实施例中，金属走线层包括：多个金属导线；其中，金属导线嵌设于对应的通孔中；金属导线包括：晶种层，覆盖通孔侧壁并封闭通孔的一端开口；导电层，覆盖晶种层并填充通孔。
在一些实施例中，导电层未覆盖晶种层的表面与介电图案层位于相同方向的表面平齐。
在一些实施例中，晶圆级桥接载体还包括多个桥接单元；桥接单元包括：层中桥接区及至少位于层中桥接区两侧的层间连接区；其中，分布于层中桥接区内各通孔中的金属导线对应互联，并与第一层结构或第二层结构对应电性连接；分布于层间连接区内各通孔中的金属导线电性连接第一层结构和第二层结构。
在一些实施例中，通孔的轴线方向垂直于第一层结构和第二层结构靠近晶圆级桥接载体的表面。
在一些实施例中，第一层结构包括第一重布线层；第二层结构包括沿平行于晶圆级桥接载体表面分布的多个芯片；其中，分布于层中桥接区内各通孔中的金属导线对应互联，并与第二层结构中相邻分布的至少两个芯片对应电性连接。
在一些实施例中，介电图案层覆盖第一重布线层；半导体封装结构还包括：第一包封层，包覆金属导线与芯片的连接区域；第二包封层，包覆第一包封层及各芯片。
在一些实施例中，第一层结构包括第一重布线层；第二层结构包括第二重布线层；介电图案层夹设于第一重布线层和第二重布线层之间，并沿通孔的轴线方向具有相同的正投影面积。
在一些实施例中，第一层结构和第二层结构均包括重布线层；半导体封装结构包括多个重布线层，且任相邻两个重布线层之间通过晶圆级桥接载体电性连接。
在一些实施例中，半导体封装结构还包括：沿平行于晶圆级桥接载体表面分布的多个芯片；其中，各芯片分别与位于顶层的重布线层电性连接。
另一方面，本公开还根据一些实施例，提供一种半导体封装结构的制备方法，包括：
提供第一载板，于第一载板上形成晶圆级桥接载体，晶圆级桥接载体包括：设有多个通孔的介电图案层，以及嵌设于介电图案层的各通孔中的金属走线层。
提供第二载板，于第二载板上形成第一层结构。
将晶圆级桥接载体与第一层结构贴合，并使金属走线层与第一层结构电性连接。
去除第一载板。
于晶圆级桥接载体背离第一层结构的表面形成第二层结构，并使第二层结构通过金属走线层与第一层结构电性连接。
在一些实施例中，第一载板表面具有第一临时键合层；于第一载板上形成晶圆级桥接载体，包括：形成覆盖第一临时键合层的介电材料层；形成覆盖介电材料层的牺牲掩膜层；图案化牺牲掩膜层，形成掩膜图案；基于掩膜图案刻蚀介电材料层，形成初始介电图案层；去除牺牲掩膜层；于初始介电图案层的刻蚀图案中形成金属走线层。
其中，将晶圆级桥接载体与第一层结构贴合，包括：将初始介电图案层暴露出金属走线层的表面与第一层结构贴合。
去除第一载板，还包括：解键合去除第一临时键合层及第一载板。
形成晶圆级桥接载体，还包括：研磨初始介电图案层直至暴露出金属走线层，形成介电图案层。
在一些实施例中，金属走线层包括：多个金属导线；于初始介电图案层的刻蚀图案中形成金属走线层，包括：于初始介电图案层的表面及刻蚀图案中形成晶种层；形成覆盖晶种层并填充刻蚀图案的导电层；研磨导电层和晶种层直至暴露出初始介电图案层的表面，形成金属导线；金属导线包括保留于刻蚀图案中的晶种层和导电层。
在一些实施例中，第一层结构包括第一重布线层；于晶圆级桥接载体背离第一层结构的表面形成第二层结构，包括：提供多个芯片；将芯片与暴露于晶圆级桥接载体背离第一层结构表面的金属走线层对应电性连接，形成第二层结构。
其中，金属走线层包括：多个金属导线；晶圆级桥接载体还包括多个桥接单元；桥接单元包括：层中桥接区及至少位于层中桥接区两侧的层间连接区。分布于层中桥接区内各通孔中的金属导线对应互联，并与第二层结构中相邻分布的至少两个芯片对应电性连接；分布于层间连接区内各通孔中的金属导线电性连接第一重布线层和芯片。
在一些实施例中，第一层结构包括第一重布线层；于晶圆级桥接载体背离第一层结构的表面形成第二层结构，包括：于晶圆级桥接载体背离第一重布线层的表面形成第二重布线层，并使第二重布线层通过金属走线层与第一重布线层电性连接。
制备方法还包括：提供多个芯片，并将芯片与第二重布线层电性连接。
在一些实施例中，半导体封装结构的制备方法，还包括：形成第一包封层；其中，第二层结构包括芯片时，第一包封层包覆芯片与金属走线层之间的连接区域；第二层结构包括第二重布线层时，第一包封层包覆芯片与第二重布线层之间的连接区域；形成包覆第一包封层及各芯片的第二包封层。
本公开实施例可以/至少具有以下优点：
本公开实施例中，提供了一种包括介电图案层和金属走线层的晶圆级桥接载体，可以作为相邻层结构之间的层中桥接结构，以通过嵌设于介电图案层各通孔中的金属走线层电性连接半导体封装结构中的第一层结构和第二层结构。如此，这种设置于层间的互连结构（即晶圆级桥接载体），可以有效实现半导体封装结构中相邻层结构之间电信号传输路径，以实现数据的短路径传输，从而有利于降低半导体封装结构内部信号传输时的数据传输干扰和介质损耗，以提高数据传输效率，进而促进半导体技术的进一步发展。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一些实施例中提供的一种半导体封装结构的结构示意图；
图2为一些实施例中提供的一种半导体封装结构局部区域的放大示意图；
图3为另一些实施例中提供的一种半导体封装结构的结构示意图；
图4为另一些实施例中提供的一种半导体封装结构的结构示意图；
图5为一些实施例中提供的一种半导体封装结构的桥接单元的结构示意图；
图6为一些实施例中提供的一种半导体封装结构的制备方法的流程图；
图7为一些实施例中提供的一种晶圆级桥接载体的制备方法的流程图；
图8为一些实施例中提供的一种金属走线层的制备方法的流程图；
图9为一些实施例中提供的另一种半导体封装结构的制备方法的流程图；
图10为一些实施例中提供的另一种半导体封装结构的制备方法的流程图；
图11为一些实施例中提供的另一种半导体封装结构的制备方法的流程图；
图12为一些实施例中提供的一种形成覆盖介电材料层的牺牲掩膜层后所得结构的示意图；
图13为一些实施例中提供的一种图案化牺牲掩膜层后所得结构的示意图；
图14为一些实施例中提供的一种形成初始介电图案层后所得结构的示意图；
图15为一些实施例中提供的一种去除图案化牺牲掩膜层后所得结构的示意图；
图16为一些实施例中提供的一种形成晶种层后所得结构的示意图；
图17为一些实施例中提供的一种形成覆盖晶种层并填充刻蚀图案的导电层后所得结构的示意图；
图18为一些实施例中提供的一种研磨导电层和晶种层后所得结构的示意图；
图19为一些实施例中提供的一种将晶圆级桥接载体与第一层结构贴合后所得结构的示意图；
图20为一些实施例中提供的一种去除第一载板后所得结构的示意图；
图21为一些实施例中提供的一种形成晶圆级桥接载体后所得结构的示意图。
附图标记说明：
10-载板，101-键合层，1-第一层结构，2-第二层结构，3-晶圆级桥接载体，31-介电图案层，H-通孔，32-金属走线层，M1-金属导线，M1a-第一金属导线，M1b-第二金属导线，M11-晶种层，M12-导电层，33-桥接单元，A-层间连接区，B-层中桥接区，11-第一重布线层，21-芯片，M2-导电接口，M2a-第一导电接口，M2b-第二导电接口，22-第二重布线层，4-第一包封层，5-第二包封层，10a-第一载板，10b-第二载板，101a-第一临时键合层，101b-第二键合层，P0-介电材料层，P1-初始介电图案层，F1-牺牲掩膜层，F2-图案化牺牲掩膜层，6-掩膜版，7-等离子体。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
本公开实施例提供一种半导体封装结构，用于实现半导体封装结构中相邻层结构之间数据的短路径传输。
请参阅图1和图2，半导体封装结构包括：晶圆级桥接载体3，以及分别位于晶圆级桥接载体3的上下表面的第一层结构1和第二层结构2。晶圆级桥接载体3包括：介电图案层31和金属走线层32。介电图案层31设有多个通孔H。金属走线层32嵌设于介电图案层31的各通孔H中。其中，晶圆级桥接载体3夹设于第一层结构1与第二层结构2之间，且第一层结构1和第二层结构2通过晶圆级桥接载体3内的金属走线层32电性连接。
此处，晶圆级桥接载体3是指：匹配载板（即晶圆）面积大小设置的桥接载体；其中，介电图案层31可以具有与载板（即晶圆）相同的平面面积。介电图案层31是指，设置有多个图案化开口的介电层，作用在于对晶圆级桥接载体3中的金属走线层32进行布局布线，以使金属走线层32匹配第一层结构1以及第二层结构2之间和/或第一层结构1内部或第二层结构2内部的电信号传输，例如数据传输。
示例地，介电图案层31采用介电常数小于3的介电材料，可与氧基等离子体发生蚀刻反应。
示例地，介电图案层31的材料包括但不限于光刻胶。
可以理解，匹配半导体封装结构的不同，半导体封装结构中相邻层结构的设置可以不同。
在本公开一些实施例中，请参阅图3，第一层结构1包括第一重布线层11；第二层结构2包括沿平行于晶圆级桥接载体3表面分布的多个芯片21。
在本公开另一些实施例中，请参阅图4，第一层结构1包括第一重布线层11；第二层结构2包括第二重布线层22。
在一些实施例中，请参阅图1、图3和图4，半导体封装结构还包括载板10和位于载板10表面的键合层101；其中，第一层结构1或第二层结构2可以通过键合层101与载板10相键合。
在另一些实施例中，第一层结构1或第二层结构2还可以采用无需设置键合层101的键合方式与载板10键合，例如采用熔合键合（即直接键合）。
示例地，载板10为临时载板，键合层101为临时键合层。载板10及键合层101均可在实现第一层结构1和第二层结构2的有效封装之后去除。
本公开实施例中，需要说明的是，晶圆级桥接载体3的作用在于实现第一层结构1与第二层结构2之间和/或第一层结构1内部或第二层结构2内部的电信号传输，例如数据传输。
在一些实施例中，请参阅图2，金属走线层32包括多个金属导线M1。金属导线M1嵌设于对应的通孔H中。金属导线M1可以为单层结构或叠层结构。
示例地，通孔H可以为圆孔、椭圆孔或条形孔等。并且，示例地，通孔H可以贯穿介电图案层31，以通过其内的金属导线M1电性连接第一层结构1和第二层结构2。或者，在另一示例中，通孔H可以为不贯穿介电图案层31的盲孔，以通过其内的金属导线M1电性连接第一层结构1内部或第二层结构2内部。
示例地，通孔H为条形孔，通孔H的宽度包括但不限于0.5μm～5μm。例如，通孔H的宽度可以为0.5μm、1μm、3μm或5μm。
示例地，通孔H为圆孔或椭圆孔，通孔H的最小径向尺寸包括但不限于0.5μm～5μm，例如可以为0.5μm、1μm、3μm或5μm。
在一些实施例中，请继续参阅图2，金属导线M1包括晶种层M11和导电层M12。其中，晶种层M11覆盖通孔H侧壁并封闭通孔H的一端开口；导电层M12覆盖晶种层M11并填充通孔H。
在一些示例中，晶种层M11包括层叠设置的第一子金属层和第二子金属层（图2中未示出）。
示例地，第一子金属层的材料包括钛或钛基合金，第二子金属层的材料包括铜或镍或钨。
在一些实施例中，请继续参阅图2，导电层M12未覆盖晶种层M11的表面与介电图案层31位于相同方向的表面平齐。例如，在如图2所示的半导体封装结构中，导电层M12的底面未被晶种层M11覆盖，导电层M12的底面与介电图案层31的底面平齐。
在一些实施例中，请继续参阅图2，通孔H的轴线方向（例如Y方向）垂直于第一层结构1和第二层结构2靠近晶圆级桥接载体3的表面。
可以理解，通孔H的轴线垂直于第一层结构1和第二层结构2，可以确保嵌设于通孔H内部的金属导线M1垂直于第一层结构1和第二层结构2。如此，采用本公开实施例可以使得电信号（例如数据）在不同层结构之间的传输路径达到最短，以利于实现近距离数据传输，从而降低了半导体封装结构内部信号传输时的数据传输干扰和介质损耗，提高数据传输效率。
在一些实施例中，请结合图2和图5理解，晶圆级桥接载体3还包括多个桥接单元33；桥接单元33包括：层中桥接区B及至少位于层中桥接区B两侧的层间连接区A；其中，分布于层中桥接区B内各通孔H中的金属导线M1对应互联，并与第一层结构1或第二层结构2对应电性连接；分布于层间连接区A内各通孔H中的金属导线M1电性连接第一层结构1和第二层结构2。
此处，需要解释的是，层中桥接区B的作用是实现电信号（例如数据）在第一层结构1内部或第二层结构2内部的传输；层间连接区A的作用是实现电信号（例如数据）在第一层结构1与第二层结构2之间的传输。
在一些可能的实施方式中，请参阅图2、图3和图5，第一层结构1包括第一重布线层11；第二层结构2包括沿平行于晶圆级桥接载体3表面分布的多个芯片21；其中，分布于层中桥接区B内各通孔H中的金属导线M1对应互联，并与第二层结构2中相邻分布的至少两个芯片21对应电性连接。
示例地，可以以相邻设置的两个芯片21为目标单元，并通过对应设置的桥接单元33实现两个芯片21之间的电性连接，以及芯片21与第一重布线层11之间的电性连接。
示例地，请继续参阅图2、图3和图5，芯片21靠近晶圆级桥接载体3的一侧设有多个导电接口M2。本公开实施例将芯片21上用于对接层间连接区A的导电接口M2定义为第一导电接口M2a，将芯片21上用于对接层中桥接区B的导电接口M2定义为第二导电接口M2b。相应地，层间连接区A中对应设置的金属导线M1可定义为第一金属导线M1a；层中桥接区B中对应设置的金属导线M1可定义为第二金属导线M1b。
示例地，同一目标单元中各芯片21在晶圆级桥接载体3上的正投影均与层中桥接区B有交叠；即，层中桥接区B可以设置于相邻芯片21的交界区域。层间连接区A可以均匀或对称设置于层中桥接区B的旁侧。
本公开实施例中，层中桥接区B位于相邻芯片21的交界区域，多个层间连接区A可以均匀或对称分布于层中桥接区B的旁侧，不仅利于缩短相邻芯片21之间的电信号（例如数据）传输路径，还利于合理布局相邻层结构之间最短传输路径的电性连接，从而有效降低半导体封装结构内部信号传输时的数据传输干扰和介质损耗，以提高数据传输效率。
示例地，导电接口M2的材料包括锡基合金或锡单质。导电接口M2可以是经高温回流制备得到的焊球或焊柱等。
示例地，请继续结合图2和图5理解，芯片21的第一导电接口M2a通过层间连接区A中的第一金属导线M1a与第一层结构1中的第一重布线层11形成互联，第二层结构2中相邻分布的至少两个芯片21的第二导电接口M2b通过层中桥接区B中对应互联的第二金属导线M1b形成互联。
需要补充的是，在一些示例中，请参阅图4，通过层中桥接区B电性互连的多个芯片21，可以为分别用于实现不同功能的多个芯片，以实现在同一封装结构中将具有不同功能的多个芯片进行异构集成，从而提高不同芯片之间的协同工作，以利于提高芯片中数据的传输效率和芯片的运算速率。
在一些实施例中，请结合图2和图3理解，导电层M12未覆盖晶种层M11的底面可以与第一层结构1中的第一重布线层11电性连接；导电层M12被晶种层M11覆盖的顶面可以与第二层结构2中芯片21的导电接口M2对应电性连接。
在一些实施例中，请参阅图3，介电图案层31覆盖于第一重布线层11表面。半导体封装结构还包括：包覆金属导线M1与芯片21的连接区域的第一包封层4，以及包覆第一包封层4及各芯片21的第二包封层5。
示例地，第一包封层4和第二包封层5的材料相同或不同。
示例地，第一包封层4和/或第二包封层5的材料包括但不限于环氧树脂。
示例地，第一包封层4包覆金属导线M1与芯片21的连接区域，第一包封层4可以覆盖介电图案层31表面并沿芯片21的周向延伸覆盖芯片21的侧壁。第二包封层5包覆第一包封层4及各芯片21，第二包封层5背离芯片21的表面高度高于各芯片21背离晶圆级桥接载体3的表面。
在另一些可能的实施方式中，请参阅图4，第一层结构1包括第一重布线层11。第二层结构2包括第二重布线层22。介电图案层31夹设于第一重布线层11和第二重布线层22之间，并沿通孔H的轴线方向具有相同的正投影面积。
可以理解，介电图案层31沿通孔H的轴线方向具有相同的正投影面积，可以保证介电图案层31内部的金属导线M1在相邻两层重布线层之间的连接距离最短，实现近距离数据传输，从而降低了半导体封装结构内部信号传输时的数据传输干扰和介质损耗，提高数据传输效率。
在一些实施例中，请结合图4理解，本公开实施例中的第一层结构1和第二层结构2可以均包括重布线层。并且，半导体封装结构可以包括多个重布线层（例如两层或两层以上，图4中仅示出了两层，但并不仅限于此），其中，任相邻两个重布线层之间可以通过前述一些实施例中提及的晶圆级桥接载体3实现电性连接。
在前述一些实施例的基础上，请继续参阅图4，半导体封装结构还包括：沿平行于晶圆级桥接载体3表面分布的多个芯片21；其中，各芯片21分别与位于顶层的重布线层电性连接。
本公开一些实施例还提供了一种半导体封装结构的制备方法，用于制备上述一些实施例中的半导体封装结构。前述半导体封装结构所具有的技术优势，该制备方法也均具备。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
在一些实施例中，请参阅图6，半导体封装结构的制备方法，包括如下步骤S100~S500。
S100，提供第一载板，于第一载板上形成晶圆级桥接载体，晶圆级桥接载体包括：设有多个通孔的介电图案层，以及嵌设于介电图案层的各通孔中的金属走线层。
S200，提供第二载板，于第二载板上形成第一层结构。
S300，将晶圆级桥接载体与第一层结构贴合，并使金属走线层与第一层结构电性连接。
S400，去除第一载板。
S500，于晶圆级桥接载体背离第一层结构的表面形成第二层结构，并使第二层结构通过金属走线层与第一层结构电性连接。
在一些实施例中，第一载板表面具有第一临时键合层。请参阅图7，步骤S100中于第一载板上形成晶圆级桥接载体，包括S110~S160。
S110，形成覆盖第一临时键合层的介电材料层。
S120，形成覆盖介电材料层的牺牲掩膜层。
S130，图案化牺牲掩膜层，形成掩膜图案。
S140，基于掩膜图案刻蚀介电材料层，形成初始介电图案层。
S150，去除牺牲掩膜层。
S160，于初始介电图案层的刻蚀图案中形成金属走线层。
相应地，步骤S300中将晶圆级桥接载体与第一层结构贴合，包括：将初始介电图案层暴露出金属走线层的表面与第一层结构贴合。
步骤S400中去除第一载板，还包括：解键合去除第一临时键合层及第一载板。
步骤S100中形成晶圆级桥接载体，还包括：研磨初始介电图案层直至暴露出金属走线层，形成介电图案层。
在一些实施例中，金属走线层包括：多个金属导线。请参阅图8，步骤S160中于初始介电图案层的刻蚀图案中形成金属走线层，包括S161~S163。
S161，于初始介电图案层的表面及刻蚀图案中形成晶种层。
S162，形成覆盖晶种层并填充刻蚀图案的导电层。
S163，研磨导电层和晶种层直至暴露出初始介电图案层的表面，形成金属导线；金属导线包括保留于刻蚀图案中的晶种层和导电层。
在一些可能的实施方式中，第一层结构包括第一重布线层。请参阅图9，步骤S500中于晶圆级桥接载体背离第一层结构的表面形成第二层结构，包括S511~S521。
S511，提供多个芯片。
S521，将芯片与暴露于晶圆级桥接载体背离第一层结构表面的金属走线层对应电性连接，形成第二层结构。
示例地，金属走线层包括：多个金属导线。晶圆级桥接载体还包括多个桥接单元。桥接单元包括：层中桥接区及至少位于层中桥接区两侧的层间连接区。分布于层中桥接区内各通孔中的金属导线对应互联，并与第二层结构中相邻分布的至少两个芯片对应电性连接。分布于层间连接区内各通孔中的金属导线电性连接第一重布线层和芯片。
在另一些可能的实施方式中，第一层结构包括第一重布线层。请参阅图10，步骤S500中于晶圆级桥接载体背离第一层结构的表面形成第二层结构，包括：S512。
S512，于晶圆级桥接载体背离第一重布线层的表面形成第二重布线层，并使第二重布线层通过金属走线层与第一重布线层电性连接。
相应地，请继续参阅图10，半导体封装结构的制备方法还包括S522。
S522，提供多个芯片，并将芯片与第二重布线层电性连接。
在一些实施例中，请参阅图11，半导体封装结构的制备方法，还包括S600和S700。
S600，形成第一包封层；其中，第二层结构包括芯片时，第一包封层包覆芯片与金属走线层之间的连接区域；第二层结构包括第二重布线层时，第一包封层包覆芯片与第二重布线层之间的连接区域。
S700，形成包覆第一包封层及各芯片的第二包封层。
应该理解的是，虽然图6～图11的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图6～图11中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
为了更清楚地说明上述一些实施例中的半导体封装结构的制备方法，以下一些实施例请结合图12~图21予以理解。
在步骤S100中，请参阅图12~图18，提供第一载板10a，于第一载板10a上形成晶圆级桥接载体3，晶圆级桥接载体3包括：设有多个通孔H的介电图案层31，以及嵌设于介电图案层31的各通孔H中的金属走线层32。
示例地，如图12中所示，第一载板10a表面具有第一临时键合层101a。步骤S100可以包括S110~S160。
在步骤S110中，请参阅图12，形成覆盖第一临时键合层101a的介电材料层P0。
示例地，介电材料层P0为有机介电材料层，介电材料层P0可与氧基等离子体发生蚀刻反应。
示例地，介电材料层P0包括但不限于光刻胶层。
示例地，介电材料层P0的材料为光敏聚酰亚胺（PSPI）、光敏苯并环丁烯（BCB）、聚苯并噁唑（PBO）或环氧树脂（Epoxy）等。
示例地，介电材料层P0的介电常数小于3。
在步骤S120中，请继续参阅图12，形成覆盖介电材料层P0的牺牲掩膜层F1。
示例地，牺牲掩膜层F1的材料包括有机硅烷基光刻胶或掺杂有无机材料的光刻胶。
需要说明的，牺牲掩膜层F1与介电材料层P0在图案化刻蚀时具有不同的蚀刻选择比。
在步骤S130中，请参阅图13，图案化牺牲掩膜层F1，形成掩膜图案，即获得图案化牺牲掩膜层F2。
示例地，请参阅图13，提供具有图案化开口的掩膜版6，基于掩膜版6的开口对牺牲掩膜层F1进行曝光显影，可于牺牲掩膜层F1上光刻出所需的掩膜图案，进而得到图案化牺牲掩膜层F2。
示例地，掩膜版6可以贴敷于牺牲掩膜层F1表面，即尽量降低掩膜版6与牺牲掩膜层F1之间在垂直第一载板10a方向上的距离来降低等离子体向牺牲掩膜层F1运动过程中的动能损耗，以提高等离子体的蚀刻能力。
在步骤S140中，请参阅图14，基于掩膜图案刻蚀介电材料层P0，形成初始介电图案层P1。
示例地，请参阅图14，等离子体7可以通过图案化牺牲掩膜层F2上的掩膜图案与介电材料层P0发生沿垂直第一载板10a方向的刻蚀反应，以将掩膜版6上的掩膜图案自上而下通过图案化牺牲掩膜层F2转移到介电材料层P0上，并刻蚀出于与图案化牺牲掩膜版6相对应的刻蚀图案，进而得到初始介电图案层P1。即，初始介电图案层P1可以采用干法刻蚀工艺形成。
示例地，如图14中所示，初始介电图案层P1中刻蚀形成的图案不贯穿初始介电图案层P1。并且，初始介电图案层P1中刻蚀形成图案的轴线方向垂直于第一载板10a的表面。但初始介电图案层P1中刻蚀形成的图案贯穿初始介电图案层P1，也是允许的。
示例地，牺牲掩膜层F1与介电材料层P0在图案化刻蚀时具有不同的蚀刻选择比。此处，可以采用针对介电材料层P0具有选择性刻蚀的等离子气体（例如等离子体7），对介电材料层P0进行刻蚀。
在一些示例中，介电材料层P0的材料为有机介电材料，牺牲掩膜层F1为掺杂有无机材料的光刻胶，等离子体7包括氧基等离子体。在另一些示例中，介电材料层P0的材料为无机介电材料，牺牲掩膜层F1为有机光刻胶，等离子体7包括针对无机介电材料的刻蚀气体，例如氟化碳（CF）或氟化硫（SF）等形成。
示例地，通过调节等离子体刻蚀设备的工艺参数，可以调节等离子体7在介电材料层P0上刻蚀出的图案深度。
在步骤S150中，请参阅图15，去除图案化牺牲掩膜层F2。
示例地，可以选择对图案化牺牲掩膜层F2具有选择性的去除材料，例如去胶液，进行清洗去除。
示例地，去胶液的材料包括有一定辅助材料的二甲基亚砜（DMSO）溶液或N-甲基吡咯烷酮（NMP）溶液。
在步骤S160中，请参阅图16~图18，于初始介电图案层P1的刻蚀图案中形成金属走线层32。
在一些示例中，金属走线层32包括：多个金属导线M1。金属导线M1例如包括晶种层M11和导电层M12。步骤S160可以包括S161~S163。
在步骤S161中，请参阅图16，于初始介电图案层P1的表面及刻蚀图案中形成晶种层M11。
示例地，晶种层M11的形成工艺包括但不限于溅射镀层工艺。
示例地，晶种层M11包括层叠设置的第一子金属层和第二子金属层，第一子金属层的材料包括钛或钛基合金；第二子金属层的材料包括铜或镍或钨。
在步骤S162中，请参阅图17，形成覆盖晶种层M11并填充刻蚀图案的导电层M12。
示例地，导电层M12包括晶圆铜皮层。
示例地，导电层M12采用沉积工艺形成。导电层M12的沉积厚度大于初始介电图案层P1中刻蚀图案的深度。
在步骤S163中，请参阅图18，研磨导电层M12和晶种层M11直至暴露出初始介电图案层P1的表面，形成金属导线M1。
本步骤中，请参阅图18，研磨导电层M12和晶种层M11直至暴露出初始介电图案层P1，是指，研磨后所得结构的金属导线M1未覆盖晶种层M11的表面与介电图案层31位于相同方向的表面平齐。如此，金属导线M1包括保留于刻蚀图案中的晶种层M11和导电层M12。
在步骤S200和S300中，请参阅图19，提供第二载板10b，于第二载板10b上形成第一层结构1。将晶圆级桥接载体3与第一层结构1贴合，并使金属走线层32与第一层结构1电性连接。
示例地，第一层结构1为第一重布线层11。
示例地，第二载板10b上设置有第二临时键合层101b。第一层结构1可以通过键合工艺形成于（例如固定）第二临时键合层101b背离第二载板10b的表面。或者，第一层结构1也可以直接形成于第二载板10b表面。
示例地，将晶圆级桥接载体3与第一层结构1贴合，包括：将初始介电图案层P1暴露出金属走线层32的表面与第一层结构1贴合，包括但不限于压合。
在步骤S400中，请结合图19和图20理解，去除第一载板10a。
示例地，第一载板10a和初始介电图案层P1之间通过第一临时键合层101a键合连接。相应地，去除第一载板10a，还包括，解键合去除第一临时键合层11a及第一载板10a。即，第一载板10a可以通过对第一临时键合层101a执行解键合工艺去除。
示例地，请参阅图21，前述的形成晶圆级桥接载体3，还包括步骤：研磨初始介电图案层P1直至暴露出金属走线层32，形成介电图案层31。
可以理解，匹配不同半导体封装结构的电性连接需求，晶圆级桥接载体3内金属走线层32的设置可以有多种不同实施，可参见前述一些实施例中的相关记载。本公开实施例对此不再进行详述。
需要补充的是，在形成上述晶圆级桥接载体3之后，请结合图1、图3和图4理解，半导体封装结构的制备方法还包括如下步骤。
在步骤S500中，请参阅图1，于晶圆级桥接载体3背离第一层结构1的表面形成第二层结构2，并使第二层结构2通过金属走线层32与第一层结构1电性连接。如此，第一层结构1、晶圆级桥接载体3、第二层结构2可以共同构成半导体封装结构。
在一些可能的实施方式，请参阅图3，第一层结构1包括第一重布线层11，第二层结构2包括沿平行于晶圆级桥接载体3表面分布的多个芯片21。步骤S500中于晶圆级桥接载体3背离第一层结构1的表面形成第二层结构2，包括S511~S521。
在步骤S511中，提供多个芯片21。
此处，多个芯片21的功能可以相同，也可以不同。
示例地，可以以相邻设置的两个芯片21为目标单元，并通过晶圆级桥接载体3中对应设置的桥接单元33实现两个芯片21之间的电性连接，以及芯片21与第一重布线层11之间的电性连接。
在步骤S521中，将芯片21与暴露于晶圆级桥接载体3背离第一层结构1表面的金属走线层32对应电性连接，形成第二层结构2。
示例地，芯片21靠近晶圆级桥接载体3的一侧设有多个导电接口M2。晶圆级桥接载体3中的桥接单元33包括：层中桥接区B及至少位于层中桥接区B两侧的层间连接区A。分布于层中桥接区B内各通孔H中的金属导线M1对应互联，并与第二层结构2中相邻分布的至少两个芯片21的导电接口M2对应电性连接；分布于层间连接区A内各通孔H中的金属导线M1电性连接第一重布线层11和芯片21的导电接口M2。
在另一些可能的实施方式，请参阅图4，第一层结构1包括第一重布线层11；第二层结构2包括第二重布线层22。步骤S500中于晶圆级桥接载体3背离第一层结构1的表面形成第二层结构2，包括S512。
在步骤S512中，于晶圆级桥接载体3背离第一重布线层11的表面形成第二重布线层22，并使第二重布线层22通过金属走线层32与第一重布线层11电性连接。
示例地，半导体封装结构可以包括多个重布线层（例如两层或两层以上，图4中仅示出了两层，但并不仅限于此），其中，任相邻两个重布线层之间可以通过前述一些实施例中提及的晶圆级桥接载体3实现电性连接，即可参考前述工艺重复执行。
在一些实施例中，在形成第二重布线层22或顶层重布线层之后，该半导体封装结构的制备方法还包括S522。
在步骤S522中，提供多个芯片21，并将芯片21与第二重布线层22电性连接。
在一些实施例中，请参阅图3和图4，该半导体封装结构的制备方法还包括S600和S700。
在步骤S600中，形成第一包封层4；其中，第二层结构2包括芯片21时，第一包封层4包覆芯片21与金属走线层32之间的连接区域；第二层结构2包括第二重布线层22时，第一包封层4包覆芯片21与第二重布线层22之间的连接区域。
在步骤S700中，形成包覆第一包封层4及各芯片21的第二包封层5。
在本说明书的描述中，参考术语“在一些实施例中”、“在一些示例中”、“示例地”、“在一些可能的实施方式”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体封装结构，其特征在于，包括：晶圆级桥接载体，以及分别位于所述晶圆级桥接载体的上下表面的第一层结构和第二层结构；所述晶圆级桥接载体包括：
介电图案层，设有多个通孔；
金属走线层，嵌设于所述介电图案层的各所述通孔中；
其中，所述第一层结构和所述第二层结构通过所述金属走线层电性连接；
所述金属走线层包括：多个金属导线；其中，所述金属导线嵌设于对应的所述通孔中；
所述第一层结构包括第一重布线层；所述第二层结构包括沿平行于所述晶圆级桥接载体表面分布的多个芯片或第二重布线层；
所述介电图案层具有与晶圆相同的平面面积；
所述晶圆级桥接载体还包括多个桥接单元；所述桥接单元包括：层中桥接区及至少位于所述层中桥接区两侧的层间连接区；其中，
分布于所述层中桥接区内各所述通孔中的所述金属导线对应互联，并与所述第一层结构或所述第二层结构对应电性连接；
分布于所述层间连接区内各所述通孔中的所述金属导线电性连接所述第一层结构和所述第二层结构。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述金属导线包括：
晶种层，覆盖所述通孔侧壁并封闭所述通孔的一端开口；
导电层，覆盖所述晶种层并填充所述通孔。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述导电层未覆盖所述晶种层的表面与所述介电图案层位于相同方向的表面平齐。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述通孔的轴线方向垂直于所述第一层结构和所述第二层结构靠近所述晶圆级桥接载体的表面。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述第二层结构包括沿平行于所述晶圆级桥接载体表面分布的多个芯片；
其中，分布于所述层中桥接区内各所述通孔中的所述金属导线对应互联，并与所述第二层结构中相邻分布的至少两个所述芯片对应电性连接。
6.根据权利要求5所述的半导体封装结构，其特征在于，所述介电图案层覆盖所述第一重布线层；所述的半导体封装结构还包括：
第一包封层，包覆所述金属导线与所述芯片的连接区域；
第二包封层，包覆所述第一包封层及各所述芯片。
7.根据权利要求1所述的半导体封装结构，其特征在于，所述第二层结构包括第二重布线层；
所述介电图案层夹设于所述第一重布线层和所述第二重布线层之间，并沿所述通孔的轴线方向具有相同的正投影面积。
8.根据权利要求1所述的半导体封装结构，其特征在于，所述第一层结构和所述第二层结构均包括重布线层；
所述半导体封装结构包括多个所述重布线层，且任相邻两个所述重布线层之间通过所述晶圆级桥接载体电性连接。
9.根据权利要求7或8所述的半导体封装结构，其特征在于，还包括：沿平行于所述晶圆级桥接载体表面分布的多个芯片；其中，各所述芯片分别与位于顶层的重布线层电性连接。
10.一种半导体封装结构的制备方法，其特征在于，包括：
提供第一载板，于所述第一载板上形成晶圆级桥接载体，所述晶圆级桥接载体包括：设有多个通孔的介电图案层，以及嵌设于所述介电图案层的各所述通孔中的金属走线层，金属走线层包括多个金属导线，所述金属导线嵌设于对应的所述通孔中；其中，所述介电图案层具有与晶圆相同的平面面积；
提供第二载板，于所述第二载板上形成第一层结构，其中，所述第一层结构包括第一重布线层；
将所述晶圆级桥接载体与所述第一层结构贴合，并使所述金属走线层与所述第一层结构电性连接；
去除所述第一载板；
于所述晶圆级桥接载体背离所述第一层结构的表面形成第二层结构，并使所述第二层结构通过所述金属走线层与所述第一层结构电性连接，其中，所述第二层结构包括沿平行于所述晶圆级桥接载体表面分布的多个芯片或第二重布线层；
其中，所述晶圆级桥接载体还包括多个桥接单元；所述桥接单元包括：层中桥接区及至少位于所述层中桥接区两侧的层间连接区；分布于所述层中桥接区内各所述通孔中的所述金属导线对应互联，并与所述第二层结构中相邻分布的至少两个所述芯片对应电性连接；分布于所述层间连接区内各所述通孔中的所述金属导线电性连接所述第一重布线层和所述芯片。
11.根据权利要求10所述的半导体封装结构的制备方法，其特征在于，所述第一载板表面具有第一临时键合层；所述于所述第一载板上形成晶圆级桥接载体，包括：
形成覆盖所述第一临时键合层的介电材料层；
形成覆盖所述介电材料层的牺牲掩膜层；
图案化所述牺牲掩膜层，形成掩膜图案；
基于所述掩膜图案刻蚀所述介电材料层，形成初始介电图案层；
去除所述牺牲掩膜层；
于所述初始介电图案层的刻蚀图案中形成所述金属走线层；
其中，将所述晶圆级桥接载体与所述第一层结构贴合，包括：将所述初始介电图案层暴露出所述金属走线层的表面与所述第一层结构贴合；
所述去除所述第一载板，还包括：解键合去除所述第一临时键合层及所述第一载板；
形成所述晶圆级桥接载体，还包括：研磨所述初始介电图案层直至暴露出所述金属走线层，形成所述介电图案层。
12.根据权利要求11所述的半导体封装结构的制备方法，其特征在于，所述金属走线层包括：多个金属导线；所述于所述初始介电图案层的刻蚀图案中形成所述金属走线层，包括：
于所述初始介电图案层的表面及刻蚀图案中形成晶种层；
形成覆盖所述晶种层并填充所述刻蚀图案的导电层；
研磨所述导电层和所述晶种层直至暴露出所述初始介电图案层的表面，形成所述金属导线；所述金属导线包括保留于所述刻蚀图案中的所述晶种层和所述导电层。
13.根据权利要求10所述的半导体封装结构的制备方法，其特征在于，所述第一层结构包括第一重布线层；所述于所述晶圆级桥接载体背离所述第一层结构的表面形成第二层结构，包括：
提供多个芯片；
将所述芯片与暴露于所述晶圆级桥接载体背离所述第一层结构表面的所述金属走线层对应电性连接，形成所述第二层结构。
14.根据权利要求10所述的半导体封装结构的制备方法，其特征在于，所述第一层结构包括第一重布线层；
所述于所述晶圆级桥接载体背离所述第一层结构的表面形成第二层结构，包括：于所述晶圆级桥接载体背离所述第一重布线层的表面形成第二重布线层，并使所述第二重布线层通过所述金属走线层与所述第一重布线层电性连接；
所述制备方法还包括：提供多个芯片，并将所述芯片与所述第二重布线层电性连接。
15.根据权利要求13或14所述的半导体封装结构的制备方法，其特征在于，还包括：
形成第一包封层；其中，所述第二层结构包括芯片时，所述第一包封层包覆所述芯片与所述金属走线层之间的连接区域；所述第二层结构包括第二重布线层时，所述第一包封层包覆所述芯片与所述第二重布线层之间的连接区域；
形成包覆所述第一包封层及各所述芯片的第二包封层。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101980356A (zh) * 2002-03-22 2011-02-23 西利康尼克斯股份有限公司 沟槽形栅极的金属-绝缘体-硅器件的结构和制造方法
CN205319160U (zh) * 2016-01-31 2016-06-15 济南金锐电子有限公司 一种半导体gpp整流芯片
CN114171467A (zh) * 2021-10-19 2022-03-11 日月光半导体制造股份有限公司 一种半导体封装结构
CN115274553A (zh) * 2022-08-02 2022-11-01 苏州晶方半导体科技股份有限公司 晶圆级芯片封装方法及芯片封装结构
TW202306094A (zh) * 2021-07-27 2023-02-01 美商高通公司 在晶粒－基板支起腔中採用晶粒到晶粒（ｄ２ｄ）連接的拆分式晶粒積體電路（ｉｃ）封裝及相關製造方法
TW202307980A (zh) * 2021-08-05 2023-02-16 台灣積體電路製造股份有限公司 半導體封裝
CN116093071A (zh) * 2021-11-04 2023-05-09 日月光半导体制造股份有限公司 半导体封装结构及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9642259B2 (en) * 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US11114308B2 (en) * 2018-09-25 2021-09-07 International Business Machines Corporation Controlling of height of high-density interconnection structure on substrate
US11164817B2 (en) * 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101980356A (zh) * 2002-03-22 2011-02-23 西利康尼克斯股份有限公司 沟槽形栅极的金属-绝缘体-硅器件的结构和制造方法
CN205319160U (zh) * 2016-01-31 2016-06-15 济南金锐电子有限公司 一种半导体gpp整流芯片
TW202306094A (zh) * 2021-07-27 2023-02-01 美商高通公司 在晶粒－基板支起腔中採用晶粒到晶粒（ｄ２ｄ）連接的拆分式晶粒積體電路（ｉｃ）封裝及相關製造方法
TW202307980A (zh) * 2021-08-05 2023-02-16 台灣積體電路製造股份有限公司 半導體封裝
CN114171467A (zh) * 2021-10-19 2022-03-11 日月光半导体制造股份有限公司 一种半导体封装结构
CN116093071A (zh) * 2021-11-04 2023-05-09 日月光半导体制造股份有限公司 半导体封装结构及其形成方法
CN115274553A (zh) * 2022-08-02 2022-11-01 苏州晶方半导体科技股份有限公司 晶圆级芯片封装方法及芯片封装结构

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